KR20040070803A - Ｐｉｐ 커패시터 및 로직 트랜지스터를 갖는 엠비디드반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판의 활성 영역에 게이트 절연막, 제 1폴리실리콘층, 게이트간 절연막, 및 제 2폴리실리콘층을 차례로 증착하는 단계와, 반도체 기판의 중심인 코어 칩 영역과 바깥쪽 더미 영역에 각각 제 2폴리실리콘층을 패터닝하여 PIP 커패시터의 상부 전극을 형성함과 동시에 더미 상부 패턴을 형성하는 단계와, 게이트간 절연막을 패터닝하여 코어 칩 영역에 게이트간 절연막 패턴을 형성함과 동시에 더미 영역에 더미 절연막 패턴을 형성하는 단계와, 코어 칩 영역과 더미 영역에 각각 제 1폴리실리콘층을 패터닝하여 PIP 커패시터의 하부 전극을 형성하며 로직 트랜지스터의 게이트 전극을 형성함과 동시에 더미 하부 패턴을 형성하는 단계를 포함한다. 따라서 본 발명은 코어 칩 영역의 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역의 제 2폴리실리콘층 및 게이트간 절연막을 함께 패터닝함으로써 이후 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 PIP 커패시터 및 로직 트랜지스터를 갖는 반도체 소자에서 코어 칩(core chip) 영역과 더미(dummy) 영역의 단차로 인한 소자의 수율 저하를 막을 수 있는 제조 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 트랜지스터내 아날로그 커패시터 등이 함께 집적화된 엠비디드(embeded) 반도체 소자가 연구/개발되어 제품으로 사용되고 있다. 로직 트랜지스터(예컨대 CMOS 로직)와 집적화된 아날로그 커패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/ Metal)형태가 주로 사용된다. 이러한 PIP 또는 MIM 커패시터는 MOS(Metal Oxide Silicon)형 커패시터나 정션 커패시터(junction capacitor)와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 이 중에서도 PIP 커패시터는 아날로그 소자의 노이즈 방지, 주파수 변조 등에 널리 이용되는 소자이며 하부 전극(bottom electrode)과 상부 전극(top electrode)이 로직 트랜지스터의 게이트 전극 물질과 동일한 폴리실리콘으로 제조되기 때문에 별도의 공정없이 게이트 전극 제조 공정시 PIP 커패시터의 전극을 함께 제조하여 공정 마진을 높인다.
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면, 종래 기술의 반도체 소자의 제조 공정은 다음과 같다.
먼저 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 등의 소자 분리 공정을 통해 반도체 기판(10)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(12)을 형성하고 이온 주입(ion implantation) 공정을 통해 기판(10)의 활성 영역에 문턱 전압 조절 등의 도펀트(dopant)를 이온 주입시킨다. 그리고 기판(10)의 활성 영역 전면에 게이트 절연막(14)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘층(16)을 증착한다. 그 다음 제 1폴리실리콘층(16) 상부에 PIP 커패시터의 게이트간 절연막(18)으로서 ONO(Oxide-Nitride-Oxide)를 증착하고 그 위에 상부 전극으로 사용되는 제 2폴리실리콘층(20)을 차례로 적층한다. 여기서, 도면 부호 A는 로직 트랜지스터 및 PIP 커패시터가 형성되는 반도체 기판의 코어 칩 영역이며 B는 반도체 기판의 더미 영역이다.
이어서 도 1b에 도시된 바와 같이, 커패시터의 상부 전극 마스크를 이용한 사진 공정을 진행하여 제 2폴리실리콘층(20) 상부에 포토레지스트 패턴(22)을 형성한다. 이때 포토레지스트 패턴(22)은 반도체 기판(10)의 반도체 소자가 구동하는 코어 칩 영역(A)과 반도체 소자가 구동하지 않는 더미 영역(B)에 모두 형성되는데, 더미 영역(B)에도 패턴(22)을 남기는 이유는 두 영역간의 단차를 줄이기 위함이다.
코어 칩 영역(A)과 더미 영역(B)의 포토레지스트 패턴(22)을 이용한 건식 식각(dry etch) 공정을 진행하여 제 2폴리실리콘층(20) 및 게이트간 절연막(18)을 패터닝하여 도 1c에 도시된 바와 같이 코어 칩 영역(A)에 PIP 커패시터의 상부 전극(20a) 및 게이트간 절연막 패턴(18a)을 형성하고, 더미 영역(B)에 제 2폴리실리콘층(20) 및 게이트간 절연막(18)을 그대로 남긴다. 그리고 포토레지스트 패턴(22)을 제거한다.
계속해서 도 1d에 도시된 바와 같이, PIP 커패시터의 하부 전극과 로직 트랜지스터의 게이트 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(24)을 형성한다. 이때 포토레지스트 패턴(24)은 코어 칩 영역(A)뿐만 아니라 더미 영역(B)에 형성된다.
이러한 포토레지스트 패턴(24)을 이용한 건식 식각 공정을 진행하여 제 1폴리실리콘층(16) 및 게이트 절연막(14)을 패터닝하여 도 1e에 도시된 바와 같이 코어 칩 영역(A)의 기판(10)에 로직 트랜지스터의 게이트 전극(16b) 및 게이트 절연막 패턴(14b)을 형성함과 동시에 소자 분리막(12) 상부에 PIP 커패시터의 하부 전극(16a)을 형성한다. 그리고 더미 영역(B)에도 제 2폴리실리콘층(20) 및 게이트간 절연막(18)이 패터닝된다. 그런 다음 포토레지스트 패턴(24)을 제거한다.
이와 같은 종래 기술의 반도체 소자의 제조 방법에 있어서, 실제로 소자가 구동하는 코어 칩 영역(A)과 소자가 구동하지 않는 더미 영역(B)의 모든 반도체 기판에 로직 트랜지스터 및 PIP 커패시터 제조 공정을 진행한다. 그런데, 더미 영역(B)에서는 실제 모든 반도체 소자의 제조 공정을 진행하더라도 칩이 제대로 동작하지 않기 때문에 중요한 공정, 예를 들어 정확한 패턴 선폭(CD: Critical Dimension)의 제어가 요구되는 소자 분리막의 패턴닝 공정이나 게이트 전극 패턴닝 공정 등만 코어 칩 영역과 동일한 제조 공정으로 진행하고 나머지 제조 공정은 진행하지 않는다. 이러한 이유로 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역은 모두 포토레지스트 패턴으로 마스킹되어 있어 이 부분에서의 제 2폴리실리콘층이 식각되지 않고 남아 있게 된다. 이후 PIP 커패시터의 하부 전극 및 로직 트랜지스터의 게이트 전극 패터닝시 코어 칩 영역의 제 1폴리실리콘층이 식각되면서 더미 영역의 제 2폴리실리콘층이 함께 식각된다. 그런데, 도 2와 같이 코어 칩 영역과 더미 영역의 단차로 인해 제 1폴리실리콘층보다 상대적으로 얇은 제 2폴리실리콘층이 먼저 식각되어 식각 정지가 되므로 제 1폴리실리콘층의 식각이 A지점에서 정지되고 과도 식각으로 식각이 B지점에서 끝나게 된다. 이에 따라 코어 칩 영역의 게이트 전극 또는 하부 전극을 이루는 제 1폴리실리콘층 패턴의 측면 프로파일에서 테일링(tailing) 현상이 발생된다.
그러므로 PIP 커패시터 및 로직 트랜지스터를 갖는 반도체 소자의 제조 공정시 로직 게이트 전극의 측면 프로파일이 일반 게이트 전극과 차이가 나서 결국 트랜지스터의 선폭(CD)과 특성이 변화되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 코어 칩 영역의 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역의 제 2폴리실리콘층 및 게이트간 절연막을 함께 패터닝함으로써 이후 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지하는 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역에 게이트 절연막을 형성하고 그 위에 순차적으로 제 1폴리실리콘층, 게이트간 절연막, 및 제 2폴리실리콘층을 차례로 증착하는 단계와, 반도체 기판의 중심인 코어 칩 영역과 바깥쪽 더미 영역에 각각 PIP 커패시터의 상부 전극 마스크를 이용한 식각 공정으로 제 2폴리실리콘층을 패터닝하여 상부 전극을 형성함과 동시에 더미 상부 패턴을 형성하는 단계와, 동일한 마스크를 이용한 식각 공정으로 게이트간 절연막을 패터닝하여 코어 칩 영역에 게이트간 절연막 패턴을 형성함과 동시에 더미 영역에 더미 절연막 패턴을 형성하는 단계와, 코어 칩 영역과 더미 영역에 각각 PIP 커패시터의 하부 전극 마스크 및 로직 트랜지스터의 게이트 전극 마스크를 이용한 식각 공정으로 제 1폴리실리콘층을 패터닝하여 하부 전극을 형성하며 게이트 전극을 형성함과 동시에 더미 하부 패턴을 형성하는 단계를 포함한다.
도 1a 내지 도 1e는 종래 기술에 의한 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,
도 2는 종래 기술에 의한 로직 트랜지스터의 게이트 전극 패터닝 공정시 코어 칩 영역과 더미 영역간에 발생되는 패턴의 테일링 프로파일을 나타낸 도면,
도 3a 내지 도 3e는 본 발명에 따른 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도,
도 4a 내지 도 4c는 종래 기술과 본 발명에 따라 제조된 엠비디드 반도체 소자의 게이트 전극의 측면 프로파일을 비교한 SEM 도면들.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3e는 본 발명에 따른 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법을 순차적으로 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면 본 발명에 따른 반도체 소자 공정은 다음과 같다.
우선 도 3a에 도시된 바와 같이, STI 등의 소자 분리 공정을 통해 반도체 기판(100)인 실리콘 기판의 활성 영역과 소자 분리 영역을 구분하는 소자 분리막(102)을 형성하고 이온 주입 공정을 통해 기판(100)의 활성 영역에 문턱 전압 조절 등의 도펀트를 이온 주입시킨다. 그리고 기판(100)의 활성 영역 전면에 게이트 절연막(104)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 로직 트랜지스터의 게이트 전극 및 PIP 커패시터의 하부 전극으로 사용되는 제 1폴리실리콘층(106)을 증착한다. 그 다음 제 1폴리실리콘층(106) 상부에 PIP 커패시터의 게이트간 절연막(108)으로서 ONO를 증착하고 그 위에 상부 전극으로 사용되는 제 2폴리실리콘층(110)을 차례로 적층한다. 이때, 제 1 및 제2폴리실리콘층(106, 110)은 언도프트 폴리실리콘(undoped polysilicon) 또는 도프트 폴리실리콘을 사용하는데, 언도프트 폴리실리콘의 경우 추가 도펀트 이온 주입 공정을 진행한다. 또한 미설명된 도면 부호 A는 로직 트랜지스터 및 PIP 커패시터를 갖는 반도체 소자가 실제 구동하는 반도체 기판의 코어 칩 영역이며 B는 반도체 소자가 실제 구동하지 않는 반도체 기판의 더미 영역이다.
계속해서 도 3b에 도시된 바와 같이, PIP 커패시터의 상부 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(112)을 형성한다. 이때 포토레지스트 패턴(112)은 코어 칩 영역(A)에만 형성된다.
상기 포토레지스트 패턴(112)을 이용한 건식 식각 공정으로 제 2폴리실리콘층(110)을 패터닝하여 도 3c와 같이 코어 칩 영역(A)에 PIP 커패시터의 상부 전극(110a)을 형성함과 동시에 더미 영역(B)에 더미 상부 패턴(110b)을 형성한다. 그리고 동일한 마스크를 이용한 건식 식각 공정으로 게이트간 절연막(108)을 패터닝하여 코어 칩 영역(A)에 게이트간 절연막 패턴(108a)을 형성함과 동시에 더미 영역(B)에 더미 절연막 패턴(108b)을 형성한다. 그리고 포토레지스트 패턴(112)을 제거한다.
이어서 도 3d에 도시된 바와 같이, PIP 커패시터의 하부 전극과 로직 트랜지스터의 게이트 전극 마스크를 이용한 사진 공정을 진행하여 상기 구조물에 포토레지스트 패턴(114)을 형성한다. 이때 포토레지스트 패턴(114)은 코어 칩 영역(A)뿐만 아니라 더미 영역(B)에 형성된다.
이러한 포토레지스트 패턴(114)을 이용한 건식 식각 공정을 진행하여 제 1폴리실리콘층(106) 및 게이트 절연막(104)을 패터닝하여 도 3e에 도시된 바와 같이 코어 칩 영역(A)의 기판(100)에 로직 트랜지스터의 게이트 전극(106c) 및 게이트 절연막 패턴(104c)을 형성함과 동시에 소자 분리막(102) 상부에 PIP 커패시터의 하부 전극(106a)을 형성한다. 그리고 더미 영역(B)의 소자 분리막(102)에도 더미 하부 패턴(106b)을 형성한다. 그런 다음 포토레지스트 패턴(114)을 제거한다.
본 발명의 게이트 전극(106c) 및 하부 전극(106a)의 패터닝 공정시 코어 칩 영역(A)뿐만 아니라 더미 영역(B)의 제 1폴리실리콘층을 함께 패터닝한다. 즉, 이전 PIP 커패시터의 상부 전극 패터닝 공정시 코어 칩 영역(A)의 로직 트랜지스터 및 더미 영역(B)의 제 2폴리실리콘층을 모두 제거하였기 때문에 게이트 전극 패터닝 공정시 코어 칩 영역(A)과 더미 영역(B)의 제 1폴리실리콘층을 식각한다. 따라서 코어 칩 영역(A)의 게이트 전극(106c), 하부 전극(106a)과 더미 영역(B)의 더미 하부 패턴(106b)을 이루는 제 1폴리실리콘층이 함께 식각되므로 코어 칩 영역(A) 및 더미 영역(B)내 제 1폴리실리콘 패턴의 양호한 측면 프로파일을 얻을 수 있다.
도 4a 내지 도 4c는 종래 기술과 본 발명에 따라 제조된 엠비디드 반도체 소자의 게이트 전극의 측면 프로파일을 비교한 SEM 도면들이다. 이들 도면들을 참조하면, 순수 로직 트랜지스터의 게이트 전극 측면(도 4a의 202)과 본 발명에 따른 로직 트랜지스터의 게이트 전극 측면(도 4c의 206)이 서로 양호한 프로파일을 갖는데 반하여, 종래 기술에 의해 제 2폴리실리콘층의 패터닝시 더미 영역을 식각하지 않았을 경우 로직 트랜지스터의 게이트 전극 측면 프로파일(도 4b의 204)은 테일링 현상이 발생하게 됨을 알 수 있다.
이상 설명한 바와 같이, 본 발명은 코어 칩 영역의 PIP 커패시터의 상부 전극 패터닝 공정시 더미 영역의 제 2폴리실리콘층 및 게이트간 절연막을 함께 패터닝함으로써 이후 로직 트랜지스터 및 하부 전극의 패터닝 공정시 코어 칩 영역과 더미 영역간의 제 1폴리실리콘층의 측면 프로파일을 양호하게 하여 게이트 전극의 테일링 현상을 방지한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (3)
- 로직 트랜지스터와 PIP 커패시터를 갖는 반도체 소자를 제조하는 방법에 있어서,반도체 기판의 활성 영역에 게이트 절연막을 형성하고 그 위에 순차적으로 제 1폴리실리콘층, 게이트간 절연막, 및 제 2폴리실리콘층을 차례로 증착하는 단계;상기 반도체 기판의 중심인 코어 칩 영역과 바깥쪽 더미 영역에 각각 상기 PIP 커패시터의 상부 전극 마스크를 이용한 식각 공정으로 상기 제 2폴리실리콘층을 패터닝하여 상부 전극을 형성함과 동시에 더미 상부 패턴을 형성하는 단계;상기 동일한 마스크를 이용한 식각 공정으로 상기 게이트간 절연막을 패터닝하여 상기 코어 칩 영역에 게이트간 절연막 패턴을 형성함과 동시에 상기 더미 영역에 더미 절연막 패턴을 형성하는 단계; 및상기 코어 칩 영역과 더미 영역에 각각 상기 PIP 커패시터의 하부 전극 마스크 및 상기 로직 트랜지스터의 게이트 전극 마스크를 이용한 식각 공정으로 상기 제 1폴리실리콘층을 패터닝하여 하부 전극을 형성하며 게이트 전극을 형성함과 동시에 더미 하부 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 및 제 2폴리실리콘층은 언도프트 폴리실리콘 또는 도프트 폴리실리콘인 것을 특징으로 하는 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법.
- 제 2항에 있어서, 상기 제 1 및 제 2폴리실리콘층이 언도프트 폴리실리콘일 경우 도펀트 이온 주입 공정을 실시하는 것을 특징으로 하는 PIP 커패시터 및 로직 트랜지스터를 갖는 엠비디드 반도체 소자의 제조 방법.
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