JP3239202B2 - Ｍｏｓトランジスタ及びその製造方法 - Google Patents

Ｍｏｓトランジスタ及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
及びその製造方法に関し、より詳細にはシリコンＬＳＩ
用のＭＯＳトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】最先端のシリコンＭＯＳ−ＬＳＩでは、
ほぼ３年に０．７倍のペースでトランジスタのゲート長
が縮小され、トランジスタの能力が向上すると共に、チ
ップ当たりのトランジスタの集積率が増加し、ますます
高速かつ高機能のＬＳＩが製造されている。
【０００３】一方、ＭＯＳトランジスタの開発レベルで
は、実際に製造されているＬＳＩに比べて、遙かに微細
なトランジスタの動作が確認されている。つまり、よう
やく０．３５〜０．４μｍのゲート長のトランジスタを
使用したＬＳＩが製造されるようになったという時期
に、すでにゲート長０．１μｍ以下のトランジスタの動
作が確認されている。
【０００４】上記のような微細なトランジスタの試作、
特にゲート電極のパターン形成では、通常のＬＳＩ製造
に使用される露光設備ではなく、スループットが低く、
一般にはＬＳＩの量産では使用されていない電子ビーム
露光装置等の開発専用設備を用いて実施している。従っ
て、今日すぐにこれを製品に適用して量産を開始するこ
とは極めて困難である。
【０００５】また、高性能な携帯機器を製造するため
に、チップの低消費電力化が不可欠になっている。これ
に対しては、動作電圧の低減が最も有効な手段である。
つまり、動作電圧を半減することができれば、消費電力
の１／４への低減を実現することができる。しかし、動
作電圧を下げた場合、ＬＳＩの動作速度が著しく低下す
るという欠点がある。例えば、１．５〜１．０Ｖの低電
圧で、３．３Ｖと同一の動作速度を達成させることは、
同一デザインルールのＬＳＩではほとんど不可能に近
い。従って、動作電圧の低減を実現するためには、トラ
ンジスタを微細化し、ＬＳＩの能力を向上させる必要が
ある。
【０００６】そこで、現在開発段階にある微細トランジ
スタを、量産可能な微細加工技術に制約されることなく
製造する方法が試みられている。その１つの方法とし
て、実用的な露光装置の露光限界程度の微細なレジスト
パターンを形成し、これを酸素プラズマ等で等方的にエ
ッチングしてレジスパターンを細らせることによって、
微細パターンを形成する方法（レジストアッシング法）
が提案されている。例えば、ｉ線露光技術により０．３
５μｍの線幅のゲートパターンを形成した後、これを
０．１μｍエッチングすることにより約０．１５μｍの
線幅を有するゲートパターンを形成することができる。
【０００７】また、低電圧での高速動作を実現させるた
めには、寄生容量の低減が不可欠であり、特にソース／
ドレイン容量の低減が必要である。従来、ソース／ドレ
イン容量の低減を図るために、チャネル部分のみに高い
不純物濃度、ソース／ドレイン下に低い不純物濃度を分
布させるために、レジストマスクを用いてトランジスタ
形成領域の一部に不純物イオンを注入する方法がある。
さらに、ＳＯＩ基板（Silicon On Insulater）を用い
て、ソース／ドレイン容量の低減が図る方法もある。
【０００８】また、ゲート長の縮小とソース／ドレイン
容量の低減とを同時に実現する方法として、図２１に示
す積み上げ拡散層型ＭＯＳトランジスタの製造方法が提
案されている（応用物理；６１巻、１１号（１９９
２）、ｐ１１４３−１１４６）。まず、図２１（ａ）に
示したように、基板６１の表面に素子分離膜６２を形成
し、基板６１上全面にポリシリコン膜６３と酸化膜６４
とを積層する。
【０００９】次いで、ポリシリコン膜６３に不純物を拡
散させた後、図２１（ｂ）に示したように、拡散層とな
る部分のみを残すようにポリシリコン膜６３と酸化膜６
４とをパターニングする。この際、ポリシリコン膜６３
と酸化膜６４とがエッチング除去された素子分離膜６２
はほとんどエッチングされないが、チャネル領域６５と
なる基板６１の表面層は、ポリシリコンとの選択比がほ
とんどないためにエッチングされることとなる。
【００１０】続いて、図２１（ｃ）に示したように、ポ
リシリコン膜６３及び酸化膜６４とを含む基板６１上全
面に酸化膜を堆積し、これをエッチバックしてポリシリ
コン膜６３及び酸化膜６４の側壁にサイドウォールスペ
ーサ６６を形成する。チャネル領域６５は、サイドウォ
ールスペーサ６６により縮小される。さらに、ポリシリ
コン膜６３、酸化膜６４及びサイドウォールスペーサ６
６をマスクとして用いて、トランジスタの閾値電圧の制
御及び短チャネル効果の抑制のために不純物イオンを注
入する。このイオン注入はチャネル領域開口部６７以外
には行われないため、拡散層下の不純物濃度を比較的低
く保つことができ、ソース／ドレイン容量を低減するこ
とができる。また、熱処理を行うことにより、基板６１
にポリシリコン膜６３からの不純物の拡散を行う。
【００１１】次いで、図２１（ｄ）に示したように、開
口部６７上にゲート絶縁膜６８を形成し、ポリシリコン
膜を形成し、このポリシリコン膜を所望の形状にパター
ニングしてゲート電極６９を形成し、層間絶縁膜７０を
形成し、アルミ配線７１を形成してトランジスタを完成
する。
【００１２】
【発明が解決しようとする課題】上記レジストアッシン
グ法は、開発段階での少数のトランジスタを形成するた
めには、有効な方法であるが、(a)ウエハ面内の全ての
領域においてエッチング速度を均一に確保することが困
難であり、レジストパターンの線幅のばらつきが生じや
すい、(b)エッチング量は、エッチング時間で制御する
以外に制御できないため、エッチング速度のバラツキに
よるエッチング量の再現性確保が困難である、(c)ＬＯ
ＣＯＳ膜のような素子分離領域境界部でのわずかな段差
や光学特性の差によって露光時に生じるくびれ等の線幅
変動がそのまま残るため、線幅縮小前には許容範囲内の
線幅変動であっても、線幅縮小後は大きな問題となる。
例えば、０．３５μｍの線幅に対して０．０３μｍのば
らつきは、１０％以内であり許容範囲内であるが、レジ
ストパターンの０．１μｍのエッチングを行った場合に
は線幅縮小後に０．１５μｍの線幅となり、０．１５μ
ｍに対して０．０３μｍのばらつきは２０％となり許容
範囲を逸脱する。また、(d)ゲート電極の線幅が０．１
〜０．２μｍと極めて細くなるため、ゲート電極の配線
抵抗が増大するという問題がある。ゲート電極の配線抵
抗の増大を避けるためには、ゲート電極の厚さを厚くし
たり、抵抗が低い材料、例えばＣｏＳｉ 2 等を使用する
方法がある。しかし、ゲート電極を厚くした場合には、
基板上の凹凸が顕著となり、その後のメタル配線形成の
際の障害となる。つまり、０．１μｍ高のＷＳｉ膜／
０．１μｍ高のポリシリコン膜を用いて、線幅０．３５
μｍでゲート電極を形成した場合、片側０．１μｍの細
線化を行うと、ゲート電極の線幅は０．１５μｍと４３
％まで縮小され、一方抵抗は約２．３倍となる。従って
配線抵抗の増大を防止するためにゲート電極の厚さをポ
リシリコン換算で約２．３倍にする必要がある。ＷＳｉ
膜／ポリシリコン膜によるゲート電極においては、ＷＳ
ｉ膜のみ厚くすることは困難なため、所望の配線抵抗の
低減を図るためにはゲート電極の膜厚は約０．４μｍと
約２倍となる。一方、抵抗が低いＴｉＳｉ2 サリサイド
を用いた場合、ゲート電極の線幅が小さくなると急激に
抵抗が増大することが知られており、サリサイドを用い
る効果がなくなる。
【００１３】また、ソース／ドレイン容量を低減する方
法においては、(e)トランジスタ形成領域の一部に不純
物イオンを注入する場合には、このイオン注入のために
特別のマスク工程を行わなければならず、製造工程が増
加して製造コストの増大をもたらす、(f)ＳＯＩ基板を
用いた場合には、ソース／ドレイン容量低減には効果が
大きいが、基板が従来のシリコン基板に比べ、３倍〜１
０倍程度高価となるとともに、基板の品質が従来シリコ
ン基板に比べて劣る場合が多いという問題がある。
【００１４】さらに、積み上げ拡散層型ＭＯＳトランジ
スタを製造する方法においては、(g)ＣＭＯＳを形成す
る場合には、少なくとも、素子分離膜、Ｎウエル領域、
Ｐウエル領域、ポリシリコン膜による拡散層、ポリシリ
コン膜のＮ+ 領域、ポリシリコン膜のＰ+ 領域、ＮＭＯ
Ｓチャネル領域（ＮＭＯＳトランジスタのチャネル開口
部への不純物注入）、ＰＭＯＳチャネル領域、ゲート電
極、コンタクトホール、アルミ配線を形成するため、１
１回のフォトリソグラフィ工程が必要となり、通常のＣ
ＭＯＳ形成工程に比べ、フォトリソグラフィ工程が約３
回増加する。つまり、ＰＭＯＳ及びＮＭＯＳの両トラン
ジスタのゲート電極をそれぞれＰ+ポリシリコン膜、Ｎ
+ ポリシリコン膜で形成する場合（いわゆるデュアルゲ
ート構造、ＰＭＯＳの短チャネル効果抑制には不可欠な
技術であり、ゲート長が０．２５μｍ以下の場合には必
須と考えられている）には、２回のフォトリソグラフィ
工程が増加し、さらにポリシリコン膜により拡散層をパ
ターニングするためのフォトリソグラフィ工程が増加す
るという問題がある。また、(h)拡散層のパターニング
のためのシリコン基板上に堆積されたポリシリコン膜及
び酸化膜のエッチング工程において、チャネル領域とな
るシリコン基板表面がエッチングされるとともに、その
シリコン基板表面がサイドウォールスペーサ形成時の酸
化膜エッチング雰囲気に晒されることとなり、その結
果、ゲート絶縁膜への欠陥発生、電子又はホール移動度
低下によるトランジスタ電流の減少する、(i)ゲート長
の決定を兼ねる拡散層のパターニングのためのフォトリ
ソグラフィ工程が素子分離領域形成後に行われるため、
わずかな段差や光学特性の差によって、露光時にくびれ
等が生じ、レジストパターンの線幅が変動する、(j)ゲ
ート電極と拡散層とを絶縁する必要があるため、拡散層
となるポリシリコン膜は絶縁膜で覆われているが、この
場合には、ゲート電極上と拡散層上に同時にＴｉＳｉ2
を形成するサリサイド技術を適用することができない
（サリサイド技術は、ゲート長が０．２５μｍ以下では
必須と考えられている）、(k)ゲート電極と拡散層とが
比較的薄い酸化膜（〜０．１μｍ）を隔てて接している
ため、ゲート電極−拡散層間の寄生容量が従来に比べ大
きくなる、(l)素子分離領域上では、拡散層用のポリシ
リコン膜（例えば、０．１μｍ）及び酸化膜（例えば、
０．１μｍ）が形成されており、さらにその上に、ゲー
ト電極を構成するポリシリコン膜（例えば、０．２μ
ｍ）が形成されるため、基板上の段差が、通常のＣＭＯ
Ｓの０．２μｍに比較して約０．４μｍと約２倍となる
等の問題があった。
【００１５】
【課題を解決する手段】本発明によれば、フィールド領
域によってトランジスタ形成領域が規定された半導体基
板上にゲート絶縁膜を介して形成されたゲート電極、前
記半導体基板内に形成されたソース／ドレイン領域を備
えてなり、前記フィールド領域は、少なくとも下層絶縁
膜と該下層絶縁膜に対して選択エッチングが可能な材料
で形成された上層絶縁膜とからなり、前記ゲート電極
は、前記ソース／ドレイン領域間に配置するチャネル領
域に対面する底面のゲート長よりもその上面のゲート長
が長い形状を有し、さらに、前記ゲート電極の側壁に接
するとともにチャネル領域の外周を被覆し、前記下層絶
縁膜を一部に含むとともに、該下層絶縁膜上に形成され
かつ前記上層絶縁膜の選択エッチングが可能な材料を含
んで形成された側壁絶縁層からなるサイドウォールスペ
ーサを有しており、前記チャネル領域は、ソース／ドレ
イン領域に対してほぼ平坦であることを特徴とするＭＯ
Ｓトランジスタが提供される。
【００１６】また別の観点から、本発明によれば、(i)
半導体基板上全面に下層絶縁膜と上層絶縁膜とを形成
し、前記上層絶縁膜であってチャネル領域周辺上に前記
下層絶縁膜に至る開口を形成し、 (ii)前記上層絶縁膜の開口側壁に、上層絶縁膜の選択エ
ッチングが可能な材料からなる側壁絶縁層を形成すると
ともに、該側壁絶縁層下以外の開口底部に存在する前記
下層絶縁膜を除去して前記半導体基板を露出させ、 (iii) 該露出した半導体基板上にゲート絶縁膜を形成
し、 (iv)前記ゲート絶縁膜上であって少なくとも前記側壁絶
縁層の一部を被覆するようにゲート電極を形成し、 (v) ソース／ドレイン領域を形成するべき領域上の上層
絶縁膜を除去してサイドウォールスペーサを形成する工
程を含むＭＯＳトランジスタの製造方法が提供される。
【００１７】
【発明の実施の形態】本発明のＭＯＳトランジスタは、
半導体基板上に形成されるものであり、半導体基板とし
ては、例えば、シリコン基板を用いることが好ましい。
半導体基板上にはフィールド領域が形成されており、こ
れによってＭＯＳトランジスタを形成すべき領域が規定
されており、必要に応じて、Ｐ型ウェル又はＮ型ウェル
が１個以上形成されていてもよい。
【００１８】フィールド領域は、少なくとも下層絶縁膜
と上層絶縁膜とからなる。下層絶縁膜としては、シリコ
ン酸化膜、シリコン窒化膜等の単層膜、シリコン窒化膜
／シリコン酸化膜、シリコン酸化膜／シリコン窒化膜等
の２層膜、ＯＮＯ膜等の３層膜等が挙げられる。なかで
も、シリコン窒化膜／シリコン酸化膜の２層膜が好まし
い。この場合の膜厚は、絶縁膜として有効に機能し、か
つエッチングストッパーとして十分機能する膜厚であれ
ばよく、例えば、シリコン窒化膜／シリコン酸化膜の２
層膜の場合には、５〜５０ｎｍ程度／５〜３０ｎｍ程度
が好ましい。
【００１９】上層絶縁膜としては、下層絶縁膜と同様の
材料のうち、下層絶縁膜に対して選択エッチングが可能
な材料で形成された膜を用いることができる。ここで、
下層絶縁膜に対して選択エッチングが可能な材料とは、
公知のエッチング方法、例えば反応性イオンエッチング
法等の公知のエッチング方法で上下層絶縁膜を同時にエ
ッチングした場合、エッチングレートが下層絶縁膜：上
層絶縁膜＝１：５〜１：３０程度となるように、原料及
び成膜方法等を選択して形成された材料を意味する。例
えば、下層絶縁膜がシリコン窒化膜／シリコン酸化膜の
２層膜である場合には、下層絶縁膜表面のシリコン窒化
膜に対して選択エッチングが可能なシリコン酸化膜が好
ましい。この場合の上層絶縁膜の膜厚は、下層絶縁膜と
ともにフィールド領域として有効に機能する膜厚であれ
ばよく、例えば、１００〜３００ｎｍ程度が好ましい。
【００２０】半導体基板上であって、フィールド領域が
形成されていない領域上の一部にゲート絶縁膜を介して
ゲート電極が形成されている。ゲート絶縁膜としては、
シリコン酸化膜を１５〜６０Å程度の膜厚で用いること
が好ましい。また、ゲート電極としては、ポリシリコ
ン、高融点金属のシリサイド、これらシリサイドとポリ
シリコンとのポリサイド等の単層膜又は２層以上の膜を
用いることができる。例えば、ポリシリコンの場合に
は、膜厚５０〜３００ｎｍ程度で用いることが好まし
く、ポリサイドの場合には、膜厚５０〜２００ｎｍ程度
のポリシリコン膜上に膜厚５０〜２００ｎｍ程度のＴ
ｉ、Ｔａ、Ｗ等の高融点金属シリサイド膜を形成して用
いることが好ましい。
【００２１】ゲート電極は、チャネル領域に対面する底
面のゲート長よりもその上面のゲート長が長い形状を有
している。つまり、ゲート電極の側壁の少なくとも下側
が直線的、曲線的又は階段状にその内部に入り込んだ形
状、つまり凹部を有している。凹部は、左右対称に形成
されていることが好ましいが、非対称であってもよい。
なお、ゲート電極の側壁全てに渡って内部に入り込んだ
形状であってもよいが、側壁の上側の一部が基板表面に
対して垂直に形成されていることが好ましい。チャネル
領域に対面する底面のゲート長は、その上面のゲート長
より１００〜３００ｎｍ細いことが好ましい。具体的に
は、チャネル領域に対面する底面のゲート長が０．０５
〜０．３μｍ程度、その上面のゲート長が０．３５〜
０．４μｍ程度であるが、さらにゲート長の短いゲート
電極とすることも可能である。
【００２２】ゲート電極の側壁には、ＭＯＳトランジス
タのチャネル領域の外周を被覆し、ゲート電極に接する
サイドウォールスペーサが形成されている。このサイド
ウォールスペーサは、上述したゲート電極の凹部に形成
されていることが好ましい。サイドウォールスペーサ
は、フィールド領域を構成する下層絶縁膜と、この下層
絶縁膜上に形成された側壁絶縁層とからなる。側壁絶縁
層としては、上述の上層絶縁膜の選択エッチングが可能
な材料であれば、下層絶縁膜と同様の単層膜、２層膜又
は３層膜等を使用することができる。つまり、上層絶縁
膜がシリコン酸化膜の場合には、絶縁層はシリコン窒化
膜の単層膜で形成されていてもよい（図９中、１６ｂ参
照）。しかし、下層絶縁膜との選択比を考慮すると、絶
縁層は、ゲート電極の凹部に配置したシリコン酸化膜
と、このシリコン酸化膜を被覆するように形成されたシ
リコン窒化膜とで構成されていることが好ましい。ま
た、その際の側壁絶縁層の形状は、半導体基板表面に対
してほぼ垂直となる面を有するように形成されているこ
とが好ましい。サイドウォールスペーサの厚みは、ゲー
ト電極の線幅に応じて適宜調節することができるが、半
導体基板直上の最大厚で５０〜１５０ｎｍ程度が好まし
い。
【００２３】半導体基板内であって、フィールド領域が
形成されていない領域の一部にはソース／ドレイン領域
が形成されており、これらソース／ドレイン領域間であ
って、ゲート電極下にはチャネル領域が配置されてい
る。これらソース／ドレイン領域及びチャネル領域が配
置する半導体基板の表面は、ほぼ平坦である。ソース／
ドレイン領域は、不純物イオン、例えばリン、砒素、又
はボロンイオン等を、１×１０19〜１×１０21ｃｍ-3程
度の濃度で含む領域であることが好ましく、ＬＤＤ構造
を有していてもよい。
【００２４】本発明のＭＯＳトランジスタの製造方法に
おいては、工程(i) で、まず、半導体基板上全面に下層
絶縁膜と上層絶縁膜とを形成する。例えば下層絶縁膜と
してシリコン酸化膜及びシリコン窒化膜を順次形成し、
さらに上層絶縁膜としてシリコン酸化膜を形成する。シ
リコン酸化膜は、熱酸化法、常圧ＣＶＤ法又は減圧ＣＶ
Ｄ法等により形成することができ、シリコン窒化膜は、
常圧ＣＶＤ法又は減圧ＣＶＤ法等により形成することが
できる。続いて、上層絶縁膜であってチャネル領域周辺
上に下層絶縁膜に至る開口を形成する。開口を形成する
方法としては、フォトリソグラフィ及びエッチング工程
等の公知の方法により、上記開口に対応する開口を有す
るレジストパターンを形成し、これをマスクとして用い
て、上層絶縁膜のみ選択エッチング可能な条件での反応
性イオンエッチング法によりエッチングする方法が挙げ
られる。具体的には、下層絶縁層がシリコン窒化膜、上
層絶縁層がシリコン酸化膜の場合、誘導結合型プラズマ
による酸化膜エッチング装置（例えばＡＭＡＴ社製、Ｈ
ＤＰ−５３００）によりＣＨ2 Ｆ2 ／Ｃ3 Ｆ8 ／Ａｒ系
ガスにより、圧力５ｍＴｏｒｒ程度でエッチングすれば
よい。このように、下層絶縁膜に、上層絶縁膜よりもエ
ッチングレートの小さい材料の膜を配置することによ
り、選択的に上層絶縁膜のみをエッチングして、下層絶
縁膜に至る開口を形成することができる。この開口の形
成は、後工程のサイドウォールスペーサの形成ととも
に、ゲート長を決定する工程となる。
【００２５】工程(ii)においては、上層絶縁膜の開口側
壁に側壁絶縁層を形成する。まず、開口を含む上層絶縁
膜上に、側壁絶縁層形成用の絶縁層を形成する。ここで
の絶縁層は、工程(i) における上層絶縁膜の選択エッチ
ングが可能な材料で構成されることが好ましい。例え
ば、上層絶縁膜がシリコン酸化膜で形成される場合に
は、絶縁層として、上層絶縁膜であるシリコン酸化膜に
対してエッチングストッパーの機能を有するシリコン窒
化膜の薄膜を予め上層絶縁膜上全面に形成し、その上に
シリコン酸化膜を形成することが好ましい。また、選択
的にエッチングする方法を選ぶことにより、絶縁層とし
てシリコン窒化膜の単一層を使用することもできる。次
いで、絶縁層を異方性エッチングでエッチバックするこ
とにより、絶縁層の一部を開口の側壁上にのみ残して側
壁絶縁層を形成する。この際、絶縁層の材料は、上層絶
縁膜の選択エッチングができる材料であるため、オーバ
ーエッチングによる半導体基板のダメージを防止するこ
とができる。なお、ここで形成される側壁絶縁層は、最
終的に形成するサイドウォールスペーサの一部である
が、上述のように、この際の側壁絶縁層を形成する絶縁
層の膜厚で、最終的なゲート長Ｌを調節することとな
る。続いて、この側壁絶縁層下以外の開口底部に存在す
る下層絶縁膜を除去して半導体基板を露出させる。下層
絶縁膜を除去する方法としては、反応性イオンエッチン
グ等のドライエッチング法又はウェットエッチング法等
が挙げられる。例えば、下層絶縁膜としてシリコン窒化
膜／シリコン酸化膜を使用する場合には、まず、シリコ
ン窒化膜を選択的にエッチング除去することができる方
法、例えば、マグネトロンプラズマによるＳｉＮエッチ
ング装置（例えばＡＭＡＴ社製、Ｐ−５０００）により
ＣＨ3 Ｆ／Ｏ2 ／Ａｒ系ガスにより、圧力１００ｍＴｏ
ｒｒ程度でエッチングし、次いでフッ酸水溶液等を用い
たウェットエッチング法によりシリコン酸化膜を除去す
る方法が挙げられる。このような方法を採用することに
より、半導体基板をオーバエッチすることなく、ダメー
ジを防止することができる。
【００２６】工程(iii) において、露出した半導体基板
上にゲート絶縁膜を形成する。ゲート絶縁膜は、非常に
薄く形成するために、例えば７００〜１０００℃程度の
熱酸化、塩酸酸化により形成することが好ましい。ゲー
ト絶縁膜を形成する前には、必要に応じて半導体基板表
面のＲＣＡクリーニング等の洗浄工程及びリンス工程等
を行ってもよい。また、ゲート絶縁膜は、ゲート電極か
ら半導体基板への不純物の拡散を抑制するために、ゲー
ト絶縁膜／半導体基板界面において、窒素を１〜数％含
有していてもよい。この場合には、ゲート絶縁膜を形成
した後、例えばＮ2 Ｏを数％〜９０％含有する雰囲気、
８００〜１０００℃、５分〜１時間程度のアニール処理
を行えばよい。
【００２７】工程(iv)において、ゲート絶縁膜上にゲー
ト電極を形成する。まず、ゲート絶縁膜上を含む半導体
基板上全面に、例えばポリシリコン等からなるゲート電
極材料を積層し、次いで公知の方法、例えばフォトリソ
グラフィ及びエッチング工程でパターニングすることに
より、所望の形状を有するゲート電極を形成する。ポリ
シリコンは、例えば常圧ＣＶＤ法又は減圧ＣＶＤ法等に
より形成し、必要に応じてＰ型又はＮ型の不純物イオン
をドーピングすることが好ましい。ここでのゲート電極
材料のパターニングは、アライメントマージンＡＭとサ
イドウォールスペーサの幅ＳＷとを考慮して、ゲート電
極の幅Ｌｓ（ゲート電極上面のゲート長：図１０参照）
を、ゲート長Ｌｂ（チャネル領域に対面底面のゲート
長）よりも少なくとも２（ＡＭ−ＳＷ）だけ大きくすれ
ばよく、ゲート長Ｌｂより２ＡＭだけ大きいことが好ま
しい。つまり、少なくとも側壁絶縁層の一部を被覆する
ようにゲート電極材料をパターニングすることが好まし
い。また、ここでのパターニングは、ゲート電極材料下
に比較的厚い上層絶縁膜が形成されているため、上層絶
縁膜に対する選択比がそれほど大きくなる条件を選ばな
くてもよい。さらに、ここでのパターニングは直接ゲー
ト長を決定する工程ではないため、厳しい精度は要求さ
れない。例えば、従来の方法においては反射率の極めて
高いポリシリコン上で、最少線幅の約１０％以下の線幅
制御精度を要求されていたが、ここでのパターニングに
おいては、最少線幅の約３０％以下の線幅制御精度でよ
い。なお、ゲート電極をパターニングする際には、同時
に外部配線との接続部や他のトランジスタのゲート電極
との接続部を形成してもよい。
【００２８】工程(v) においては、ソース／ドレイン領
域を形成するべき領域上の上層絶縁膜を除去する。この
際の上層絶縁膜は、例えば工程(i) における開口形成の
ためのエッチングと同様の方法で選択的に上層絶縁膜の
みをエッチング除去する。この方法により、半導体基板
表面をオーバーエッチングから守ることができる。この
際のエッチングでは、ゲート電極下に配置する上層絶縁
膜までも十分に除去することができない場合がある。そ
の場合には、続いてＨＦ水溶液等を使用するウェットエ
ッチングによって、ソース／ドレイン領域を形成するべ
き領域上の上層絶縁膜を完全に除去することができる。
これらエッチングによって、ゲート電極パターニングの
際のアライメントずれがなければ、ゲート電極はオーバ
ーハング形状になる。そして、その凹部には、下層絶縁
膜及び側壁絶縁層からなるサイドウォールスペーサが配
置することとなる。
【００２９】本発明のＭＯＳトランジスタの製造方法に
おいては、上記(i) 〜(v) の工程の後、さらに、ソース
／ドレイン領域形成のためのイオン注入を行うことが好
ましい。この際のイオン注入は所望の不純物濃度、深
さ、形状のソース／ドレイン領域となる拡散層を形成す
ることができるならば、そのドーズ量、注入エネルギ
ー、注入角度、注入回数等について特に限定されるもの
ではない。しかし、上述したように、最終的に得られる
ゲート電極の形状がオーバーハング形状の場合には、所
定の角度傾斜してイオン注入することが好ましく、さら
に傾斜角度を変化させて複数回イオン注入することが好
ましい。たとえば、ＮＭＯＳトランジスタを形成する場
合、ゲート電極及びサイドウォールスペーサをマスクと
して用いて、砒素等のイオンを、まず、図１０に示した
ように、θ1 以上の角度、３０〜１５０ｋｅＶ程度注入
エネルギー、１×１０15〜１×１０16ｃｍ-2程度のドー
ズでの第１イオン注入を行う。次いで、砒素、リン等の
イオンを、図１１に示したように、θ2 以上の角度、５
０〜２００ｋｅＶ程度注入エネルギー、１×１０13〜１
×１０15ｃｍ-2程度のドーズでの第２イオン注入を行う
ことが好ましい。一方、ＰＭＯＳトランジスタを形成す
る場合、ゲート電極及びサイドウォールスペーサをマス
クとして用いて、ボロン等のイオンを、まず、図１０に
示したように、θ 1 以上の角度、５〜４０ｋｅＶ程度注
入エネルギー、１×１０15〜１×１０16ｃｍ-2程度のド
ーズでの第１イオン注入を行う。次いで、ボロン等のイ
オンを、図１１に示したように、θ2 以上の角度、１０
〜５０ｋｅＶ程度注入エネルギー、１×１０13〜１×１
０15ｃｍ-2程度のドーズでの第２イオン注入を行うこと
が好ましい。ここで、角度θ1 とは、tanθ1 ＝サイド
ウォールスペーサ端からゲート電極端までの距離ＳＧ／
サイドウォールスペーサの高さＳｈとなるような角度で
あり、また、角度θ2 とは、tanθ2 ＝チャネル領域に
対面する底面のゲート電極端から上面のゲート電極端ま
での距離ＢＳ／サイドウォールスペーサの高さＳｈとな
る角度である。なお、斜め注入を、１×１０15を越える
ドーズで行った場合には注入に時間を要し、生産性が悪
くなる場合がある。かかる場合には、不純物のドーズと
注入角度を適宜調節しながらイオン注入することが好ま
しい。イオン注入後は、例えば８００〜１０００℃、１
分〜６０分間程度熱処理を行うことが好ましい。また、
９００〜１２００℃、１秒〜６０秒間の急速熱処理を行
ってもよい。
【００３０】この後は、公知の工程、例えば層間絶縁膜
の形成、コンタクトホールの形成、配線層の形成等を行
ってＭＯＳトランジスタを完成させる。層間絶縁膜とし
てはＳｉＮ、ＳｉＯ2 、ＢＳＧ，ＢＰＳＧ、ＳＯＧ等
を、例えば常圧ＣＶＤ、減圧ＣＶＤ、プラズマＣＶＤ法
等により形成することができ、層間絶縁膜の形成後、３
００〜９００℃程度、１分〜６０分間程度の熱処理、又
は１０００℃、３０秒間程度の急速熱処理を行ってもよ
い。
【００３１】また、本発明のＭＯＳトランジスタの製造
方法においては、上記(i) 〜(v) の工程の間に、任意に
しきい値電圧の制御、チャネルストッパー又はパンチス
ルーストッパー、カウンタードーピング等のためにイオ
ン注入をしてもよい。具体的には、上記工程(i) の後に
イオン注入を行うことが好ましい。ＰＭＯＳトランジス
タの場合には、ＮＭＯＳトランジスタ形成領域を覆うレ
ジストを形成し、まず、チャネルストッパーを形成する
ため（異なるＰＭＯＳトランジスタ間の分離のため）、
Ｎ型不純物イオンを上層絶縁膜を介して、注入ピークが
半導体基板表面付近にくるように注入する。例えば、リ
ンイオン、８０〜３００ｋｅＶ程度の注入エネルギー、
１×１０12〜５×１０13ｃｍ-2程度のドーズ（１×１０
16〜１×１０18ｃｍ-3程度の不純物濃度）である。この
イオン注入により、ＰＭＯＳトランジスタのチャネル領
域付近では、上層絶縁膜が除去されているために、不純
物イオンが半導体基板内部に注入され（図１３中、
Ｂ）、ソース／ドレイン形成領域では不純物イオンが半
導体基板表面に注入される（図１２中、Ａ）。また、こ
の際、ラッチアップ対策としてウエル抵抗を下げるた
め、例えばリンイオンを、２５０〜６００ｋｅＶ程度の
注入エネルギー、１×１０12〜５×１０13ｃｍ-2程度の
ドーズ（１×１０17〜５×１０18ｃｍ-3程度の不純物濃
度）で、深いウエル注入を行ってもよい（図１２中、Ｃ
及び図１３中、Ｄ）。さらに、ＰＭＯＳトランジスタの
閾値電圧を制御すために、Ｎ型不純物イオンを上層絶縁
膜を介して、注入ピークがチャネル領域近傍において半
導体基板表面くにくるように注入する。例えば、砒素イ
オンを、２０〜２００ｋｅＶ程度の注入エネルギー、１
×１０12〜３×１０13ｃｍ-2程度のドーズ（３×１０17
〜３×１０ 18ｃｍ-3程度の不純物濃度）である。このイ
オン注入により、ＰＭＯＳトランジスタのチャネル領域
では、その表面層に不純物イオンが注入され（図１３
中、Ｅ）、チャネル領域以外の領域では、上層絶縁膜が
形成されているために、不純物イオンがほとんど半導体
基板内部に注入されない。なお、これらのイオン注入は
単一のエネルギー、単一のイオン種で行なう必要はな
く、複数回の注入によって、異なる深さに燐、砒素等異
なるＮ型不純物を注入していもよい。また、埋め込みチ
ャネル型ＰＭＯＳトランジスタを形成する場合には、カ
ウンタードーピングとして、Ｐ型不純物イオンを上層絶
縁膜を介して、注入ピークが上述のチャネル領域のさら
に表面層にくるように注入するしてもよい。例えば、ボ
ロンイオン、５〜２０ｋｅＶ程度の注入エネルギー、２
〜８×１０12ｃｍ-2程度のドーズ（３×１０17〜３×１
０18ｃｍ-3程度の不純物濃度）である。このイオン注入
により、ＰＭＯＳトランジスタのチャネル領域では、さ
らに表面層に不純物イオンが注入され（図１３中、
Ｆ）、チャネル領域以外の領域では、不純物イオンがほ
とんど半導体基板内部に注入されない。なお、これらの
イオン注入は単一のエネルギー、単一のイオン種で行な
う必要はなく、複数回の注入によって、異なる深さにＢ
Ｆ2 イオン等異なるＰ型不純物を注入していもよい。
【００３２】ＮＭＯＳトランジスタの場合には、ＰＭＯ
Ｓトランジスタ形成領域を覆うレジストを形成し、ま
ず、チャネルストッパーを形成するため（異なるＮＭＯ
Ｓトランジスタ間の分離のため）、Ｐ型不純物イオンを
上層絶縁膜を介して、注入ピークが半導体基板表面付近
にくるように注入する。例えば、ボロンイオン、３０〜
１３０ｋｅＶ程度の注入エネルギー、１×１０12〜３×
１０13ｃｍ-2程度のドーズである。このイオン注入によ
り、ＮＭＯＳトランジスタのチャネル領域付近では、上
層絶縁膜が除去されているために、不純物イオンが半導
体基板内部に注入され、ソース／ドレイン形成領域では
不純物イオンが半導体基板表面に注入される。また、こ
の際、ラッチアップ対策としてウエル抵抗を下げるた
め、例えばボロンイオン、１００〜３００ｋｅＶ程度の
注入エネルギー、１×１０12〜５×１０13ｃｍ-2程度の
ドーズで、深いウエル注入を行ってもよい。さらに、Ｎ
ＭＯＳトランジスタの閾値電圧を制御すために、Ｐ型不
純物イオンを上層絶縁膜を介して、注入ピークがチャネ
ル領域近傍において半導体基板表面くにくるように注入
する。例えば、ボロンイオンを５〜２０ｋｅＶ程度の注
入エネルギー、１×１０ 12〜５×１０13ｃｍ-2程度のド
ーズである。このイオン注入により、ＮＭＯＳトランジ
スタのチャネル領域では、その表面層に不純物イオンが
注入され、チャネル領域以外の領域では、上層絶縁膜が
形成されているために、不純物イオンがほとんど半導体
基板内部に注入されない。なお、これらのイオン注入は
単一のエネルギー、単一のイオン種で行なう必要はな
く、複数回の注入によって、異なる深さにＢＦ2 等異な
るＰ型不純物を注入していもよい。
【００３３】上記のように工程(i) の後にイオン注入を
行う場合、１回のマスク形成工程によって、チャネル領
域近傍の不純物濃度分布とその他の半導体基板内部の不
純物濃度分布を独立に制御できる。一般にチャネル領域
近傍はトランジスタの閾値電圧制御や短チャネル効果制
御のため、ゲート長やゲート絶縁膜の膜厚によって、一
定レベルの比較的高い濃度（ゲート長０．４〜０．５μ
ｍ以下では約１×１０ 17ｃｍ-3以上）に調節する必要が
ある。従来技術の方法では、ソース／ドレイン領域下及
びその他の半導体基板内部の不純物濃度は、マスク形成
工程を追加しなければ独立に制御することができなかっ
た。よって、マスク形成工程を追加することなくイオン
注入を行った場合には、ソース／ドレイン領域近傍とチ
ャネル領域近傍とが同一不純物濃度となり、ソース／ド
レイン領域の接合部における容量が大きくなっていた。
一方、マスク形成工程を追加して、チャネル領域近傍に
独立にイオン注入を行ない、不純物濃度の制御を行なっ
たとしても、マスク形成工程の位置合わせ余裕を充分と
るために、どうしてもチャネル領域近傍とソース／ドレ
イン領域近傍との重なり部分が増加し、容量増加を制御
する効果は減少してしまう。しかし、上記イオン注入で
は、図１２及び図１３に示したように、マスク工程を増
加させることなく、チャネル領域近傍にのみ高濃度領域
を形成することができる。また、チャネルストッパーの
ためのイオン注入は、チャネル領域近傍では深い部分に
注入されるとともに、不純物濃度もチャネル領域近傍よ
りも低くすることができるため、トランジスタ特性には
あまり影響を与えない。さらに、後の工程であるソース
／ドレイン領域形成のためのイオン注入を、チャネルス
トッパー領域を全て覆うように形成する（図１２中、
Ｇ）か、少なくとも高濃度部分を覆うように形成すれば
（図１２中、Ｈ）、ソース／ドレイン領域下の不純物濃
度を大幅に低減でき、ソース／ドレイン領域の接合部に
おける容量を著しく低減することができる。
【００３４】以下に本発明のＭＯＳトランジスタ及びそ
の製造方法を図面に基づいて説明する。 実施の形態１ 本発明のＭＯＳトランジスタは、図１（ａ）及び（ｂ）
に示したように、フィールド領域によって規定された半
導体基板であるシリコン基板１上に、主としてゲート絶
縁膜１７を介して形成されたゲート電極１９と、ソース
／ドレイン領域３１とからなる。フィールド領域は、下
層絶縁膜としてシリコン窒化膜３／シリコン酸化膜２の
積層膜と、上層絶縁膜としてシリコン酸化膜４とからな
る。ゲート電極１９は、チャネル領域に対面する底面の
ゲート長よりもその上面のゲート長が長い形状を有して
おり、その側壁の一部にサイドウォールスペーサ１６を
有している。サイドウォールスペーサ１６は、チャネル
領域の外周を被覆するとともに、下層絶縁膜であるシリ
コン窒化膜３／シリコン酸化膜２と、側壁絶縁層として
内側のシリコン酸化膜及び外側のシリコン窒化膜１５と
からなる。また、ソース／ドレイン領域３１は、チャネ
ル領域とほぼ平坦に形成されている。
【００３５】上記ＭＯＳトランジスタの製造方法を説明
する。まず、図２（ａ）に示したように、シリコン基板
１上に、下層絶縁膜として、熱化法又はＣＶＤ法により
１０ｎｍ程度のシリコン酸化膜２、ＣＶＤ法により１０
ｎｍ程度のシリコン窒化膜３を、さらに上層絶縁膜とし
て２００ｎｍ程度のシリコン酸化膜４を順次形成する。
【００３６】次いで、フォトリソグラフィ及びエッチン
グ工程により、ｉ線ステッパを用いて、ＮＭＯＳトラン
ジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６
におけるＮＭＯＳチャネル領域５ａ及びＰＭＯＳチャネ
ル領域６ａに、それぞれ最小幅０．３５μｍ、０．４５
μｍの開口部を有するレジストパターン７（図７（ａ）
参照）を形成する。このレジストパターン７をマスクと
してシリコン酸化膜４を誘導プラズマ方式を採用した反
応性イオンエッチング法でエッチングすることにより、
図２（ｂ）に示したように、各チャネル領域５ａ、６ａ
上のシリコン酸化膜４に開口を形成する。この際のエッ
チング方法においては、ＳｉＯ2 ／ＳｉＮ選択比が１０
以上得られるため、シリコン酸化膜４のエッチングにお
いて約３０％のオーバーエッチングが行われても、シリ
コン窒化膜３のエッチング量が約６ｎｍ以下となり、シ
リコン窒化膜３が十分エッチングストッパーとしての機
能を果たす。よって、シリコン基板１のダメージは防止
することができる。また、この際に規定するチャネル領
域５ａ、６ａの線幅が、後工程でのサイドウォールスペ
ーサ形成とともに、ゲート長を決定することとなる。
【００３７】次いで、図２（ｃ）に示したように、ＮＭ
ＯＳトランジスタ形成領域を覆うレジスト８を形成し、
ＰＭＯＳトランジスタ形成領域６に、Ｎ型不純物である
リンイオン９を、４×１０12／ｃｍ2 程度のドーズ、１
８０ｋｅＶ程度の注入エネルギーで、注入ピークがシリ
コン酸化膜４下のシリコン基板１表面付近にくるように
イオン注入を行った。このイオン注入はＰＭＯＳトラン
ジスタのチャネルストップ注入となる。なお、ＰＭＯＳ
チャネル領域６ａ上ではシリコン酸化膜４が除去されて
いるため、この際のイオンはシリコン基板１内部に注入
されることとなる。続いて、埋め込みチャネル型ＰＭＯ
Ｓトランジスタの閾値電圧を制御するために、シリコン
基板１におけるＰＭＯＳチャネル領域６ａの表面付近
に、Ｐ型不純物であるボロンイオン１０を、４×１０12
／ｃｍ2 程度のドーズ、７ｋｅＶ程度の注入エネルギー
でカウンター注入するとともに、ボロンイオン１０より
も内部にＮ型不純物として砒素イオン１１を５×１０13
／ｃｍ2 程度のドーズ、１８０ｋｅＶ程度の注入エネル
ギーで注入した。この際のボロンイオン１０及び砒素イ
オン１１は、ＰＭＯＳチャネル領域６ａ以外の領域にお
いてはシリコン酸化膜４に注入されることとなり、シリ
コン基板１の表面にはほとんど注入されない。
【００３８】次に、レジスト８を除去し、図２（ｄ）に
示したように、ＰＭＯＳトランジスタ形成領域６を覆う
レジスト１２を形成し、ＮＭＯＳトランジスタ形成領域
５に、ボロンイオン１３を４×１０12／ｃｍ2 程度のド
ーズ、６５ｋｅＶ程度の注入エネルギーで、注入ピーク
がシリコン酸化膜４下のシリコン基板１表面付近にくる
ようにイオン注入を行った。このイオン注入はＮＭＯＳ
トランジスタのチャネルストップ注入となる。なお、Ｎ
ＭＯＳチャネル領域５ａ上ではシリコン酸化膜４が除去
されているため、この際のイオンはシリコン基板１内部
に注入されることとなる。続いて、表面チャネル型ＮＭ
ＯＳトランジスタの閾値電圧を制御するために、シリコ
ン基板１におけるＮＭＯＳチャネル領域５ａの表面付近
に、ボロンイオンを、５×１０12／ｃｍ2 程度のドー
ズ、７ｋｅＶ程度の注入エネルギー、及び１×１０13／
ｃｍ2 程度のドーズ、３０ｋｅＶ程度の注入エネルギー
でイオン注入した。この際のボロンイオン１３は、ＮＭ
ＯＳチャネル領域５ａ以外の領域においてはシリコン酸
化膜４に注入されることとなり、シリコン基板１の表面
にはほとんど注入されない。
【００３９】その後、図３（ｅ）に示したように、開口
を有するシリコン酸化膜４を含むシリコン基板１上全面
に１０ｎｍ程度の薄いシリコン窒化膜１５を堆積する。
さらに、図３（ｆ）に示したように、１２０ｎｍ程度の
シリコン酸化膜を減圧ＣＶＤ法で堆積し、これを反応性
エッチング法を用いた異方性エッチングでエッチバック
し、シリコン酸化膜４の開口側壁上にのみシリコン酸化
膜１６ａを残す。この時点で、開口底部でのシリコン酸
化膜１６ａの膜厚は約１００ｎｍとなった。
【００４０】次に、チャネル領域５ａ、６ａ上に存在
し、シリコン酸化膜１６ａに覆われていないシリコン窒
化膜１５を反応性イオンエッチング法にてエッチング除
去してシリコン窒化膜１５とシリコン酸化膜１６ａとか
らなる側壁絶縁膜を形成するとともに、続けてシリコン
窒化膜３をエッチング除去する。これにより、開口底面
において、シリコン酸化膜２が露出する。さらに、得ら
れたシリコン基板１を洗浄工程に付し、フッ素水溶液で
開口底部に存在するシリコン酸化膜２をエッチング除去
し、ＲＣＡクリーニングを行う。その後、約８００℃の
塩酸酸化によって、図３（ｇ）に示したように、膜厚５
ｎｍ程度のゲート絶縁膜１７を形成した。
【００４１】次いで、図３（ｈ）に示したように、膜厚
２００ｎｍ程度のポリシリコン１８を公知の減圧ＣＶＤ
技術を用いてシリコン基板１上全面に堆積し、Ｎ型不純
物としてリンを１〜２×１０20／ｃｍ3 程度の濃度で公
知の技術によって拡散させた。続いて、公知のリソグラ
フィ及びエッチング工程によりレジストパターンを形成
し、このレジストターンをマスクとして用いて、図４
（ｉ）に示したように、反応性イオンエッチング法にて
ポリシリコン膜１８をパターニングし、開口を完全に覆
う、開口よりも０．１μｍ幅の広い０．４５μｍ幅のＮ
ＭＯＳトランジスタゲート電極１９及び０．５５μｍ幅
のＰＭＯＳトランジスタゲート電極２０を形成する。な
お、ゲート電極１９、２０のパターンは、チャネル領５
ａ、６ａの外側に、外部配線との接続部１９ａ、２０ａ
又は他のトランジスタのゲート電極との接続配線等を同
時に形成したもの（図７（ｂ）参照）を使用する。
【００４２】次いで、図４（ｊ）に示したように、フォ
トリソグラフィ及びエッチング工程によりＮＭＯＳトラ
ンジスタ形成領域５及びＰＭＯＳトランジスタ形成領域
６内に開口部２１ａを有するレジスト２１（図８（ｃ）
参照）を形成する。これら開口部２１ａは、ＮＭＯＳト
ランジスタ形成領域５に形成される場合（ＮＭＯＳトラ
ンジスタのソース／ドレイン領域となる場合）には、チ
ャネル領域５ａの端部を内包してはならない。また、Ｐ
ＭＯＳトランジスタ形成領域６に形成される場合（コン
タクト領域となる場合）には、チャネル領域６ａやゲー
ト電極２０と重なってはならない。このレジスト２１を
マスクとしてシリコン酸化膜４をエッチング除去し、酸
化膜開口部２２を形成する。この際、シリコン酸化膜４
のエッチングはシリコン窒化膜３で停止するのが好まし
い。
【００４３】続いて、図４（ｋ）に示したように、レジ
スト２１を残したまま、ＨＦ水溶液によるシリコン酸化
膜４エッチングを行ない、ゲート電極１９下に残存する
シリコン酸化膜４をエッチング除去する。これによりア
ライメントずれがなければゲート電極１９がシリコン窒
化膜１５の外側にはみ出したオーバーハング形状とな
る。さらに、レジスト２１をマスクとして用いて、砒素
イオンを、４×１０15／ｃｍ2 程度のドーズ、９０ｋｅ
Ｖの注入エネルギー、基板表面の法線方向に対して３５
°の注入角度でイオン注入し、砒素注入層２５を形成し
た。注入は９０度ステップで４回に分けて行なった。な
お、４５度ステップで８回に分けて行ってもよい。本実
施の形態ではゲート電極１９パターニング時のパターン
ずれの最大値が０．１μｍであり、ずれがない場合のオ
ーバーハング量が０．０５μｍであるため、最悪の場合
のオーバーハング量が０．１５μｍとなる。また、ゲー
ト電極の高さが０．２２μｍであることから、注入角度
θ1 は以下の関係より３４．３度となる。
【００４４】ｔａｎθ1 ＝０．１５／０．２２ 次いで、図４（ｌ）に示したように、レジスト２１を残
したまま、引き続き砒素イオンを、１×１０13／ｃｍ2
程度のドーズ、１５０ｋｅＶ程度の注入エネルギー、基
板表面の法線方向に対して６０°程度の注入角度でイオ
ン注入し、低濃度の砒素注入層２６を形成する。注入は
９０度ステップで４回に分けて行なった。この際のイオ
ン注入は、アライメントずれ、露光機間のレンズディス
トーションの差によってゲート電極１９パターンがチャ
ネルパターンに対して最も大きくパターンずれを起こ
し、オーバーハング量が最も大きくなった状態において
も、砒素イオンがシリコン窒化膜１５及びシリコン窒化
膜１６ａからなる側壁絶縁層下に注入される角度θ2 よ
り大きい角度であることが望ましい。この場合、パター
ンずれの最大値が０．１μｍであり、ずれがない場合の
オーバーハング量が０．０５μｍであるため、最悪の場
合のオーバーハング量が０．１５μｍとなる。サイドウ
ォール厚さが０．１μｍであり、ゲート電極の高さが
０．２２μｍ、イオンの注入深さの目安を０．０３μｍ
とすると、注入角度θ2 は以下の関係より４５．０度と
なる。
【００４５】ｔａｎθ2 ＝（0.1 ＋0.1 ＋0.05）／（0.
22＋0.03）＝0.25／0.25 次に、図５（ｍ）に示したように、図４（ｊ）及び図８
（ｃ）に示したのと同様に、ＰＭＯＳトランジスタ形成
領域６及びＮＭＯＳトランジスタ形成領域５内に開口部
２７ａを有するレジスト２７（図８（ｄ）参照）を形成
する。これら開口部２７ａは、ＰＭＯＳトランジスタ形
成領域６に形成される場合（ＰＭＯＳトランジスタのソ
ース・ドレインとなる場合）には、チャネル領域６ａの
端部を内包してはならない。また、ＮＭＯＳトランジス
タ形成領域５に形成される場合（コンタクト領域となる
場合）には、チャネル領域５ａやゲート電極１９と重な
ってはならない。このレジスト２７をマスクとしてシリ
コン酸化膜４をエッチング除去し、酸化膜開口部２８を
形成する。
【００４６】続いて、図５（ｎ）に示したように、レジ
スト２７を残したまま、ＨＦ水溶液によるシリコン酸化
膜４エッチングを行ない、ゲート電極２０下に残存する
シリコン酸化膜４をエッチング除去する。これによりア
ライメントずれがなければゲート電極２０がシリコン窒
化膜１５の外側にはみ出したオーバーハング形状とな
る。さらに、レジスト２７をマスクとして用いて、ボロ
ンイオンを、４×１０15／ｃｍ2 程度のドーズ、１５ｋ
ｅＶの注入エネルギー、基板表面の法線方向に対して３
５°の注入角度でイオン注入し、ボロン注入層２９を形
成した。注入は９０度ステップで４回に分けて行なっ
た。この場合、最悪のパターンずれが起きた場合、０．
０５〜０．１μｍ程度の領域がＰ+ 領域にならないこと
となり、この領域は後で述べるＰ- 注入のみで拡散領域
が形成れるため抵抗が高くなる。しかしこの場合でもこ
の抵抗による電圧降下は０．１Ｖ程度と小さくロジック
動作では大きな問題はない。
【００４７】次いで、図５（ｏ）に示したように、レジ
スト２７を残したまま、引き続きボロンイオンを、８×
１０13／ｃｍ2 程度のドーズ、２５ｋｅＶ程度の注入エ
ネルギー、基板表面の法線方向に対して６０°程度の注
入角度でイオン注入し、低濃度のボロン注入層３０を形
成する。注入は９０度ステップで４回に分けて行なっ
た。
【００４８】さらに、図６（ｐ）に示したように、８５
０℃、３０分間の熱処理を行ない、ＬＤＤ構造を有する
Ｎ+ ソース／ドレイン領域３１及びＰ+ ソース／ドレイ
ン領域３２を形成し、プラズマＣＶＤ法にて層間絶縁膜
３３を形成した。最後に、図６（ｑ）に示したように、
層間絶縁膜３３にコンタクトホールを形成した後、メタ
ル配線３４を形成する。
【００４９】以上の工程を経て、ゲート長が０．１５μ
ｍ（実効ゲート長約０．１μｍ）のＮＭＯＳトランジス
タ及びゲート長が０．２μｍ（実効ゲート長約０．１μ
ｍ）のＰＭＯＳトランジスタを形成した。
【００５０】上述のように、本実施の形態においては、
製造コストが高い電子ビーム露光装置等の特殊な設備を
用いることなくトランジスタを形成できた。ゲート電極
を構成するポリシリコン電極幅は０．４５μｍであり、
従来工程で構成する場合の０．１５μｍと比較して３倍
大きく形成できるため、ゲート電極の抵抗は１／３とな
る。また、本実施の形態では閾値制御に必要な比較的濃
度の高い（〜１×１０ 18／ｃｍ3）チャネル領域がチャ
ネル領域下にのみに形成され、ソース／ドレイン領域と
なる基板の表面濃度は比較的低い（１×１０16〜１×１
０17／ｃｍ3）ため、ソース−ドレイン領域間の容量が
１／３から１／１０に大幅に低減された。これは回路の
動作速度向上に非常に有利である。さらに、上記製造方
法では、チャネル領域形成パターン、ゲート電極パター
ン、Ｎウエル領域、Ｐウエル領域、Ｎ＋領域、Ｐ＋領
域、コンタクトパターン、メタルパターンの８回のリソ
グラフィ工程でＣＭＯＳ回路が非常に簡略化されてる。
【００５１】さらに、本構造のトランジスタではゲート
長を決定するリソグラフィが全くフラットな構造上で行
われるため、従来のように素子分離領域となる凹凸を有
するＬＯＣＯＳ酸化膜パターン形成後にゲート電極パタ
ーンをリソグラフィで形成する場合に比べ、パターンの
くびれ等の問題がなく、ゲート長の高精度制御が容易で
ある。
【００５２】実施の形態２ 本実施の形態では、チャネル領域へのイオン注入と、サ
イドウォールスペーサの形成との順序を入れ替えて行な
う以外は、実施の形態１とほぼ同様の方法である。
【００５３】まず、図２（ａ）及び（ｂ）の方法と同様
にＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトラン
ジスタ形成領域６の各チャネル領域５ａ及び６ａを形成
する。次いで、図３（ｅ）に示したように、シリコン窒
化膜１５を形成したのち、図３（ｆ）に示したようにシ
リコン酸化膜１６ａを形成する。
【００５４】続いて、図２（ｃ）及び（ｄ）に示したよ
うに、ＰＭＯＳトランジスタ形成領域６に、不純物イオ
ンを注入し、さらに、ＮＭＯＳトランジスタ形成領域５
に不純物イオンを注入する。この際、シリコン窒化膜１
５及びシリコン酸化膜１６ａからなる側壁絶縁層下のシ
リコン基板１表面には、イオンが注入されないため、ト
ランジスタの閾値を決定する比較的濃度の高い領域が一
層狭められ、ソース−ドレイン容量の低減効果が一層大
きくなる。ただし、この場合は、イオンが注入されるチ
ャネル領域が狭くなって横方向への不純物拡散が顕著と
なり、チャネル領域中央部の不純物濃度が低下しやすい
ため、イオン注入のドーズを実施の形態１に比べて多く
する必要がある。例えば、Ｎ型不純物であるリンイオン
９を、４×１０12／ｃｍ2 程度のドーズ、１８０ｋｅＶ
程度の注入エネルギーで、注入ピークがシリコン酸化膜
４下のシリコン基板１表面付近にくるようにイオン注入
を行い、続いて、埋め込みチャネル型ＰＭＯＳトランジ
スタの閾値電圧を制御するために、シリコン基板１にお
けるＰＭＯＳチャネル領域６ａの表面付近に、Ｐ型不純
物であるボロンイオン１０を、４．４×１０12／ｃｍ2
程度のドーズ、７ｋｅＶ程度の注入エネルギーでカウン
ター注入するとともに、ボロンイオン１０よりも内部に
Ｎ型不純物として砒素イオン１１を６×１０13／ｃｍ2
程度のドーズ、１８０ｋｅＶ程度の注入エネルギーで注
入した（図２（ｃ）参照）。
【００５５】また、ＮＭＯＳトランジスタ形成領域５
に、ボロンイオン１３を４×１０12／ｃｍ2 程度のドー
ズ、６５ｋｅＶ程度の注入エネルギーで、注入ピークが
シリコン酸化膜４下のシリコン基板１表面付近にくるよ
うにイオン注入を行い、続いて、表面チャネル型ＮＭＯ
Ｓトランジスタの閾値電圧を制御するために、シリコン
基板１におけるＮＭＯＳチャネル領域５ａの表面付近
に、Ｐ型不純物であるボロンイオンを、６×１０12／ｃ
ｍ2 程度のドーズ、７ｋｅＶ程度の注入エネルギー、及
び１．２×１０13／ｃｍ2 程度のドーズ、３０ｋｅＶ程
度の注入エネルギーでイオン注入した（図２（ｄ）参
照）。
【００５６】その後、図３（ｇ）〜図６（ｑ）に示した
のと同様にＭＯＳトランジスタを形成する。
【００５７】実施の形態３ 本実施の形態においては、ＰＭＯＳトランジスタを表面
チャネル型ＰＭＯＳトランジスタとする以外は、実施の
形態１とほぼ同様である。
【００５８】まず、図１４（ａ）に示したように、実施
の形態１と同様に、シリコン基板１上に酸化膜２、シリ
コン窒化膜３及びシリコン酸化膜４を順次形成する。次
いで、図１４（ｂ）に示したように、実施の形態１と同
様に、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳト
ランジスタ形成領域６のチャネル部となるＮＭＯＳチャ
ネル領域５ａ及びＰＭＯＳチャネル領域６ａに、それぞ
れ最小幅０．３５μｍとなるようにシリコン酸化膜４に
開口を形成する。表面チャネル型ＰＭＯＳトランジスタ
は埋め込みチャネル型トランジスタに比べ、短チャネル
効果が抑制されるため、ＰＭＯＳトランジスタの最小ゲ
ート長を実施の形態１のものよりも小さくすることがで
きる。
【００５９】次いで、図１４（ｃ）に示したように、Ｎ
ＭＯＳトランジスタ形成領域を覆うレジスト８を形成
し、ＰＭＯＳトランジスタ形成領域６に、Ｎ型不純物で
あるリンイオン９を、４×１０12／ｃｍ2 程度のドー
ズ、１８０ｋｅＶ程度の注入エネルギーで、注入ピーク
がシリコン酸化膜４下のシリコン基板１表面付近にくる
ようにイオン注入を行った。続いて、表面チャネル型Ｐ
ＭＯＳトランジスタの閾値電圧を制御するために、シリ
コン基板１におけるＰＭＯＳチャネル領域６ａの表面付
近に、Ｎ型不純物として砒素イオン１１を６×１０12／
ｃｍ2 程度のドーズ、３０ｋｅＶ程度の注入エネルギー
で、及びリンイオンを１×１０13／ｃｍ2 程度のドー
ズ、８０ｋｅＶ程度の注入エネルギーで（砒素イオンを
１×１０13／ｃｍ2 程度のドーズ、１８０ｋｅＶ程度の
注入エネルギーでもよい）注入した。
【００６０】次に、レジスト８を除去し、図１４（ｄ）
に示したように、実施の形態１と同様にＰＭＯＳトラン
ジスタ形成領域６を覆うレジスト１２を形成し、ＮＭＯ
Ｓトランジスタ形成領域５に、ボロンイオン１３を４×
１０12／ｃｍ2 程度のドーズ、６５ｋｅＶ程度の注入エ
ネルギーで、注入ピークがシリコン酸化膜４下のシリコ
ン基板１表面付近にくるようにイオン注入を行った。続
いて、表面チャネル型ＮＭＯＳトランジスタの閾値電圧
を制御するために、シリコン基板１におけるＮＭＯＳチ
ャネル領域５ａの表面付近に、Ｐ型不純物であるボロン
イオンを、５×１０12／ｃｍ2 程度のドーズ、７ｋｅＶ
程度の注入エネルギー、及び１×１０13／ｃｍ2 程度の
ドーズ、３０ｋｅＶ程度の注入エネルギーでイオン注入
した。
【００６１】その後、図１５（ｅ）に示したように、実
施の形態１と同様に、シリコン基板１上全面にシリコン
窒化膜１５を堆積する。さらに、図１５（ｆ）に示した
ように、実施の形態１と同様にシリコン酸化膜４の開口
側壁上にのみシリコン酸化膜１６ａを残す。次に、チャ
ネル領域５ａ、６ａ上に存在し、シリコン酸化膜１６ａ
に覆われていないシリコン窒化膜１５を反応性イオンエ
ッチング法にてエッチング除去してシリコン窒化膜１５
とシリコン酸化膜１６ａとからなる側壁絶縁膜を形成す
るとともに、続けてシリコン窒化膜３をエッチング除去
する。これにより、開口底面において、シリコン酸化膜
２が露出する。
【００６２】図１５（ｇ）に示したように、ゲート絶縁
膜２７を形成した。その後、Ｎ2 Ｏ雰囲気中、８００〜
１０００℃、５分〜１時間程度のアニールを行うことに
よって、ゲート絶縁膜２７のゲート絶縁膜２７／シリコ
ン基板１界面に窒素を１〜数％含有させた。これは、後
の工程でＰＭＯＳトランジスタのゲート電極はボロンを
拡散したポリシリコンで形成するため、ゲート絶縁膜２
７を通してボロンがチャネルに拡散し、トランジスタの
閾値電圧の変動を引き起こさないようにするためであ
る。
【００６３】次いで、図１５（ｈ）に示したように、ポ
リシリコン１８を公知の減圧ＣＶＤ技術を用いてシリコ
ン基板１上全面に堆積する。この際、ゲート電極の不純
物ドーピングはソース／ドレイン領域形成のためのイオ
ン注入時に同時に行うため、ポリシリコン１８堆積後に
不純物拡散は行わない。続いて、実施の形態１と同様
に、図１６（ｉ）に示したように、ポリシリコン膜１８
をパターニングし、ＮＭＯＳトランジスタゲート電極３
９及びＰＭＯＳトランジスタゲート電極４０を形成す
る。
【００６４】次いで、フォトリソグラフィ及びエッチン
グ工程によりＮＭＯＳトランジスタ形成領域５及びＰＭ
ＯＳトランジスタ形成領域６内に開口部４１ａ、４１ｂ
を有するレジスト４１（図１５（ａ）参照）を形成す
る。これら開口部４１ａは、ＮＭＯＳトランジスタ形成
領域５に形成されている場合（ＮＭＯＳトランジスタの
ソース・ドレインとなる場合）には、チャネル領域５ａ
の端部を内包しておらず、ＰＭＯＳトランジスタ形成領
域６に形成される場合（コンタクト領域となる場合）に
は、チャネル領域６ａやゲート電極４０と重なっていな
い。また、開口部４１ｂは、ＰＭＯＳトランジスタ形成
領域６に形成されている場合（ＰＭＯＳトランジスタの
ソース・ドレインとなる場合）には、チャネル領域６ａ
の端部を内包しておらず、ＮＭＯＳトランジスタ形成領
域５に形成される場合（コンタクト領域となる場合）に
は、チャネル領域５ａやゲート電極３９と重なっていな
い。このレジスト４１をマスクとしてシリコン酸化膜４
をエッチング除去し、酸化膜開口部４２を形成する。こ
れによりアライメントずれがなければゲート電極３９が
シリコン窒化膜１５の外側にはみ出したオーバーハング
形状となる。
【００６５】続いて、図１６（ｋ）に示したように、フ
ォトリソグラフィ及びエッチング工程によりＮＭＯＳト
ランジスタ形成領域５及びＰＭＯＳトランジスタ形成領
域６の一部に開口を有するレジストパターン４３を形成
する（図１８（ｂ）参照）。このレジストパターン４３
を用いて、砒素イオンを、４×１０15／ｃｍ2 程度のド
ーズ、９０ｋｅＶの注入エネルギー、基板表面の法線方
向に対して３５°の注入角度でイオン注入し、砒素注入
層４４を形成した。
【００６６】次いで、図１６（ｌ）に示したように、レ
ジスト４３を残したまま、引き続き砒素イオンを、１×
１０13／ｃｍ2 程度のドーズ、１５０ｋｅＶ程度の注入
エネルギー、基板表面の法線方向に対して６０°程度の
注入角度でイオン注入し、低濃度の砒素注入層４５を形
成する。その後、レジストパターン４３を除去し、図１
７（ｍ）に示したように、フォトリソグラフィ及びエッ
チング工程によりＰＭＯＳトランジスタ形成領域６及び
ＮＭＯＳトランジスタ形成領域５の一部に開口を有する
レジストパターン４６を形成する（図１８（ｃ）参
照）。このレジストパターン４６を用いて、ボロンイオ
ンを、４×１０15／ｃｍ2 程度のドーズ、１５ｋｅＶの
注入エネルギー、基板表面の法線方向に対して３５°の
注入角度でイオン注入し、ボロン注入層４７を形成し
た。
【００６７】次いで、図１７（ｎ）に示したように、レ
ジスト４６を残したまま、引き続きボロンイオンを、８
×１０13／ｃｍ2 程度のドーズ、２５ｋｅＶ程度の注入
エネルギー、基板表面の法線方向に対して６０°程度の
注入角度でイオン注入し、低濃度のボロン注入層４８を
形成する。さらに、図１７（ｏ）に示したように、実施
の形態１と同様に熱処理を行い、ＬＤＤ構造を有するＮ
+ ソース／ドレイン領域４９及びＰ+ ソース／ドレイン
領域５０を形成するとともに、ＮＭＯＳトランジスタの
ゲート電極としてＮ型にドーピイングされたＮ+ ゲート
電極３９及びＰＭＯＳトランジスタのゲート電極として
Ｐ型にドーピングされたＰ+ ゲート電極４０を形成し
た。
【００６８】本実施の形態は、実質的に実施の形態１で
得られたＭＯＳトランジスタを同様であるが、さらに、
ＰＭＯＳトランジスタのゲート長が０．１５μｍに縮小
され、ドライブ電流が改善されると共に、ＰＭＯＳのゲ
ート容量が４０％程度低減された。ただし、本実施の形
態ではチャネルパターン、ゲートパターン、Ｎウエル領
域、Ｐウエル領域、注入領域、Ｎ＋領域、Ｐ＋領域、コ
ンタクトパターン、メタルパターンの９回のリソグラフ
ィ工程が必要となり、実施の形態１より１回分増加す
る。
【００６９】実施の形態４ 本実施の形態は、ソース／ドレイン領域及びゲート電極
上に自己整合的に高融点金属シリサイド層を形成する以
外実施の形態３のＭＯＳトランジスタとほぼ同様であ
る。
【００７０】つまり、まず実施の形態３の図１４（ａ）
〜図１７（ｏ）と同様にＬＤＤ構造を有するＮ+ ソース
／ドレイン領域４９及びＰ+ ソース／ドレイン領域５０
を形成した。
【００７１】次いで、図１９（ａ）に示したように、ソ
ース／ドレイン領域４９及び５０上、つまり酸化膜開口
部４２内に存在するシリコン窒化膜３をドライエッチン
グ法にてエッチング除去する。この際、ゲート電極３９
及び４０、シリコン酸化膜４をできる限りエッチングし
ないことが望ましい。本実施の形態では、シリコンに対
して選択比が大きい条件を適用し、ゲート電極３９、４
０のエッチングを最小限に抑え、シリコン窒化膜３の若
干のエッチングは許容した。次いで、ＨＦ水溶液で残っ
たシリコン酸化膜２をエッチングし、シリコン基板１の
表面を露出する。
【００７２】続いて、シリコン基板１上全面に、スパッ
タ法で１０〜５０ｎｍのチタン薄膜を堆積し、窒素雰囲
気中、６００〜７００℃の温度範囲で１０秒〜６０秒間
程度熱処理を行ない、その後、得られたシリコン基板１
を硫酸過酸化水素混合溶液に浸して、シリコン酸化膜４
上のチタンを溶解することにより、図１９（ｂ）に示し
たように、シリコン上、つまりゲート電極３９、４０及
びソース／ドレイン領域４９、５０上にのみチタンシリ
サイド層５１を形成する。以降の工程は実施の形態３と
同様である。
【００７３】本実施の形態では、ゲート電極がシリサイ
ド化されるため、ポリシリコン電極の場合に比べ大幅に
低抵抗化される。特にチタンシリサイドはゲート長が短
くなった場合、抵抗が増大することが知られているが、
本発明ではゲート電極幅はゲート長より大きくなってい
るため、この問題は解消される。また、本実施の形態で
は、ゲート電極は全く絶縁膜に覆われておらず、ソース
／ドレイン領域も非常に薄い絶縁膜に覆われているのみ
であるため、サリサイド技術の適用が容易である。その
他の特徴は実施の形態３と同様である。
【００７４】実施の形態５ 本実施の形態においては、高融点シリサイド層の形成工
程が実施の形態４と異なる以外、ほぼ実施の形態４と同
様である。
【００７５】つまり、まず実施の形態３の図１４（ａ）
〜図１６（ｊ）と同様にゲート電極３９、４０を形成し
た。
【００７６】次いで、図２０（ａ）に示したように、ソ
ース／ドレイン領域となるべき領域上、つまり酸化膜開
口部４２内に存在するシリコン窒化膜３をドライエッチ
ング法にてエッチング除去する。続いて、ＨＦ水溶液で
残ったシリコン酸化膜２をエッチングし、シリコン基板
１の表面を露出する。
【００７７】その後、シリコン基板１上全面に、実施の
形態４と同様の方法でチタン薄膜を堆積し、熱処理を行
ない、硫酸過酸化水素混合溶液でエッチングすることに
より、図２０（ｂ）に示したように、ゲート電極３９、
４０及びソース／ドレイン領域４９、５０上にのみチタ
ンシリサイド層５１を形成する。以降の工程は実施の形
態３の図１６（ｋ）〜図１７（ｎ）と同様に行い、図１
９（ｂ）に示したＭＯＳトランジスタを形成する。
【００７８】
【発明の効果】本発明のＭＯＳトランジスタによれば、
ゲート電極の形状が、チャネル領域に対面する底面のゲ
ート長よりもその上面のゲート長が長く、ゲート電極の
側壁に接するとともにチャネル領域の外周を被覆するサ
イドウォールスペーサが形成されているため、形成工程
であるフォトリソグラフィ技術に制約されることなく、
安定した微細なゲート長を有するＭＯＳトランジスタを
得ることができる。つまり、従来から用いられている
０．３５〜０．４μｍの微細加工技術を用い、製造工程
を著しく増加させることなく超微細なＭＯＳトランジス
タを得ることができ、さらに、ソース／ドレイン領域に
おける寄生容量を低減させるとともに、ゲート電極とソ
ース／ドレイン領域との間におけるサイドウォールスペ
ーサにより、ゲート電極−ソース／ドレイン領域間の寄
生容量を増加させることなく、低電圧での高速動作を実
現することができる。
【００７９】また、本発明のＭＯＳトランジスタの製造
方法によれば、通常のＭＯＳトランジスタの製造工程に
比較して著しい工程の増加を抑えながら、低電圧・高速
動作を実現することができるＭＯＳトランジスタを製造
することができる。つまり、製造工程中において、効率
よく絶縁膜をエッチングストッパーとして使用すること
ができ、半導体基板を全くエッチングに晒すことがない
ため、半導体基板表面のダメージを防止することができ
る。また、ゲート長を規定するフォトリソグラフィ工程
を製造工程の初期で行うことができるため、下地パター
ン段差の影響を受けることがなく、しかも反射率の高い
材料上でゲート長規定のためのフォトリソグラフィ工程
を行う必要がないため、ゲート電極の微細パターンの形
成を容易に行うことができる。さらに、フォトリソグラ
フィ工程により規定されたゲート長を、その後に形成す
る絶縁膜の膜厚により、さらに微細に調整することがで
き、より安定した微細なゲート長の制御を行うことがで
きる。また、チャネル領域を、ソース／ドレイン領域対
してほぼ平坦に形成することができるため、半導体基板
上に生じる段差はゲート電極の高さに相当する段差と、
非常に小さく抑えることができるため、ＭＯＳトランジ
スタ製造後の配線工程においても、フォトリソグラフィ
工程を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明のＭＯＳトランジスタの一実施例を示す
（ａ）概略横断面図、（ｂ）概略縦断面図である。
【図２】図１のＭＯＳトランジスタの製造工程を示す概
略断面図である。
【図３】図１のＭＯＳトランジスタの製造工程を示す概
略断面図である。
【図４】図１のＭＯＳトランジスタの製造工程を示す概
略断面図である。
【図５】図１のＭＯＳトランジスタの製造工程を示す概
略断面図である。
【図６】図１のＭＯＳトランジスタの製造工程を示す概
略断面図である。
【図７】図１のＭＯＳトランジスタの製造工程で使用す
るレジストマスクの形状を説明するための平面図であ
る。
【図８】図１のＭＯＳトランジスタの製造工程で使用す
るレジストマスクの形状を説明するための平面図であ
る。
【図９】本発明のＭＯＳトランジスタの別の実施例を示
す概略断面図である。
【図１０】図１のＭＯＳトランジスタの製造工程におけ
るイオン注入の注入角度を説明するための図である。
【図１１】図１のＭＯＳトランジスタの製造工程におけ
るイオン注入の注入角度を説明するための図である。
【図１２】図１のＭＯＳトランジスタにおけるソース／
ドレイン領域近傍の不純物濃度分布を説明するための図
である。
【図１３】図１のＭＯＳトランジスタにおけるチャネル
領域近傍の不純物濃度分布を説明するための図である。
【図１４】本発明のＭＯＳトランジスタの別の製造工程
を示す概略断面図である。
【図１５】本発明のＭＯＳトランジスタの別の製造工程
を示す概略断面図である。
【図１６】本発明のＭＯＳトランジスタの別の製造工程
を示す概略断面図である。
【図１７】本発明のＭＯＳトランジスタの別の製造工程
を示す概略断面図である。
【図１８】別のＭＯＳトランジスタの製造工程で使用す
るレジストマスクの形状を説明するための平面図であ
る。
【図１９】本発明のＭＯＳトランジスタのさらに別の製
造工程を示す概略断面図である。
【図２０】本発明のＭＯＳトランジスタの別の製造工程
を示す概略断面図である。
【図２１】従来のＭＯＳトランジスタの製造工程を示す
概略断面図である。
【符号の説明】 １ シリコン基板 ２ シリコン酸化膜（下層絶縁膜） ３ シリコン窒化膜（下層絶縁膜） ４ シリコン酸化膜（上層絶縁膜） ５ ＮＭＯＳトランジスタ形成領域 ５ａ ＮＭＯＳチャネル領域 ６ ＰＭＯＳトランジスタ形成領域 ６ａ ＰＭＯＳチャネル領域 ７、８、１２、２１、２７、４１、４３、４６ レジス
トパターン ９ リンイオン １０、１３、１４ ボロンイオン １１ 砒素イオン １５ シリコン窒化膜（側壁絶縁層） １６ サイドウォールスペーサ １６ａ シリコン酸化膜（側壁絶縁層） １６ｂ 側壁絶縁膜 １７、３７ ゲート絶縁膜 １８ ポリシリコン １９、３９ ＮＭＯＳゲート電極 ２０、４０ ＰＭＯＳゲート電極 ２２、２８、４２ 酸化膜開口部 ２５、２６、４４、４５ ２９、３０、４７、４８ ３１、３２、４９ ５０ ソース／ドレイン領域 ３３ 層間絶縁膜 ３４ メタル配線 ５１ シリサイド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−256355（ＪＰ，Ａ) 特開 平３−214739（ＪＰ，Ａ) 特開 昭63−84162（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234 H01L 27/088

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 フィールド領域によってトランジスタ形
    成領域が規定された半導体基板上にゲート絶縁膜を介し
    て形成されたゲート電極、前記半導体基板内に形成され
    たソース／ドレイン領域を備えてなり、 前記フィールド領域は、少なくとも下層絶縁膜と該下層
    絶縁膜に対して選択エッチングが可能な材料で形成され
    た上層絶縁膜とからなり、 前記ゲート電極は、前記ソース／ドレイン領域間に配置
    するチャネル領域に対面する底面のゲート長よりもその
    上面のゲート長が長い形状を有し、さらに、前記ゲート
    電極の側壁に接するとともにチャネル領域の外周を被覆
    し、前記下層絶縁膜を一部に含むとともに、該下層絶縁
    膜上に形成されかつ前記上層絶縁膜の選択エッチングが
    可能な材料を含んで形成された側壁絶縁層からなるサイ
    ドウォールスペーサを有しており、 前記チャネル領域は、ソース／ドレイン領域に対してほ
    ぼ平坦であることを特徴とするＭＯＳトランジスタ。
  2. 【請求項２】 上層絶縁膜が、シリコン酸化膜からな
    り、下層絶縁膜がシリコン窒化膜／シリコン酸化膜の２
    層膜からなる請求項１記載のＭＯＳトランジスタ。
  3. 【請求項３】 側壁絶縁層が、シリコン酸化膜と該シリ
    コン酸化膜を被覆するシリコン窒化膜からなる請求項１
    又は２のいずれかに記載のＭＯＳトランジスタ。
  4. 【請求項４】 (i) 半導体基板上全面に下層絶縁膜と上
    層絶縁膜とを形成し、前記上層絶縁膜であってチャネル
    領域周辺上に前記下層絶縁膜に至る開口を形成し、 (ii)前記上層絶縁膜の開口側壁に、上層絶縁膜の選択エ
    ッチングが可能な材料からなる側壁絶縁層を形成すると
    ともに、該側壁絶縁層下以外の開口底部に存在する前記
    下層絶縁膜を除去して前記半導体基板を露出させ、 (iii) 該露出した半導体基板上にゲート絶縁膜を形成
    し、 (iv)前記ゲート絶縁膜上であって少なくとも前記側壁絶
    縁層の一部を被覆するようにゲート電極を形成し、 (v) ソース／ドレイン領域を形成するべき領域上の上層
    絶縁膜を除去してサイドウォールスペーサを形成する工
    程を含むＭＯＳトランジスタの製造方法。
  5. 【請求項５】 工程(i) において、下層絶縁膜として、
    第１絶縁膜と該第１絶縁膜に対して選択エッチングが可
    能な材料からなる第２絶縁膜とを形成する請求項４記載
    のＭＯＳトランジスタの製造方法。
  6. 【請求項６】 工程(i) において、下層絶縁膜としてシ
    リコン酸化膜とシリコン窒化膜とを形成し、上層絶縁膜
    としてシリコン酸化膜を形成する請求項４記載のＭＯＳ
    トランジスタの製造方法。
  7. 【請求項７】 工程(ii)において、開口部を含む上層絶
    縁膜上にシリコン窒化膜とシリコン酸化膜とを順次形成
    し、これら膜によって側壁絶縁層を形成する請求項４記
    載のＭＯＳトランジスタの製造方法。
  8. 【請求項８】 さらに、工程(vi)において、ゲート電極
    及びサイドウォールスペーサをマスクとして用いて、ta
    nθ1 ＝サイドウォールスペーサ端からゲート電極端ま
    での距離ＳＧ／サイドウォールスペーサの高さＳｈを満
    たすθ1以上の注入角度で第１イオン注入を行い、続い
    て、tanθ2 ＝チャネル領域に対面する底面のゲート電
    極端から上面のゲート電極端までの距離ＢＳ／サイドウ
    ォールスペーサの高さＳｈを満たすθ2以上の注入角度
    で第２イオン注入を行うことにより、ソース／ドレイン
    領域を形成する請求項４記載のＭＯＳトランジスタの製
    造方法。
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