JP4308341B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板の一主面に、nチャネル絶縁ゲート型電界効果トランジスタ(特にMOSFET)とpチャネル絶縁ゲート型電界効果トランジスタ(特にMOSFET)とが共通のゲート電極配線で接続されている、所謂、CMOS構造の半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
図12に、nチャネルMOSFETとpチャネルMOSFETとが共通のゲート電極配線で接続された従来のCMOS構造の部分概略装置構成を示す。
【0003】
図12(a)に示すように、例えば、p- 型シリコン半導体基板101の一主面にウエル(又はタンク)と呼ばれる構造としてのp型領域101aとn型領域101bとが夫々設けられ、フィールド酸化膜102により、夫々の領域に素子形成領域が画定されている。そして、夫々の素子形成領域では、共通のゲート電極配線103がゲート酸化膜108を介して設けられている。そして、p型領域101aの素子形成領域には、ゲート電極配線103の両側に、n型不純物を比較的高濃度にイオン注入した一対のn+ 拡散層104が形成され、一方、n型領域101bの素子形成領域には、ゲート電極配線103の両側に、p型不純物を比較的高濃度にイオン注入した一対のp+ 拡散層105が形成されて、夫々、nチャネルMOSFETとpチャネルMOSFETのソース及びドレインを構成している。
【0004】
このような構造を製造する場合、一般に、それぞれの素子形成領域であるn+ 拡散層104及びp+ 拡散層105をそれぞれレジストで覆い(マスクし)、イオン注入して形成されるが、n+ 拡散層104を形成するときには、簡略化とマスクアラインメントを容易にするため、上述したウエル領域形成時に用いたフォトマスクを用い、n型領域101bをレジストによって覆ってイオン注入し、またp+ 拡散層105を形成するときには同様にp型領域101aをレジストによって覆い、イオン注入する。このとき、イオン注入中においては、フィールド酸化膜102とゲート電極配線103を構成する多結晶(ポリ)シリコン層とはマスクとして働く。
【0005】
例えば、図12(b)に示すように、p型領域101aの素子形成領域にn型不純物106をイオン注入する時には、n型領域101bの全体をフォトレジスト107で覆い、露出しているp型領域101aの全体にイオン注入を行い、n+ 拡散層104を形成する。一方、n型領域101bの素子形成領域にp型不純物をイオン注入する時には、逆に、p型領域101aの全体をフォトレジストで覆い、露出したn型領域101bの全体にイオン注入を行い、p+ 拡散層105を形成する。
【0006】
従って、ゲート電極配線103を構成するポリシリコン層にもn型及びp型の不純物が夫々イオン注入され、従来は、図12(b)に示すように、p型領域101a上のポリシリコン層の全体が、高濃度にn型不純物がイオン注入されたn+ 部分103aに、n型領域101b上のポリシリコン層の全体が、高濃度にp型不純物がイオン注入されたp+ 部分103bに夫々なっていた。
【0007】
【発明が解決しようとする課題】
上述したようなゲート電極配線には、通常、ポリシリコン層の上部をシリサイド化したポリサイド配線が用いられる。
【0008】
一方、特に、チタンシリサイドの場合、シリサイド化の反応が進行して低抵抗化するためには、その結晶構造の相転移が必要であるが、例えば、ゲートの狭幅化のために線幅を狭くすると、その相転移が起こり難くなって、比較的高抵抗のままシリサイド化反応が終了してしまうという問題が有った。
【0009】
このチタンシリサイド抵抗の線幅依存性は、ポリシリコン層中の不純物にも影響され、特に、ヒ素(As)やリン(P)のようなn型不純物の場合に顕著で、例えば、線幅が0.5μmより減少すると、低抵抗チタンシリサイドの形成度合いが悪くなっていた。一方、ホウ素(B)のようなp型不純物の場合には、それ程大きな影響は出ず、例えば、0.3μm程度までの細線化が可能である。
【0010】
また、n型不純物がドープされたポリシリコン層でも、フィールド酸化膜上の方が、素子形成領域上よりも低抵抗チタンシリサイドの形成度合いが悪く、且つ、その形成状態がばらつくという問題も有った。
【0011】
これらのことから、図12に示したような従来のCMOS構造の部分概略構造では、例えば、ゲートの狭幅化のためにゲート電極配線103の幅を狭くすると、そのゲート電極配線103における、特に、チタンシリサイド層の形成度合いが悪くなるという問題が有った。現在製造されているCMOS半導体装置には、フィールド酸化膜上に、n+ イオンが注入される領域が存在するため、前述したような電極配線の狭幅化に伴うシリサイド化反応の低下と相まって素子微細化の1つの障害になっていた。例えば、p型シリコンウェハに形成されるDRAMのようにn型不純物がドープされる領域が、p型不純物がドープされる領域に比べて格段に大きくなる。従って、前述のような製造方法を採ると、電極配線であるポリシリコン層にn型不純物がイオン注入される面積が大きくなり、低抵抗チタンシリサイドの形成度合いが悪い導体配線領域が増加し、素子の微細化に対して1つの障害になっていた。
【0012】
そこで、本発明の目的は、CMOS構造の共通ゲート電極配線におけるチタンシリサイド層の形成に比較的有利な構造の半導体装置及びその製造方法を提供することである。
【0013】
【課題を解決するための手段】
上述した課題を解決すべく、本発明の半導体装置では、半導体基板の一主面に、nチャネル絶縁ゲート型電界効果トランジスタとpチャネル絶縁ゲート型電界効果トランジスタとが共通のゲート電極配線で接続されている半導体装置であって、前記ゲート電極配線を構成する多結晶シリコン層に、前記nチャネル絶縁ゲート型電界効果トランジスタの素子領域ではn型不純物が、前記pチャネル絶縁ゲート型電界効果トランジスタの素子領域とフィールド領域においてはp型不純物が夫々導入されており、前記ゲート電極配線がチタンシリサイド層を有する。
【0014】
また、本発明の半導体装置の製造方法は、第1導電型の第1の領域と第2導電型の第2の領域とを有する半導体基板の一主面に、フィールド領域を形成して、前記第1の領域に第1の素子形成領域を、前記第2の領域に第2の素子形成領域を夫々画定する工程と、前記第1及び第2の素子形成領域における前記半導体基板表面にゲート絶縁膜を夫々形成した後、それらのゲート絶縁膜上及び前記フィールド領域上に、前記第1及び第2の素子形成領域を通って延びるゲート電極配線のパターンに多結晶シリコン層を形成する工程と、前記第1の素子形成領域を覆うようにマスクを形成した後、前記第2の素子形成領域上及び前記フィールド領域上の前記多結晶シリコン層、並びに、前記第2の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第1導電型の第1の不純物を導入する工程と、前記第2の素子形成領域と前記フィールド領域とを覆うようにマスクを形成した後、前記第1の素子形成領域上の前記多結晶シリコン層、及び、前記第1の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第2導電型の第2の不純物を導入する工程と、前記第1及び第2の不純物が導入された前記多結晶シリコン層の上部、並びに、前記第1及び第2の不純物が導入された前記半導体基板表面領域の表面部分を夫々チタンシリサイド化する工程とを有し、前記第1導電型がp型であり、前記第2導電型がn型である。
【0015】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い説明する。
【0016】
〔第1の実施の形態〕
図1に、本発明の第1の実施の形態として、図12に示した従来の構成に対応した構成を示す。
【0017】
即ち、図1(a)に示すように、例えば、p- 型シリコン半導体基板1の一主面にウエル(又はタンク)と呼ばれる構造としてのp型領域1aとn型領域1bとが夫々設けられ、フィールド酸化膜2により、夫々の領域に素子形成領域が画定されている。そして、夫々の素子形成領域では、共通のゲート電極配線3がゲート酸化膜13を介して設けられている。そして、p型領域1aの素子形成領域には、ゲート電極配線3の両側に、n型不純物を比較的高濃度にイオン注入した一対のn+ 拡散層4が形成され、一方、n型領域1bの素子形成領域には、ゲート電極配線3の両側に、p型不純物を比較的高濃度にイオン注入した一対のp+ 拡散層5が形成されて、夫々、nチャネルMOSFETとpチャネルMOSFETのソース及びドレインを構成している。
【0018】
この図1(a)の構造を製造する場合、例えば、図1(b)に示すように、p型領域1aの素子形成領域にn型不純物6をイオン注入する時には、n型領域1bの全体とp型領域1aにおけるフィールド酸化膜2上とをフォトレジスト7で覆い、露出しているp型領域1aの素子形成領域にのみイオン注入を行う。一方、n型領域1bの素子形成領域にp型不純物をイオン注入する時には、逆に、p型領域1aの素子形成領域のみをフォトレジストで覆い、露出したn型領域1bの全体及びp型領域1aにおけるフィールド酸化膜2上にイオン注入を行う。
【0019】
従って、この第1の実施の形態では、ゲート電極配線3を構成するポリシリコン層は、図1(b)に示すように、p型領域1aの素子形成領域上のみが、高濃度にn型不純物がイオン注入されたn+ 部分3aに、n型領域1b上の全体及びp型領域1aにおけるフィールド酸化膜2上が、高濃度にp型不純物がイオン注入されたp+ 部分3bに夫々なる。
【0020】
このように、この第1の実施の形態では、ゲート電極配線3を構成するポリシリコン層において、特に、チタンシリサイドの形成に不利なn+ 部分3aが、p型領域1aの素子形成領域上にのみ存在し、それ以外の部分は、全て、チタンシリサイドの形成に比較的有利なp+ 部分3bに構成されている。従って、このポリシリコン層の上部をシリサイド化して、チタンシリサイド層を形成した時に、ゲート電極配線3の実質的に殆どの部分で、好適に低抵抗化されたチタンシリサイド層を形成することができる。
【0021】
即ち、この第1の実施の形態の構造を、図12に示した従来の構造と比べると、チタンシリサイドの形成に特に不利な、p型領域1aにおけるフィールド酸化膜2上の部分がn+ 部分からp+ 部分に変わっている。このフィールド酸化膜2上のフィールド領域は、素子形成領域に比較して、かなりの広さを占めるので、この部分におけるポリシリコン層がn+ からp+ に変わることは、ゲート電極配線3の全体として見た時に、非常に効果的である。
【0022】
また、n型のポリシリコンをp型のポリシリコンに変え、チタンシリサイドを形成すると、その電気抵抗がn型のポリシリコン上で形成したときよりも小さくなるという効果も有る。
【0023】
例えば、図10に、フィールド酸化膜上において、ポリシリコンをそれぞれn型およびp型ポリシリコンに形成し、更にチタンシリサイドを形成した後、その電気抵抗を調べた結果を示す。横軸は電気抵抗、縦軸は出現頻度を示す。
【0024】
図10(a)は、ポリシリコンの線幅が0.45μmの場合、図10(b)は、ポリシリコンの線幅が0.55μmの場合で、いずれの図においても、縦軸が頻度(個)、横軸が電気抵抗(任意目盛)を夫々示す。
【0025】
各図には、n型にドープしたポリシリコンとp型にドープしたポリシリコンを比較して示すが、これらの図から分かるように、いずれの場合も、p型ポリシリコンの方がn型ポリシリコンよりも全体的に電気抵抗が小さい。
【0026】
従って、上述した第1の実施の形態のように、ゲート電極配線3のポリシリコン層のかなりの部分をn+ からp+ に変えることにより、ゲート電極配線3全体の抵抗をかなり小さくすることができる。
【0027】
また、この図10の(a)と(b)を比較しても分かるように、p型ポリシリコンとn型ポリシリコンとの電気抵抗の差は、線幅が狭くなるほど広がる傾向が有る。従って、ゲート電極配線3のポリシリコン層をn+ からp+ に変えて、ゲート電極配線3全体の抵抗を小さくする効果は、ゲート電極配線3の線幅が狭いほど効果的である。
【0028】
[第2の実施の形態]
次に、図2〜図9を参照して、具体的なサリサイドプロセス(セルフ・アライン・シリサイド・プロセス:Salicide(Self-Aligned-Silicide)Process)に本発明を適用した第2の実施の形態を説明する。
【0029】
まず、図2に示すように、シリコン半導体基板11に、ウエル領域としてのp型領域11aとn型領域11bとをそれぞれ形成した後、例えば、LOCOS法により選択的にフィールド酸化膜12を形成して、各領域11aと11b内に素子形成領域を画定する。
【0030】
次に、各素子形成領域にゲート酸化膜13を形成した後、全面にポリシリコン膜を形成し、そのポリシリコン膜を、フォトリソグラフィー及びエッチングによりパターニングして夫々の素子形成領域及び図外のフィールド酸化膜12上を通るゲート電極配線のパターン(例えば、図1参照)に加工する。これにより、図示の如く、p型領域11aの素子形成領域にポリシリコン膜14aが、n型領域11bの素子形成領域にポリシリコン膜14bが夫々形成される。
【0031】
次に、図3に示すように、p型領域11aの素子形成領域をフォトレジスト15で覆い、全面に、ホウ素(B)等のp型不純物16を比較的低濃度にイオン注入する。これにより、n型領域11bの素子形成領域におけるポリシリコン膜14bの両側のシリコン半導体基板11表面に、比較的低濃度にp型不純物16が導入され、後の熱処理により、p- 拡散層17が形成される。また、この時、フォトレジスト15から露出している、n型領域11bの素子形成領域におけるポリシリコン膜14b及び図外のフィールド酸化膜12上のポリシリコン膜に夫々p型不純物16が比較的低濃度に導入される。
【0032】
次に、図4に示すように、フォトレジスト15を除去した後、今度は、p型領域11aの素子形成領域のみを露出させるように、n型領域11bの素子形成領域とフィールド酸化膜12上とを全てフォトレジスト18で覆う。そして、この状態で、全面に、ヒ素(As)やリン(P)等のn型不純物19を比較的低濃度にイオン注入する。これにより、p型領域11aの素子形成領域におけるポリシリコン膜14aの両側のシリコン半導体基板11表面に、比較的低濃度にn型不純物19が導入され、後の熱処理により、n- 拡散層20が形成される。また、そのp型領域11aの素子形成領域におけるポリシリコン膜14aに、n型不純物19が比較的低濃度に導入される。
【0033】
この時、フォトレジスト18は、フィールド酸化膜12上において、フォトレジスト15で覆われていた領域を一部含むようなパターンに形成するのが好ましい。これにより、フィールド酸化膜12上におけるポリシリコン膜のp型部分とn型部分との境界部にノンドープの部分を形成する。このように、ポリシリコン膜のp型部分とn型部分との境界部にノンドープの部分を形成するのは、その境界部にp型とn型の両方の不純物がイオン注入されて、後のチタンシリサイドの形成状態が悪くなることを確実に防止するためである。
【0034】
なお、図3に示すp型不純物16のイオン注入工程と、図4に示すn型不純物19のイオン注入工程とは、その順序が逆でも良い。
【0035】
次に、図5に示すように、フォトレジスト18を除去した後、酸化シリコン(SiO2 )膜又は窒化シリコン(SiN)膜を全面に形成し、それを異方性エッチングして、ポリシリコン膜14a、14b(及び、図外のフィールド酸化膜12上のポリシリコン膜)の側面に側壁絶縁膜21を形成する。
【0036】
次に、図6に示すように、p型領域11aの素子形成領域をフォトレジスト22で覆い、全面に、ホウ素(B)等のp型不純物23を比較的高濃度にイオン注入する。これにより、n型領域11bの素子形成領域におけるポリシリコン膜14bの両側の側壁絶縁膜21の外側のシリコン半導体基板11表面に、比較的高濃度にp型不純物23が導入され、後の熱処理により、p+ 拡散層24が形成される。また、この時、フォトレジスト22から露出している、n型領域11bの素子形成領域におけるポリシリコン膜14b及び図外のフィールド酸化膜12上のポリシリコン膜に夫々p型不純物23が比較的高濃度に導入される。
【0037】
次に、図7に示すように、フォトレジスト22を除去した後、今度は、p型領域11aの素子形成領域のみを露出させるように、n型領域11bの素子形成領域とフィールド酸化膜12上とを全てフォトレジスト25で覆う。そして、この状態で、全面に、ヒ素(As)やリン(P)等のn型不純物26を比較的高濃度にイオン注入する。これにより、p型領域11aの素子形成領域におけるポリシリコン膜14aの両側のシリコン半導体基板11表面に、比較的高濃度にn型不純物26が導入され、後の熱処理により、n+ 拡散層27が形成される。また、そのp型領域11aの素子形成領域におけるポリシリコン膜14aに、n型不純物26が比較的高濃度に導入される。
【0038】
この時、既述したと同じ理由から、フォトレジスト25は、フィールド酸化膜12上において、フォトレジスト22で覆われていた領域を一部含むようなパターンに形成するのが好ましい。
【0039】
なお、図6に示すp型不純物23のイオン注入工程と、図7に示すn型不純物26のイオン注入工程とは、その順序が逆でも良い。
【0040】
次に、図8に示すように、フォトレジスト25を除去した後、全面にチタン(Ti)膜28を形成する。
【0041】
次に、図9に示すように、例えば、短時間アニール(RTA又はRTP)による熱処理を行って、チタン(Ti)とシリコンを反応させ、ポリシリコン膜14a、14bの上部、並びに、n+ 拡散層27及びp+ 拡散層24の表面領域を夫々シリサイド化し、チタンシリサイド(TiSi2 )層29を形成する。
【0042】
この後、反応しなかった絶縁膜上のTi膜28をエッチングにより除去する。
【0043】
この第2の実施の形態でも、ゲート電極配線を構成するポリシリコン膜において、特に、チタンシリサイドの形成に不利なn型のポリシリコン膜14aが、p型領域11aの素子形成領域上にのみ存在し、それ以外の部分は、全て、チタンシリサイドの形成に比較的有利なp型のポリシリコン膜14bで構成される。従って、このポリシリコン膜の上部をシリサイド化して、チタンシリサイド層29を形成した時に、ゲート電極配線の実質的に殆どの部分で、好適に低抵抗化されたチタンシリサイド層29を形成することができる。
【0044】
なお、p型領域11aの素子形成領域上のポリシリコン膜14aでは、依然として、チタンシリサイドの形成状態が悪いという問題が残るが、これを解決する方法の1つとして、例えば、図11に示すように、その部分のゲート電極配線を2層構造にする方法が有る。即ち、MOSFETのゲート幅を規定する1層目のポリシリコン膜14aは幅狭に形成し、その上に幅広の2層目のポリシリコン膜を形成して、その2層目のポリシリコン膜をシリサイド化し、チタンシリサイド層29を形成する。このようにすれば、幅広で且つノンドープの2層目のポリシリコン膜をシリサイド化することができるので、常に、好適に低抵抗化されたチタンシリサイド層29を形成することができる。
【0045】
以上、本発明を好ましい実施の形態に従い説明したが、本発明は、上述の実施の形態にのみ限定されるものではない。
【0046】
例えば、上述の第2の実施の形態では、LDD(Lightly Doped Drain)構造のMOSFETにおけるサリサイドプロセスに本発明を適用しているが、本発明は、LDD構造でないMOSFETにおけるサリサイドプロセスにも適用が可能である。また、サリサイドプロセスに限らず、ゲート電極配線のみでシリサイド化を行う場合にも適用が可能である。
【0047】
【発明の効果】
本発明では、CMOS構造の共通ゲート電極配線を構成するポリシリコン層に、nチャネルMOSFETの素子領域ではn型不純物を、pチャネルMOSFETの素子領域とフィールド領域においてはp型不純物を夫々導入する。従って、例えば、低抵抗チタンシリサイドの形成に不利なn型のポリシリコン領域がnチャネルMOSFETの素子領域のみとなり、例えば、p型基板領域のフィールド領域上のゲート電極配線もn型のポリシリコンで構成されていた従来の装置と比較して、そのp型基板領域のフィールド領域上のゲート電極配線がp型のポリシリコンに変わっている分、低抵抗チタンシリサイドの形成に有利となる。この結果、ゲート電極配線の実質的に殆どの部分で良好な低抵抗チタンシリサイドを形成することができ、また、その形成状態のばらつきも少なくすることができる。そして、その結果、MOSFET等のゲートの狭幅化を達成することができ、ひいては、素子の微細化、高集積化を達成することができる。
【0048】
また、比較的高抵抗のn型ポリシリコンの領域が、従来よりも減ることで、ゲート電極配線全体の低抵抗化も達成することができる。
【0049】
更に、本発明の構成は、例えば、従来の製造方法のフォトレジストのマスクパターンを変えるだけで製造することができ、従って、非常に簡便である。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるCMOS構成の半導体装置を示す概略図及び概略断面図である。
【図2】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図3】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図4】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図5】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図6】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図7】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図8】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図9】本発明の第2の実施の形態によるCMOS構成の半導体装置の製造工程を示す概略断面図である。
【図10】ポリシリコンの電気抵抗の分布を示すグラフである。
【図11】本発明の第2の実施の形態によるCMOS構成の半導体装置の変形例を示す概略拡大断面図である。
【図12】従来のCMOS構成の半導体装置を示す概略図及び概略断面図ある。
【符号の説明】
1…シリコン半導体基板、1a…p型領域、1b…n型領域、2…フィールド酸化膜、3…ゲート電極配線、3a…n+ 部分、3b…p+ 部分、4…n+ 拡散層、5…p+ 拡散層、6…n型不純物、7…フォトレジスト
11…シリコン半導体基板、11a…p型領域、11b…n型領域、12…フィールド酸化膜、13…ゲート酸化膜、14a、14b…ポリシリコン膜、15、18、22、25…フォトレジスト、16、23…p型不純物、17…p- 拡散層、19、26…n型不純物、20…n- 拡散層、21…側壁絶縁膜、24…p+ 拡散層、27…n+ 拡散層、28…チタン(Ti)膜、29…チタンシリサイド層
Claims (2)
- 半導体基板の一主面に、nチャネル絶縁ゲート型電界効果トランジスタとpチャネル絶縁ゲート型電界効果トランジスタとが共通のゲート電極配線で接続されている半導体装置であって、
前記ゲート電極配線を構成する多結晶シリコン層に、前記nチャネル絶縁ゲート型電界効果トランジスタの素子領域ではn型不純物が、前記pチャネル絶縁ゲート型電界効果トランジスタの素子領域とフィールド領域においてはp型不純物が夫々導入されており、
前記ゲート電極配線がチタンシリサイド層を有する半導体装置。 - 第1導電型の第1の領域と第2導電型の第2の領域とを有する半導体基板の一主面に、フィールド領域を形成して、前記第1の領域に第1の素子形成領域を、前記第2の領域に第2の素子形成領域を夫々画定する工程と、
前記第1及び第2の素子形成領域における前記半導体基板表面にゲート絶縁膜を夫々形成した後、それらのゲート絶縁膜上及び前記フィールド領域上に、前記第1及び第2の素子形成領域を通って延びるゲート電極配線のパターンに多結晶シリコン層を形成する工程と、
前記第1の素子形成領域を覆うようにマスクを形成した後、前記第2の素子形成領域上及び前記フィールド領域上の前記多結晶シリコン層、並びに、前記第2の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第1導電型の第1の不純物を導入する工程と、
前記第2の素子形成領域と前記フィールド領域とを覆うようにマスクを形成した後、前記第1の素子形成領域上の前記多結晶シリコン層、及び、前記第1の素子形成領域における前記多結晶シリコン層の両側の前記半導体基板表面領域に第2導電型の第2の不純物を導入する工程と、
前記第1及び第2の不純物が導入された前記多結晶シリコン層の上部、並びに、前記第1及び第2の不純物が導入された前記半導体基板表面領域の表面部分を夫々チタンシリサイド化する工程と
を有し、
前記第1導電型がp型であり、前記第2導電型がn型である、
半導体装置の製造方法。
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