JPH11220122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11220122A JPH11220122A JP1734998A JP1734998A JPH11220122A JP H11220122 A JPH11220122 A JP H11220122A JP 1734998 A JP1734998 A JP 1734998A JP 1734998 A JP1734998 A JP 1734998A JP H11220122 A JPH11220122 A JP H11220122A
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Abstract
(57)【要約】
【課題】 ゲート電極のチャネル方向の長さがマスク合
わせ精度の２倍以下の、ソース部とドレイン部とが非対
称な構造のＭＯＳトランジスタを有する半導体装置の製
造方法を提供する。 【解決手段】 ポリシリコン膜３１上のＳｉＮ膜３２の
開口側壁に形成したサイドウォール絶縁膜３６やＳｉＮ
膜３２をマスクとして、ソース部３のポリシリコン膜３
１やＳｉＯ2 膜３０をエッチングした後、イオン注入法
によりソース層４０を形成し、その後ＣＶＤＳｉＯ2 膜
を堆積し、化学的機械研磨法で研磨してソース部３にＣ
ＶＤＳｉＯ2 膜４１を形成し、その後ＣＶＤＳｉＯ2 膜
４１とサイドウォール絶縁膜３６とで構成する領域外の
ＳｉＮ膜３２とポリシリコン膜３１をエッチングするこ
とによりゲート電極部２を形成し、その後イオン注入法
によりドレイン層４４を形成する。
わせ精度の２倍以下の、ソース部とドレイン部とが非対
称な構造のＭＯＳトランジスタを有する半導体装置の製
造方法を提供する。 【解決手段】 ポリシリコン膜３１上のＳｉＮ膜３２の
開口側壁に形成したサイドウォール絶縁膜３６やＳｉＮ
膜３２をマスクとして、ソース部３のポリシリコン膜３
１やＳｉＯ2 膜３０をエッチングした後、イオン注入法
によりソース層４０を形成し、その後ＣＶＤＳｉＯ2 膜
を堆積し、化学的機械研磨法で研磨してソース部３にＣ
ＶＤＳｉＯ2 膜４１を形成し、その後ＣＶＤＳｉＯ2 膜
４１とサイドウォール絶縁膜３６とで構成する領域外の
ＳｉＮ膜３２とポリシリコン膜３１をエッチングするこ
とによりゲート電極部２を形成し、その後イオン注入法
によりドレイン層４４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、ソース部とドレイン部が非
対称な構造のＭＯＳトランジスタを構成素子として有す
る半導体装置の製造方法に関する。
法に関し、さらに詳しくは、ソース部とドレイン部が非
対称な構造のＭＯＳトランジスタを構成素子として有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】通常の半導体装置に搭載されているＭＯ
Ｓトランジスタは、ソース部とドレイン部の構造がほぼ
対称型で、ソース層とドレイン層とは同一の導電型の拡
散層となっている。一般的には、上述のＭＯＳトランジ
スタの微細化により、半導体装置の高集積化、高速化の
開発が行われているが、特開平９−２６０６９０号公報
に提示されているようなＭＯＳトンネル効果素子や、
Ｍ．Ｍｕｋａｉ ｅｔ ａｌ．，１９９７ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ ｐ．１５
５に提示されている、ＤＲＡＭのゲインセル型メモリセ
ルとしてのＭＯＳトランジスタ等の、ソース部とドレイ
ン部とが非対称な構造となっているＭＯＳトランジスタ
を用いることで、半導体装置の高集積化、高速化を図る
開発等も行われている。
Ｓトランジスタは、ソース部とドレイン部の構造がほぼ
対称型で、ソース層とドレイン層とは同一の導電型の拡
散層となっている。一般的には、上述のＭＯＳトランジ
スタの微細化により、半導体装置の高集積化、高速化の
開発が行われているが、特開平９−２６０６９０号公報
に提示されているようなＭＯＳトンネル効果素子や、
Ｍ．Ｍｕｋａｉ ｅｔ ａｌ．，１９９７ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈ．Ｐａｐｅｒｓ ｐ．１５
５に提示されている、ＤＲＡＭのゲインセル型メモリセ
ルとしてのＭＯＳトランジスタ等の、ソース部とドレイ
ン部とが非対称な構造となっているＭＯＳトランジスタ
を用いることで、半導体装置の高集積化、高速化を図る
開発等も行われている。
【０００３】ここでは、従来の非対称な構造のＭＯＳト
ランジスタの一つである、ＭＯＳトンネル効果素子を有
する半導体装置の製造方法の一例を、図５を参照して説
明する。まず、図５（ａ）に示すように、素子分離領域
１２等が形成されている半導体基板１１表面に熱酸化膜
を形成し、その後ＣＶＤ法により、ゲート電極膜とする
ポリシリコン膜を堆積し、その後ポリシリコン膜と熱酸
化膜をパターニングして、ゲート酸化膜１３とポリシリ
コンゲート電極１４によるゲート電極部２を形成する。
ランジスタの一つである、ＭＯＳトンネル効果素子を有
する半導体装置の製造方法の一例を、図５を参照して説
明する。まず、図５（ａ）に示すように、素子分離領域
１２等が形成されている半導体基板１１表面に熱酸化膜
を形成し、その後ＣＶＤ法により、ゲート電極膜とする
ポリシリコン膜を堆積し、その後ポリシリコン膜と熱酸
化膜をパターニングして、ゲート酸化膜１３とポリシリ
コンゲート電極１４によるゲート電極部２を形成する。
【０００４】次に、フォトレジスト１５を塗布し、その
後フォトレジスト１５のパターニングを行い、ＭＯＳト
ンネル効果素子部１のドレイン部４をフォトレジストで
被覆し、ソース部３のフォトレジストを除去した状態に
し、このフォトレジスト１５とゲート電極部２とをイオ
ン注入のマスクとして、ソース部３にＡｓイオンを用い
たイオン注入をし、ソース層１６を形成する。
後フォトレジスト１５のパターニングを行い、ＭＯＳト
ンネル効果素子部１のドレイン部４をフォトレジストで
被覆し、ソース部３のフォトレジストを除去した状態に
し、このフォトレジスト１５とゲート電極部２とをイオ
ン注入のマスクとして、ソース部３にＡｓイオンを用い
たイオン注入をし、ソース層１６を形成する。
【０００５】次に、図５（ｂ）に示すように、フォトレ
ジスト１５を除去した後、新たなフォトレジスト１７を
塗布し、その後フォトレジスト１７のパターニングを行
い、ＭＯＳトンネル効果素子部１のソース部３をフォト
レジストで被覆し、ドレイン部４のフォトレジストを除
去した状態にし、このフォトレジスト１７とゲート電極
部２とをイオン注入のマスクとして、ドレイン部４にＢ
Ｆ2 イオンを用いたイオン注入をし、ドレイン層１８を
形成する。
ジスト１５を除去した後、新たなフォトレジスト１７を
塗布し、その後フォトレジスト１７のパターニングを行
い、ＭＯＳトンネル効果素子部１のソース部３をフォト
レジストで被覆し、ドレイン部４のフォトレジストを除
去した状態にし、このフォトレジスト１７とゲート電極
部２とをイオン注入のマスクとして、ドレイン部４にＢ
Ｆ2 イオンを用いたイオン注入をし、ドレイン層１８を
形成する。
【０００６】次に、図５（ｃ）に示すように、フォトレ
ジスト１７を除去後、熱処理を行って、ソース部３やド
レイン４に注入したイオンの活性化をする。次に、層間
絶縁膜１９を堆積し、その後層間絶縁膜１９をパターニ
ングして、ソース層１６やドレイン層１８のコンタクト
ホールの開口２０、２１を形成する。その後は、図面は
省略するが、配線とする導電体膜の堆積、配線形成、パ
ッシベーション膜の堆積、パッド部の開口形成等を行っ
て、ＭＯＳトンネル効果素子を有する半導体装置を作製
する。
ジスト１７を除去後、熱処理を行って、ソース部３やド
レイン４に注入したイオンの活性化をする。次に、層間
絶縁膜１９を堆積し、その後層間絶縁膜１９をパターニ
ングして、ソース層１６やドレイン層１８のコンタクト
ホールの開口２０、２１を形成する。その後は、図面は
省略するが、配線とする導電体膜の堆積、配線形成、パ
ッシベーション膜の堆積、パッド部の開口形成等を行っ
て、ＭＯＳトンネル効果素子を有する半導体装置を作製
する。
【０００７】しかしながら、上述したＭＯＳトンネル効
果素子を有する半導体装置の製造方法においては、ソー
ス層１６を形成する際のイオン注入のマスクとするフォ
トレジスト１５のパターン側壁１５ａの位置や、ドレイ
ン層１８を形成する際のイオン注入のマスクとするフォ
トレジスト１７のパターン側壁１７ａの位置をゲート電
極部２上にしなければならない。この為、半導体装置の
高集積化により、ＭＯＳトンネル効果素子部１のゲート
電極部２のチャネル方向の長さＬが、マスク合わせ精度
ΔＬの２倍以下になると、ソース層１６とゲート電極部
２やドレイン層１８とゲート電極部２とがオフセットに
なったり、又はソース層１６を形成するためのＡｓイオ
ンがドレイン部４にイオン注入されたり、ドレイン層１
８を形成するためのＢＦ2 イオンがソース部３にイオン
注入されたりして、所望の電気的特性を持つＭＯＳトン
ネル効果素子が作製できないという問題がある。
果素子を有する半導体装置の製造方法においては、ソー
ス層１６を形成する際のイオン注入のマスクとするフォ
トレジスト１５のパターン側壁１５ａの位置や、ドレイ
ン層１８を形成する際のイオン注入のマスクとするフォ
トレジスト１７のパターン側壁１７ａの位置をゲート電
極部２上にしなければならない。この為、半導体装置の
高集積化により、ＭＯＳトンネル効果素子部１のゲート
電極部２のチャネル方向の長さＬが、マスク合わせ精度
ΔＬの２倍以下になると、ソース層１６とゲート電極部
２やドレイン層１８とゲート電極部２とがオフセットに
なったり、又はソース層１６を形成するためのＡｓイオ
ンがドレイン部４にイオン注入されたり、ドレイン層１
８を形成するためのＢＦ2 イオンがソース部３にイオン
注入されたりして、所望の電気的特性を持つＭＯＳトン
ネル効果素子が作製できないという問題がある。
【０００８】
【発明が解決しようとする課題】上記従来の非対称な構
造のＭＯＳトランジスタの一つである、ＭＯＳトンネル
効果素子を有する半導体装置の製造方法において、ゲー
ト電極のチャネル方向の長さがマスク合わせ精度の２倍
以下となると、所望の電気的特性を持つＭＯＳトンネル
効果素子を作製できないという問題があった。本発明
は、上記事情を考慮してなされたものであり、その目的
は、ゲート電極のチャネル方向の長さがマスク合わせ精
度の２倍以下の、ソース部とドレイン部とが非対称な構
造のＭＯＳトランジスタを有する半導体装置の製造方法
を提供することにある。
造のＭＯＳトランジスタの一つである、ＭＯＳトンネル
効果素子を有する半導体装置の製造方法において、ゲー
ト電極のチャネル方向の長さがマスク合わせ精度の２倍
以下となると、所望の電気的特性を持つＭＯＳトンネル
効果素子を作製できないという問題があった。本発明
は、上記事情を考慮してなされたものであり、その目的
は、ゲート電極のチャネル方向の長さがマスク合わせ精
度の２倍以下の、ソース部とドレイン部とが非対称な構
造のＭＯＳトランジスタを有する半導体装置の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタを有する半導体装置の製造方法において、
ＭＯＳトランジスタを形成するためのゲート電極膜上に
第１の絶縁膜を堆積する工程と、第１の絶縁膜に、少な
くともＭＯＳトランジスタのチャネル方向のゲート電極
の一方の端部を規定するための開口を形成する工程と、
第２の絶縁膜を堆積した後、第２の絶縁膜をエッチバッ
クして、第１の絶縁膜の前記開口側壁にサイドウォール
絶縁膜を形成する工程と、第１の絶縁膜およびサイドウ
ォール絶縁膜をマスクとして、ゲート電極膜をパターニ
ングする工程と、ＭＯＳトランジスタのゲート電極を規
定する部分以外の、サイドウォール絶縁膜をエッチング
する工程と、サイドウォール絶縁膜および第１の絶縁膜
をマスクとして、ゲート電極膜をエッチングする工程
と、第３の絶縁膜を堆積した後、化学的機械研磨法を用
いて第３の絶縁膜を除去して、ゲート電極膜をエッチン
グした領域にのみ、第３の絶縁膜を残存させる工程と、
サイドウォール絶縁膜および第３の絶縁膜をマスクとし
て、第１の絶縁膜とゲート電極膜をエッチングする工程
とを有することを特徴とするものである。
造方法は、上述の課題を解決するために提案するもので
あり、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタを有する半導体装置の製造方法において、
ＭＯＳトランジスタを形成するためのゲート電極膜上に
第１の絶縁膜を堆積する工程と、第１の絶縁膜に、少な
くともＭＯＳトランジスタのチャネル方向のゲート電極
の一方の端部を規定するための開口を形成する工程と、
第２の絶縁膜を堆積した後、第２の絶縁膜をエッチバッ
クして、第１の絶縁膜の前記開口側壁にサイドウォール
絶縁膜を形成する工程と、第１の絶縁膜およびサイドウ
ォール絶縁膜をマスクとして、ゲート電極膜をパターニ
ングする工程と、ＭＯＳトランジスタのゲート電極を規
定する部分以外の、サイドウォール絶縁膜をエッチング
する工程と、サイドウォール絶縁膜および第１の絶縁膜
をマスクとして、ゲート電極膜をエッチングする工程
と、第３の絶縁膜を堆積した後、化学的機械研磨法を用
いて第３の絶縁膜を除去して、ゲート電極膜をエッチン
グした領域にのみ、第３の絶縁膜を残存させる工程と、
サイドウォール絶縁膜および第３の絶縁膜をマスクとし
て、第１の絶縁膜とゲート電極膜をエッチングする工程
とを有することを特徴とするものである。
【００１０】本発明によれば、上記の如き工程によっ
て、ゲート電極膜上の第１の絶縁膜に形成した、少なく
ともＭＯＳトランジスタのチャネル方向のゲート電極の
一方の端部を規定するための開口側壁の、サイドウォー
ル絶縁膜の底部幅を、ソース部とドレイン部とが非対称
な構造のＭＯＳトランジスタのゲート電極長とすること
ができるので、従来の製法では作製が困難であった、ゲ
ート電極長がマスク合わせ精度の２倍以下のゲート電極
長の、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタを作製することが可能となる。
て、ゲート電極膜上の第１の絶縁膜に形成した、少なく
ともＭＯＳトランジスタのチャネル方向のゲート電極の
一方の端部を規定するための開口側壁の、サイドウォー
ル絶縁膜の底部幅を、ソース部とドレイン部とが非対称
な構造のＭＯＳトランジスタのゲート電極長とすること
ができるので、従来の製法では作製が困難であった、ゲ
ート電極長がマスク合わせ精度の２倍以下のゲート電極
長の、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタを作製することが可能となる。
【００１１】
【発明の実施の形態】以下、本発明の具体的実施の形態
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図５中の構成部分と同様の構成部分に
は、同一の参照符号を付すものとする。
例につき、添付図面を参照して説明する。なお従来技術
の説明で参照した図５中の構成部分と同様の構成部分に
は、同一の参照符号を付すものとする。
【００１２】本実施の形態例は、ソース部とドレイン部
とが非対称な構造のＭＯＳトランジスタの一つである、
ＭＯＳトンネル効果素子を有する半導体装置の製造方法
に本発明を適用した例であり、これを図１〜図４を参照
して説明する。ここで、図１および図２は、半導体装置
の製造工程を説明するための、半導体装置のＭＯＳトン
ネル効果素子部の概略断面図であり、図３および図４
は、半導体装置の製造工程を説明するための、半導体装
置のＭＯＳトンネル効果素子部の概略平面図である。
とが非対称な構造のＭＯＳトランジスタの一つである、
ＭＯＳトンネル効果素子を有する半導体装置の製造方法
に本発明を適用した例であり、これを図１〜図４を参照
して説明する。ここで、図１および図２は、半導体装置
の製造工程を説明するための、半導体装置のＭＯＳトン
ネル効果素子部の概略断面図であり、図３および図４
は、半導体装置の製造工程を説明するための、半導体装
置のＭＯＳトンネル効果素子部の概略平面図である。
【００１３】まず、図１（ａ）に示すように、ＬＯＣＯ
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法等による素子分離領域１２等が形成されてい
る半導体基板１１表面に、熱酸化により、膜厚約４ｎｍ
程度のＳｉＯ2 膜３０を形成し、その後ゲート電極膜、
例えば減圧ＣＶＤ法によるポリシリコン膜３１を膜厚約
２００ｎｍ程度堆積し、更にその後第１の絶縁膜、例え
ばＣＶＤ法によるＳｉＮ膜３２を１５０ｎｍ程度堆積す
る。
Ｓ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）法等による素子分離領域１２等が形成されてい
る半導体基板１１表面に、熱酸化により、膜厚約４ｎｍ
程度のＳｉＯ2 膜３０を形成し、その後ゲート電極膜、
例えば減圧ＣＶＤ法によるポリシリコン膜３１を膜厚約
２００ｎｍ程度堆積し、更にその後第１の絶縁膜、例え
ばＣＶＤ法によるＳｉＮ膜３２を１５０ｎｍ程度堆積す
る。
【００１４】次に、フォトレジスト３３を塗布し、その
後少なくとも前記ＭＯＳトランジスタのチャネル方向の
ゲート電極の一方の端部を規定するための、フォトレジ
スト３３の開口３４を形成するための、パターニングを
する。その後、このパターニングされたフォトレジスト
３３をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）等の異方性プラズマエッチング法
によりＳｉＮ膜３２をエッチングして、ＳｉＮ膜３２の
開口３５を形成する。
後少なくとも前記ＭＯＳトランジスタのチャネル方向の
ゲート電極の一方の端部を規定するための、フォトレジ
スト３３の開口３４を形成するための、パターニングを
する。その後、このパターニングされたフォトレジスト
３３をマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）等の異方性プラズマエッチング法
によりＳｉＮ膜３２をエッチングして、ＳｉＮ膜３２の
開口３５を形成する。
【００１５】上述した少なくとも前記ＭＯＳトランジス
タのチャネル方向のゲート電極の一方の端部を規定する
ためのフォトレジスト３３の開口３４形成後のフォトレ
ジスト３３をマスクとして、異方性プラズマエッチング
法によるエッチングで形成されたＳｉＮ膜３２の開口３
５の形状は、例えば図３（ａ）に示すようなものであ
る。即ち、ＳｉＮ膜３２の開口３５の周囲の位置は、図
３（ａ）に示すように、素子分離領域１２で囲まれた素
子領域の中央部の、後述するポリシリコンゲート電極４
２の一方の端部を規定する位置を通り、素子分離領域１
２上の、ポリシリコンゲート電極４２のポリシリコンゲ
ート電極コンタクト部４２ａの周辺部の位置を通り、素
子分離領域１２上の位置を通って、再びポリシリコンゲ
ート電極４２の一方の端部を規定する位置に戻るような
位置となっている。
タのチャネル方向のゲート電極の一方の端部を規定する
ためのフォトレジスト３３の開口３４形成後のフォトレ
ジスト３３をマスクとして、異方性プラズマエッチング
法によるエッチングで形成されたＳｉＮ膜３２の開口３
５の形状は、例えば図３（ａ）に示すようなものであ
る。即ち、ＳｉＮ膜３２の開口３５の周囲の位置は、図
３（ａ）に示すように、素子分離領域１２で囲まれた素
子領域の中央部の、後述するポリシリコンゲート電極４
２の一方の端部を規定する位置を通り、素子分離領域１
２上の、ポリシリコンゲート電極４２のポリシリコンゲ
ート電極コンタクト部４２ａの周辺部の位置を通り、素
子分離領域１２上の位置を通って、再びポリシリコンゲ
ート電極４２の一方の端部を規定する位置に戻るような
位置となっている。
【００１６】次に、図１（ｂ）に示すように、第２の絶
縁膜、例えばＣＶＤ法によるＣＶＤＳｉＯ2 膜を所定の
膜厚、例えば２００ｎｍ堆積し、その後ＲＩＥ等の異方
性プラズマエッチング法によりエッチングを行って、Ｓ
ｉＮ膜３２の開口３５側壁にサイドウォール絶縁膜３６
を形成する。上述した所定の膜厚は、サイドウォール絶
縁膜３６の底部幅を決める要因の一つで、サイドウォー
ル絶縁膜３６底部幅は、後述するポリシリコンゲート電
極４２の電極長と略等しくなるので、電極長を考慮した
第２の絶縁膜の膜厚である。なお、上述したサイドウォ
ール絶縁膜３６の形成は、図３（ｂ1 ）に示すように、
ＣＶＤＳｉＯ2 膜上に、ポリシリコンゲート電極コンタ
クト部４２ａにパターニングしたフォトレジスト３７を
設けた状態とした後に、ＲＩＥ等の異方性プラズマエッ
チング法によりエッチバックを行うものとする。また、
図３（ｂ2 ）は、フォトレジスト３８を除去した後のＭ
ＯＳトンネル効果素子部１の概略平面図を示したもの
で、サイドウォール絶縁膜３６と、フォトレジスト３７
でマスクされてエッチングされずに残存したポリシリコ
ンゲート電極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３
８の形状を示したものである。
縁膜、例えばＣＶＤ法によるＣＶＤＳｉＯ2 膜を所定の
膜厚、例えば２００ｎｍ堆積し、その後ＲＩＥ等の異方
性プラズマエッチング法によりエッチングを行って、Ｓ
ｉＮ膜３２の開口３５側壁にサイドウォール絶縁膜３６
を形成する。上述した所定の膜厚は、サイドウォール絶
縁膜３６の底部幅を決める要因の一つで、サイドウォー
ル絶縁膜３６底部幅は、後述するポリシリコンゲート電
極４２の電極長と略等しくなるので、電極長を考慮した
第２の絶縁膜の膜厚である。なお、上述したサイドウォ
ール絶縁膜３６の形成は、図３（ｂ1 ）に示すように、
ＣＶＤＳｉＯ2 膜上に、ポリシリコンゲート電極コンタ
クト部４２ａにパターニングしたフォトレジスト３７を
設けた状態とした後に、ＲＩＥ等の異方性プラズマエッ
チング法によりエッチバックを行うものとする。また、
図３（ｂ2 ）は、フォトレジスト３８を除去した後のＭ
ＯＳトンネル効果素子部１の概略平面図を示したもの
で、サイドウォール絶縁膜３６と、フォトレジスト３７
でマスクされてエッチングされずに残存したポリシリコ
ンゲート電極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３
８の形状を示したものである。
【００１７】次に、図１（ｂ）に示すような概略断面図
では説明ができないので、図３（ｂ3 ）の概略平面図で
説明するが、フォトレジスト３９を塗布し、その後パタ
ーニングして、図３（ｂ3 ）に示すように、後述するゲ
ート電極部２となる部分にフォトレジスト３９を残存さ
せ、このフォトレジスト３９をマスクとして、例えばウ
ェットエッチング等によりサイドウォール絶縁膜３６を
エッチングする。
では説明ができないので、図３（ｂ3 ）の概略平面図で
説明するが、フォトレジスト３９を塗布し、その後パタ
ーニングして、図３（ｂ3 ）に示すように、後述するゲ
ート電極部２となる部分にフォトレジスト３９を残存さ
せ、このフォトレジスト３９をマスクとして、例えばウ
ェットエッチング等によりサイドウォール絶縁膜３６を
エッチングする。
【００１８】次に、図１（ｃ）に示すように、サイドウ
ォール絶縁膜３６やＳｉＮ膜３２をマスクとして、ポリ
シリコン膜３１とＳｉＯ2 膜３０をＲＩＥ等によりエッ
チングする。その後イオン注入法により、ＭＯＳトンネ
ル効果素子部１の、例えばソース部３となる部分への不
純物のイオン注入、例えばＡｓイオンを用い、打ち込み
エネルギー３０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2 程度
でのイオン注入を行い、ソース層４０を形成する。な
お、上述のソース部３へのイオン注入前に、イオン注入
のスクリーン酸化膜とする熱酸化膜を、例えば膜厚１０
ｎｍ程度形成した後に、ソース部３へのイオン注入を行
ってもよい。また、上述した状態におけるＭＯＳトンネ
ル効果素子部１の概略平面図は、図４（ｃ）に示すよう
に、サイドウォール絶縁膜３６、ポリシリコンゲート電
極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８およびＳ
ｉＮ膜３２とで覆われた部分以外の、ポリシリコン膜３
１とＳｉＯ2 膜３０がエッチングされて、ソース層４０
とソース層４０周辺の素子分離領域１２が露呈した状態
となる。
ォール絶縁膜３６やＳｉＮ膜３２をマスクとして、ポリ
シリコン膜３１とＳｉＯ2 膜３０をＲＩＥ等によりエッ
チングする。その後イオン注入法により、ＭＯＳトンネ
ル効果素子部１の、例えばソース部３となる部分への不
純物のイオン注入、例えばＡｓイオンを用い、打ち込み
エネルギー３０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2 程度
でのイオン注入を行い、ソース層４０を形成する。な
お、上述のソース部３へのイオン注入前に、イオン注入
のスクリーン酸化膜とする熱酸化膜を、例えば膜厚１０
ｎｍ程度形成した後に、ソース部３へのイオン注入を行
ってもよい。また、上述した状態におけるＭＯＳトンネ
ル効果素子部１の概略平面図は、図４（ｃ）に示すよう
に、サイドウォール絶縁膜３６、ポリシリコンゲート電
極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８およびＳ
ｉＮ膜３２とで覆われた部分以外の、ポリシリコン膜３
１とＳｉＯ2 膜３０がエッチングされて、ソース層４０
とソース層４０周辺の素子分離領域１２が露呈した状態
となる。
【００１９】次に、図２（ｄ）に示すように、例えばＣ
ＶＤ法によりＣＶＤＳｉＯ2 膜を堆積し、その後例えば
化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ）法を用い、ＳｉＮ膜３２を研
磨停止膜として用いて、ＣＶＤＳｉＯ2 膜を研磨し、上
述したポリシリコン膜３１等がエッチングされたソース
層４０上とソース層４０周辺の素子分離領域１２上にＣ
ＶＤＳｉＯ2 膜４１を形成する。なお、上述した状態に
おけるＭＯＳトンネル効果素子部１の概略平面図は、図
４（ｄ）に示す状態、即ちＳｉＮ膜３２の開口３５部
が、ポリシリコンゲート電極コンタクト部４２ａのＣＶ
ＤＳｉＯ2 膜３８ａ、サイドウォール絶縁膜３６および
ＣＶＤＳｉＯ2 膜４１で満たされた状態となる。
ＶＤ法によりＣＶＤＳｉＯ2 膜を堆積し、その後例えば
化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ）法を用い、ＳｉＮ膜３２を研
磨停止膜として用いて、ＣＶＤＳｉＯ2 膜を研磨し、上
述したポリシリコン膜３１等がエッチングされたソース
層４０上とソース層４０周辺の素子分離領域１２上にＣ
ＶＤＳｉＯ2 膜４１を形成する。なお、上述した状態に
おけるＭＯＳトンネル効果素子部１の概略平面図は、図
４（ｄ）に示す状態、即ちＳｉＮ膜３２の開口３５部
が、ポリシリコンゲート電極コンタクト部４２ａのＣＶ
ＤＳｉＯ2 膜３８ａ、サイドウォール絶縁膜３６および
ＣＶＤＳｉＯ2 膜４１で満たされた状態となる。
【００２０】次に、図２（ｅ）に示すように、例えばウ
ェットエッチング法によりＳｉＮ膜３２を除去し、その
後ポリシリコンゲート電極コンタクト部４２ａのＣＶＤ
ＳｉＯ2 膜３８ａ、サイドウォール絶縁膜３６およびＣ
ＶＤＳｉＯ2 膜４１をマスクとして、例えばＲＩＥでポ
リシリコン膜３１とＳｉＯ2 膜３０のエッチングを行
う。このエッチングにより、ＭＯＳトンネル効果素子部
１のゲート電極部２、即ちポリシリコンゲート電極４２
とＳｉＯ2 膜４３による、サイドウォール絶縁膜３６の
底部の幅が略ゲート電極長Ｌ1 となったゲート電極部２
が形成されることになる。
ェットエッチング法によりＳｉＮ膜３２を除去し、その
後ポリシリコンゲート電極コンタクト部４２ａのＣＶＤ
ＳｉＯ2 膜３８ａ、サイドウォール絶縁膜３６およびＣ
ＶＤＳｉＯ2 膜４１をマスクとして、例えばＲＩＥでポ
リシリコン膜３１とＳｉＯ2 膜３０のエッチングを行
う。このエッチングにより、ＭＯＳトンネル効果素子部
１のゲート電極部２、即ちポリシリコンゲート電極４２
とＳｉＯ2 膜４３による、サイドウォール絶縁膜３６の
底部の幅が略ゲート電極長Ｌ1 となったゲート電極部２
が形成されることになる。
【００２１】次に、イオン注入法により、ＭＯＳトンネ
ル効果素子部１の、例えばドレイン部４となる部分へ
の、ソース部３とは異なる不純物によるイオン注入、例
えばＢＦ2 イオンを用い、打ち込みエネルギー２０ｋｅ
Ｖ、ドーズ量５Ｅ１５／ｃｍ2程度でのイオン注入を行
い、ドレイン層４４を形成する。なお、上述のドレイン
部４へのイオン注入前に、イオン注入のスクリーン酸化
膜としての熱酸化膜を、例えば膜厚１０ｎｍ程度形成し
た後に、ドレイン部４へのイオン注入を行ってもよい。
また、上述した状態におけるＭＯＳトンネル効果素子部
１の概略平面図は、図４（ｅ）に示す状態、即ちポリシ
リコンゲート電極コンタクト部４２ａのＣＶＤＳｉＯ2
膜３８ａ、サイドウォール絶縁膜３６およびＣＶＤＳｉ
Ｏ2 膜４１の周囲のＳｉＮ膜３２やポリシリコン膜３１
等がエッチングされて、ドレイン層４４や素子分離領域
１２が露呈した状態となる。
ル効果素子部１の、例えばドレイン部４となる部分へ
の、ソース部３とは異なる不純物によるイオン注入、例
えばＢＦ2 イオンを用い、打ち込みエネルギー２０ｋｅ
Ｖ、ドーズ量５Ｅ１５／ｃｍ2程度でのイオン注入を行
い、ドレイン層４４を形成する。なお、上述のドレイン
部４へのイオン注入前に、イオン注入のスクリーン酸化
膜としての熱酸化膜を、例えば膜厚１０ｎｍ程度形成し
た後に、ドレイン部４へのイオン注入を行ってもよい。
また、上述した状態におけるＭＯＳトンネル効果素子部
１の概略平面図は、図４（ｅ）に示す状態、即ちポリシ
リコンゲート電極コンタクト部４２ａのＣＶＤＳｉＯ2
膜３８ａ、サイドウォール絶縁膜３６およびＣＶＤＳｉ
Ｏ2 膜４１の周囲のＳｉＮ膜３２やポリシリコン膜３１
等がエッチングされて、ドレイン層４４や素子分離領域
１２が露呈した状態となる。
【００２２】次に、図２（ｆ）に示すように、例えばＣ
ＶＤ法等によりＣＶＤＳｉＯ2 膜を堆積し、その後化学
的機械研磨法を用いて、平坦に研磨し、ポリシリコンゲ
ート電極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８
ａ、サイドウォール絶縁膜３６およびＣＶＤＳｉＯ2 膜
４１の周囲に、ＣＶＤＳｉＯ2 膜４１とほぼ同じ厚みの
ＣＶＤＳｉＯ2 膜４５を形成する。その後、ＣＶＤＳｉ
Ｏ2 膜４１やＣＶＤＳｉＯ2 膜４５をパターニングし
て、ソース層４０やドレイン層４４等のコンタクトホー
ルの開口４６、４７等を形成する。なお、上述した状態
におけるＭＯＳトンネル効果素子部１の概略平面図は、
図４（ｆ）に示す状態、即ちソース層４０上のＣＶＤＳ
ｉＯ2 膜４１の開口４６や、ドレイン層４４上のＣＶＤ
ＳｉＯ2 膜４５の開口４７や、ポリシリコンゲート電極
コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８ａの開口４
８が形成され、各開口４６、４７、４８の底部に、ソー
ス層４０や、ドレイン層４４、ポリシリコンゲート電極
４２が露呈した状態となる。
ＶＤ法等によりＣＶＤＳｉＯ2 膜を堆積し、その後化学
的機械研磨法を用いて、平坦に研磨し、ポリシリコンゲ
ート電極コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８
ａ、サイドウォール絶縁膜３６およびＣＶＤＳｉＯ2 膜
４１の周囲に、ＣＶＤＳｉＯ2 膜４１とほぼ同じ厚みの
ＣＶＤＳｉＯ2 膜４５を形成する。その後、ＣＶＤＳｉ
Ｏ2 膜４１やＣＶＤＳｉＯ2 膜４５をパターニングし
て、ソース層４０やドレイン層４４等のコンタクトホー
ルの開口４６、４７等を形成する。なお、上述した状態
におけるＭＯＳトンネル効果素子部１の概略平面図は、
図４（ｆ）に示す状態、即ちソース層４０上のＣＶＤＳ
ｉＯ2 膜４１の開口４６や、ドレイン層４４上のＣＶＤ
ＳｉＯ2 膜４５の開口４７や、ポリシリコンゲート電極
コンタクト部４２ａのＣＶＤＳｉＯ2 膜３８ａの開口４
８が形成され、各開口４６、４７、４８の底部に、ソー
ス層４０や、ドレイン層４４、ポリシリコンゲート電極
４２が露呈した状態となる。
【００２３】その後は、図面は省略するが、配線とする
導電体膜の堆積、配線形成、パッシベーション膜の堆
積、パッド部の開口形成等を行って、ＭＯＳトンネル効
果素子を有する半導体装置を作製する。
導電体膜の堆積、配線形成、パッシベーション膜の堆
積、パッド部の開口形成等を行って、ＭＯＳトンネル効
果素子を有する半導体装置を作製する。
【００２４】上述したＭＯＳトンネル効果素子を有する
半導体装置の製造方法においては、ＳｉＮ膜３２に形成
した開口３５側壁のサイドウォール絶縁膜３６を利用し
た製法により、最小加工寸法Ｌ0 より短かい、サイドウ
ォール絶縁膜３６の底部幅と略等しいポリシリコンゲー
ト電極４２のゲート電極長Ｌ1 を持つＭＯＳトンネル効
果素子部１が形成できる。従って、ＭＯＳトンネル効果
素子を有する、高集積化した半導体装置の作製が可能と
なる。
半導体装置の製造方法においては、ＳｉＮ膜３２に形成
した開口３５側壁のサイドウォール絶縁膜３６を利用し
た製法により、最小加工寸法Ｌ0 より短かい、サイドウ
ォール絶縁膜３６の底部幅と略等しいポリシリコンゲー
ト電極４２のゲート電極長Ｌ1 を持つＭＯＳトンネル効
果素子部１が形成できる。従って、ＭＯＳトンネル効果
素子を有する、高集積化した半導体装置の作製が可能と
なる。
【００２５】以上、本発明を実施の形態例により説明し
たが、本発明はこの実施の形態例に何ら限定されるもの
ではない。例えば、本発明の実施の形態例では、ソース
部とドレイン部とが非対称な構造のＭＯＳトランジスタ
の一つである、ＭＯＳトンネル効果素子を有する半導体
装置の製造方法として説明したが、ソース部とドレイン
部とが非対称な構造の、ゲインセル型メモリセルとして
のＭＯＳトランジスタを有する半導体装置の製造方法に
適用できることは明白である。なお、このゲインセル型
メモリセルとしてのＭＯＳトランジスタのドレイン部に
おける電界低減を必要とする際には、サイドウォール絶
縁膜および第３の絶縁膜であるＣＶＤＳｉＯ2 をマスク
として、第１の絶縁膜であるＳｉＮ膜やゲート電極膜と
してのポリシリコン膜をエッチングする工程の後に、イ
オン注入法による低濃度拡散層としてのＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を形成する工程
と、絶縁膜を堆積した後に、この絶縁膜をエッチバック
して、ＳｉＮ膜とポリシリコン膜とをエッチングした後
に残存した領域の側壁にサイドウォール絶縁膜を形成す
る工程と、イオン注入法による高濃度拡散層であるドレ
イン層を形成する工程を導入する方法を用いればよい。
たが、本発明はこの実施の形態例に何ら限定されるもの
ではない。例えば、本発明の実施の形態例では、ソース
部とドレイン部とが非対称な構造のＭＯＳトランジスタ
の一つである、ＭＯＳトンネル効果素子を有する半導体
装置の製造方法として説明したが、ソース部とドレイン
部とが非対称な構造の、ゲインセル型メモリセルとして
のＭＯＳトランジスタを有する半導体装置の製造方法に
適用できることは明白である。なお、このゲインセル型
メモリセルとしてのＭＯＳトランジスタのドレイン部に
おける電界低減を必要とする際には、サイドウォール絶
縁膜および第３の絶縁膜であるＣＶＤＳｉＯ2 をマスク
として、第１の絶縁膜であるＳｉＮ膜やゲート電極膜と
してのポリシリコン膜をエッチングする工程の後に、イ
オン注入法による低濃度拡散層としてのＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層を形成する工程
と、絶縁膜を堆積した後に、この絶縁膜をエッチバック
して、ＳｉＮ膜とポリシリコン膜とをエッチングした後
に残存した領域の側壁にサイドウォール絶縁膜を形成す
る工程と、イオン注入法による高濃度拡散層であるドレ
イン層を形成する工程を導入する方法を用いればよい。
【００２６】また、本発明の実施の形態例では、ゲート
電極膜としてポリシリコン膜を用いて説明したが、ポリ
シリコン膜とこのポリシリコン膜上のＷＳｉ2 、ＭｏＳ
ｉ2、ＴｉＳｉ2 、ＣｏＳｉ2 等の高融点金属シリサイ
ド膜とによる複合膜、所謂ポリサイド膜を用いてもよ
く、又ＷやＭｏ等の高融点金属膜等を用いてもよい。更
に、本発明の実施の形態例では、第１の絶縁膜をＳｉＮ
膜とし、第２および第３の絶縁膜をＣＶＤＳｉＯ2 膜と
したが、第１の絶縁膜と、第２および第３の絶縁膜との
エッチング選択比が大きいものであれば、第１の絶縁膜
と、第２および第３の絶縁膜とを他の絶縁膜の組み合わ
せとしてもよく、又第１の絶縁膜をＣＶＤＳｉＯ2 と
し、第２および第３の絶縁膜をＳｉＮ膜としてもよい。
その他、本発明の技術的思想の範囲内で、プロセス条件
は適宜変更が可能である。
電極膜としてポリシリコン膜を用いて説明したが、ポリ
シリコン膜とこのポリシリコン膜上のＷＳｉ2 、ＭｏＳ
ｉ2、ＴｉＳｉ2 、ＣｏＳｉ2 等の高融点金属シリサイ
ド膜とによる複合膜、所謂ポリサイド膜を用いてもよ
く、又ＷやＭｏ等の高融点金属膜等を用いてもよい。更
に、本発明の実施の形態例では、第１の絶縁膜をＳｉＮ
膜とし、第２および第３の絶縁膜をＣＶＤＳｉＯ2 膜と
したが、第１の絶縁膜と、第２および第３の絶縁膜との
エッチング選択比が大きいものであれば、第１の絶縁膜
と、第２および第３の絶縁膜とを他の絶縁膜の組み合わ
せとしてもよく、又第１の絶縁膜をＣＶＤＳｉＯ2 と
し、第２および第３の絶縁膜をＳｉＮ膜としてもよい。
その他、本発明の技術的思想の範囲内で、プロセス条件
は適宜変更が可能である。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
のソース部とドレイン部とが非対称な構造のＭＯＳトラ
ンジスタを有する半導体装置の製造方法は、ゲート電極
膜上の第１の絶縁膜に形成した、少なくともＭＯＳトラ
ンジスタのチャネル方向のゲート電極の一方の端部を規
定するための開口側壁の、サイドウォール絶縁膜の底部
幅を、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタのゲート電極長とすることができるので、
従来の製法では作製が困難であった、ゲート電極長がマ
スク合わせ精度の２倍以下のゲート電極長の、ソース部
とドレイン部とが非対称な構造のＭＯＳトランジスタを
作製することが可能となる。従って、ソース部とドレイ
ン部とが非対称な構造のＭＯＳトランジスタを有する、
高集積化した半導体装置の作製が可能となる。
のソース部とドレイン部とが非対称な構造のＭＯＳトラ
ンジスタを有する半導体装置の製造方法は、ゲート電極
膜上の第１の絶縁膜に形成した、少なくともＭＯＳトラ
ンジスタのチャネル方向のゲート電極の一方の端部を規
定するための開口側壁の、サイドウォール絶縁膜の底部
幅を、ソース部とドレイン部とが非対称な構造のＭＯＳ
トランジスタのゲート電極長とすることができるので、
従来の製法では作製が困難であった、ゲート電極長がマ
スク合わせ精度の２倍以下のゲート電極長の、ソース部
とドレイン部とが非対称な構造のＭＯＳトランジスタを
作製することが可能となる。従って、ソース部とドレイ
ン部とが非対称な構造のＭＯＳトランジスタを有する、
高集積化した半導体装置の作製が可能となる。
【図１】本発明を適用した実施の形態例の工程の前半を
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図で、（ａ）はポリシリコン膜上のＳｉ
Ｎ膜に開口を形成した状態、（ｂ）はＳｉＮ膜の開口側
壁にサイドウォール絶縁膜を形成した状態、（ｃ）はイ
オン注入法により、ソース部にソース層を形成した状態
である。
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図で、（ａ）はポリシリコン膜上のＳｉ
Ｎ膜に開口を形成した状態、（ｂ）はＳｉＮ膜の開口側
壁にサイドウォール絶縁膜を形成した状態、（ｃ）はイ
オン注入法により、ソース部にソース層を形成した状態
である。
【図２】本発明を適用した実施の形態例の工程の後半を
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図で、（ｄ）はＣＶＤＳｉＯ2 膜を堆積
した後、化学的機械研磨法により、ソース層上等にＣＶ
ＤＳｉＯ2 膜を形成した状態、（ｅ）はウェットエッチ
ング法によりＳｉＮ膜を除去し、その後ＲＩＥ法により
ポリシリコン膜をエッチングしてゲート電極部を形成
し、その後イオン注入法によりドレイン層を形成した状
態、（ｆ）はＣＶＤＳｉＯ2 膜をパターニングして、ソ
ース層やドレイン層のコンタクトホールの開口を形成し
た状態である。
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図で、（ｄ）はＣＶＤＳｉＯ2 膜を堆積
した後、化学的機械研磨法により、ソース層上等にＣＶ
ＤＳｉＯ2 膜を形成した状態、（ｅ）はウェットエッチ
ング法によりＳｉＮ膜を除去し、その後ＲＩＥ法により
ポリシリコン膜をエッチングしてゲート電極部を形成
し、その後イオン注入法によりドレイン層を形成した状
態、（ｆ）はＣＶＤＳｉＯ2 膜をパターニングして、ソ
ース層やドレイン層のコンタクトホールの開口を形成し
た状態である。
【図３】本発明を適用した実施の形態例の工程の前半を
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図である図１（ａ）〜図１（ｂ）に対応
させて示した概略平面図で、（ａ）は図１（ａ）のフォ
トレジストを除去した状態、（ｂ1 ）はＣＶＤＳｉＯ2
膜を堆積した後、フォトレジストをパターニングしてポ
リシリコンゲート電極コンタクト部にフォトレジストを
残存させ、その後エッチバックをして、サイドウォール
絶縁膜を形成した状態、（ｂ2 ）はフォトレジストを除
去した状態、（ｂ3 ）はゲート電極部となる部分のサイ
ドウォール絶縁膜やポリシリコンゲート電極コンタクト
部のＣＶＤＳｉＯ2 膜を残存させるためのフォトレジス
トを形成した状態である。
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図である図１（ａ）〜図１（ｂ）に対応
させて示した概略平面図で、（ａ）は図１（ａ）のフォ
トレジストを除去した状態、（ｂ1 ）はＣＶＤＳｉＯ2
膜を堆積した後、フォトレジストをパターニングしてポ
リシリコンゲート電極コンタクト部にフォトレジストを
残存させ、その後エッチバックをして、サイドウォール
絶縁膜を形成した状態、（ｂ2 ）はフォトレジストを除
去した状態、（ｂ3 ）はゲート電極部となる部分のサイ
ドウォール絶縁膜やポリシリコンゲート電極コンタクト
部のＣＶＤＳｉＯ2 膜を残存させるためのフォトレジス
トを形成した状態である。
【図４】本発明を適用した実施の形態例の工程の後半を
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図である図１（ｃ）および図２（ｄ）〜
図２（ｆ）に対応させて示した概略平面図で、（ｃ）は
サイドウォール絶縁膜、ポリシリコンゲート電極コンタ
クト部のＣＶＤＳｉＯ2 膜、ＳｉＮ膜をマスクとして、
ポリシリコン膜およびＳｉＯ2 膜をエッチングした後、
イオン注入法により、ソース部にソース層を形成した状
態、（ｄ）はＣＶＤＳｉＯ2 膜を堆積した後、化学的機
械研磨法により、ソース層上等にＣＶＤＳｉＯ2 膜を形
成した状態、（ｅ）はウェットエッチング法によりＳｉ
Ｎ膜を除去し、その後ＲＩＥ法によりポリシリコン膜を
エッチングしてゲート電極部を形成し、その後イオン注
入法によりドレイン層を形成した状態、（ｆ）はＣＶＤ
ＳｉＯ2 膜をパターニングして、ソース層やドレイン層
のコンタクトホールの開口を形成した状態である。
工程順に説明する、半導体装置のＭＯＳトンネル効果素
子部の概略断面図である図１（ｃ）および図２（ｄ）〜
図２（ｆ）に対応させて示した概略平面図で、（ｃ）は
サイドウォール絶縁膜、ポリシリコンゲート電極コンタ
クト部のＣＶＤＳｉＯ2 膜、ＳｉＮ膜をマスクとして、
ポリシリコン膜およびＳｉＯ2 膜をエッチングした後、
イオン注入法により、ソース部にソース層を形成した状
態、（ｄ）はＣＶＤＳｉＯ2 膜を堆積した後、化学的機
械研磨法により、ソース層上等にＣＶＤＳｉＯ2 膜を形
成した状態、（ｅ）はウェットエッチング法によりＳｉ
Ｎ膜を除去し、その後ＲＩＥ法によりポリシリコン膜を
エッチングしてゲート電極部を形成し、その後イオン注
入法によりドレイン層を形成した状態、（ｆ）はＣＶＤ
ＳｉＯ2 膜をパターニングして、ソース層やドレイン層
のコンタクトホールの開口を形成した状態である。
【図５】従来のＭＯＳトンネル効果素子を有する半導体
装置を説明する、半導体装置のＭＯＳトンネル効果素子
部の概略断面図で、（ａ）はフォトレジストとゲート電
極部をマスクとして、イオン注入法により、ソース層を
形成した状態、（ｂ）はフォトレジストとゲート電極部
をマスクとして、イオン注入法により、ドレイン層を形
成した状態、（ｃ）は層間絶縁膜１９にソース層やドレ
イン層等のコンタクトホールの開口を形成した状態であ
る。
装置を説明する、半導体装置のＭＯＳトンネル効果素子
部の概略断面図で、（ａ）はフォトレジストとゲート電
極部をマスクとして、イオン注入法により、ソース層を
形成した状態、（ｂ）はフォトレジストとゲート電極部
をマスクとして、イオン注入法により、ドレイン層を形
成した状態、（ｃ）は層間絶縁膜１９にソース層やドレ
イン層等のコンタクトホールの開口を形成した状態であ
る。
１…ＭＯＳトンネル効果素子部、２…ゲート電極部、３
…ソース部、４…ドレイン部、１１…半導体基板、１２
…素子分離領域、１３…ゲート電極、３０，４３…Ｓｉ
Ｏ2 膜、１４，４２…ポリシリコンゲート電極、１５，
１７，３３，３７，３９…フォトレジスト、１５ａ，１
７ａ…パターン側壁、１６，４０…ソース層、１８，４
４…ドレイン層、１９…層間絶縁膜、２０，２１，３
４，３５，４６，４７，４８…開口、３１…ポリシリコ
ン膜、３２…ＳｉＮ膜、３６…サイドウォール絶縁膜、
３８，３８ａ，４１，４５…ＣＶＤＳｉＯ2 膜、４２ａ
…ポリシリコンゲート電極コンタクト部
…ソース部、４…ドレイン部、１１…半導体基板、１２
…素子分離領域、１３…ゲート電極、３０，４３…Ｓｉ
Ｏ2 膜、１４，４２…ポリシリコンゲート電極、１５，
１７，３３，３７，３９…フォトレジスト、１５ａ，１
７ａ…パターン側壁、１６，４０…ソース層、１８，４
４…ドレイン層、１９…層間絶縁膜、２０，２１，３
４，３５，４６，４７，４８…開口、３１…ポリシリコ
ン膜、３２…ＳｉＮ膜、３６…サイドウォール絶縁膜、
３８，３８ａ，４１，４５…ＣＶＤＳｉＯ2 膜、４２ａ
…ポリシリコンゲート電極コンタクト部
Claims (8)
- 【請求項１】 ソース部とドレイン部とが非対称な構造
のＭＯＳトランジスタを有する半導体装置の製造方法に
おいて、 前記ＭＯＳトランジスタを形成するためのゲート電極膜
上に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜に、少なくとも前記ＭＯＳトランジス
タのチャネル方向のゲート電極の一方の端部を規定する
ための開口を形成する工程と、 第２の絶縁膜を堆積した後、前記第２の絶縁膜をエッチ
バックして、前記第１の絶縁膜の前記開口側壁にサイド
ウォール絶縁膜を形成する工程と、 前記第１の絶縁膜および前記サイドウォール絶縁膜をマ
スクとして、前記ゲート電極膜をパターニングする工程
と、 前記ＭＯＳトランジスタのゲート電極を規定する部分以
外の、前記サイドウォール絶縁膜をエッチングする工程
と、 前記サイドウォール絶縁膜および前記第１の絶縁膜をマ
スクとして、前記ゲート電極膜をエッチングする工程
と、 第３の絶縁膜を堆積した後、化学的機械研磨法を用いて
前記第３の絶縁膜を除去して、前記ゲート電極膜をエッ
チングした領域にのみ、前記第３の絶縁膜を残存させる
工程と、 前記サイドウォール絶縁膜および前記第３の絶縁膜をマ
スクとして、前記第１の絶縁膜と前記ゲート電極膜をエ
ッチングする工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記第２の絶縁膜の前記エッチバック
は、前記ＭＯＳトランジスタのゲート電極コンタクト部
形成用の、エッチングマスクとしてのフォトレジストパ
ターンを形成した後に行うことを特徴とする、請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の絶縁膜は、ＳｉＮ膜であるこ
とを特徴とする、請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記第１の絶縁膜の前記開口は、前記Ｍ
ＯＳトランジスタのゲート電極コンタクト部を含む開口
であることを特徴とする、請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記第２の絶縁膜は、ＣＶＤＳｉＯ2 膜
であることを特徴とする、請求項１に記載の半導体装置
の製造方法。 - 【請求項６】 前記サイドウォール絶縁膜の底部の幅
を、前記ＭＯＳトランジスタのチャネル方向のゲート電
極長に略等しくすることを特徴とする、請求項１に記載
の半導体装置の製造方法。 - 【請求項７】 前記第３の絶縁膜は、ＣＶＤＳｉＯ2 膜
であることを特徴とする、請求項１に記載の半導体装置
の製造方法。 - 【請求項８】 前記サイドウォール絶縁膜および前記第
３の絶縁膜をマスクとして、前記第１の絶縁膜と前記ゲ
ート電極膜をエッチングする工程の後に、 イオン注入法による低濃度拡散層を形成する工程と、 絶縁膜を堆積した後、エッチバックして、前記第１の絶
縁膜と前記ゲート電極膜とをエッチングした後に残存し
た領域の側壁にサイドウォール絶縁膜を形成する工程
と、 イオン注入法による高濃度拡散層を形成する工程とを有
することを特徴とする、請求項１に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1734998A JPH11220122A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1734998A JPH11220122A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220122A true JPH11220122A (ja) | 1999-08-10 |
Family
ID=11941581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1734998A Pending JPH11220122A (ja) | 1998-01-29 | 1998-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220122A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355218B2 (en) | 2004-08-13 | 2008-04-08 | Infineon Technologies Ag | Semiconductor component with a MOS transistor |
| JP2011108986A (ja) * | 2009-11-20 | 2011-06-02 | Fuji Electric Systems Co Ltd | 多段エピタキシャル方式による超接合半導体装置の製造方法 |
| WO2011124000A1 (zh) * | 2010-04-09 | 2011-10-13 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
| JP2013074288A (ja) * | 2011-09-29 | 2013-04-22 | Toshiba Corp | 半導体装置 |
| JP2014067958A (ja) * | 2012-09-27 | 2014-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014203851A (ja) * | 2013-04-01 | 2014-10-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1998
- 1998-01-29 JP JP1734998A patent/JPH11220122A/ja active Pending
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|---|---|---|---|---|
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| WO2011124000A1 (zh) * | 2010-04-09 | 2011-10-13 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| JP2012204583A (ja) * | 2011-03-25 | 2012-10-22 | National Institute Of Advanced Industrial & Technology | トンネルトランジスタの製造方法 |
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| JP2014067958A (ja) * | 2012-09-27 | 2014-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2014203851A (ja) * | 2013-04-01 | 2014-10-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
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