JPS6249750B2 - - Google Patents
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- JPS6249750B2 JPS6249750B2 JP57183014A JP18301482A JPS6249750B2 JP S6249750 B2 JPS6249750 B2 JP S6249750B2 JP 57183014 A JP57183014 A JP 57183014A JP 18301482 A JP18301482 A JP 18301482A JP S6249750 B2 JPS6249750 B2 JP S6249750B2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、半導体集積回路構造体、並びにサ
ブ・ミクロンのゲート長を有する電界効果トラン
ジスタ装置を有するような前記集積回路を製造す
る方法に関するものである。
ブ・ミクロンのゲート長を有する電界効果トラン
ジスタ装置を有するような前記集積回路を製造す
る方法に関するものである。
集積回路技術は、標準のフオトリソグラフイ技
術を拡張し、そして電子ビーム若しくはＸ線のリ
ソグラフイのようなより高価で複雑な技術を用い
る必要を避けることにより、１ミクロン乃至はそ
れ以下の範囲の狭いライン幅を得る必要を有して
いる。このような技術の１つが、IBM Technical
Disclosure Bulletin、“Narrow Line Widths
Masking Method”by H.B.Pogge、
November1976、Vol.19、No.６、pp.2057−2058に
述べられている。この方法は、後で多孔性シリコ
ンを酸化する多孔性シリコンの使用を含む。他の
技術は、IBM Technical Disclosure Bulletin、
by S.A.Abbas et al.、Vol.20、No.４、
September1977、pp.1376−1378に述べられてい
る。この技術は、ポリシリコンの形成において窒
化シリコンのような酸化障壁物質の中間マスクを
最初に用いることにより、マスクにされるポリシ
リコン・マスキング層の使用を述べている。この
方法により、約２ミクロンより小さなライン寸法
が得られる。
術を拡張し、そして電子ビーム若しくはＸ線のリ
ソグラフイのようなより高価で複雑な技術を用い
る必要を避けることにより、１ミクロン乃至はそ
れ以下の範囲の狭いライン幅を得る必要を有して
いる。このような技術の１つが、IBM Technical
Disclosure Bulletin、“Narrow Line Widths
Masking Method”by H.B.Pogge、
November1976、Vol.19、No.６、pp.2057−2058に
述べられている。この方法は、後で多孔性シリコ
ンを酸化する多孔性シリコンの使用を含む。他の
技術は、IBM Technical Disclosure Bulletin、
by S.A.Abbas et al.、Vol.20、No.４、
September1977、pp.1376−1378に述べられてい
る。この技術は、ポリシリコンの形成において窒
化シリコンのような酸化障壁物質の中間マスクを
最初に用いることにより、マスクにされるポリシ
リコン・マスキング層の使用を述べている。この
方法により、約２ミクロンより小さなライン寸法
が得られる。
米国特許第4209349号、第4209350号、第
4234362号及び第4256514号は、シリコン基体にお
ける例えばサブ・ミクロンのような狭い寸法にさ
れた領域を形成する方法を述べている。これらの
特許は、シリコン基体に実質的水平面及び実質的
垂直面を形成し、それから、実質的水平及び実質
的垂直の両表面に非常に薄い層を形成することを
含む。それからこの層は、垂直な層を実質的に残
し水平な層を実質的に除去する反応性イオン食刻
のような、異方性食刻プロセスを受ける。垂直な
層の寸法は、適用された層の最初の厚さに依存し
て調整される。このようにして、１ミクロン乃至
はそれ以下の狭い寸法領域が得られる。
4234362号及び第4256514号は、シリコン基体にお
ける例えばサブ・ミクロンのような狭い寸法にさ
れた領域を形成する方法を述べている。これらの
特許は、シリコン基体に実質的水平面及び実質的
垂直面を形成し、それから、実質的水平及び実質
的垂直の両表面に非常に薄い層を形成することを
含む。それからこの層は、垂直な層を実質的に残
し水平な層を実質的に除去する反応性イオン食刻
のような、異方性食刻プロセスを受ける。垂直な
層の寸法は、適用された層の最初の厚さに依存し
て調整される。このようにして、１ミクロン乃至
はそれ以下の狭い寸法領域が得られる。
集積回路の分野においては、チヤンネル長の高
精度な制御を有してサブ・ミクロンのチヤンネル
長の電界効果トランジスタを作るプロセスを開発
することに、大きな努力が払われてきた。この研
究の例としては、“Ａ New Edge−defined
Approach for Sub−micrometer MOSFET
Fabrication”by W.R.Hunter et al.、IEEE
Electron Device Letters、Vol.EDL−２No.１、
January1981、pp.4−６、及び“Submicrometer
Polysilicon Gate CMOS／SOS Technology”by
A.C.Ipri et al.published in IEEE
Transactions on Electron Devices、Vol.ED−
27、No.７、July1980、pp.1275−1279、並びに
“Ａ Novel Submicron Fabrication
Technique”by T.N.Jackson et al.published
in IEDM1979Conference Volume、pp.58−61が
ある。
精度な制御を有してサブ・ミクロンのチヤンネル
長の電界効果トランジスタを作るプロセスを開発
することに、大きな努力が払われてきた。この研
究の例としては、“Ａ New Edge−defined
Approach for Sub−micrometer MOSFET
Fabrication”by W.R.Hunter et al.、IEEE
Electron Device Letters、Vol.EDL−２No.１、
January1981、pp.4−６、及び“Submicrometer
Polysilicon Gate CMOS／SOS Technology”by
A.C.Ipri et al.published in IEEE
Transactions on Electron Devices、Vol.ED−
27、No.７、July1980、pp.1275−1279、並びに
“Ａ Novel Submicron Fabrication
Technique”by T.N.Jackson et al.published
in IEDM1979Conference Volume、pp.58−61が
ある。
最初の論文は、側壁の二酸化シリコンを形成す
るための反応性イオン食刻の技術に依存してい
る。２番目の論文は、ホウ素の横方向の拡散を含
んでいる。３番目の論文の方法は、通常にパター
ン化された金属層の縁部に金属をメツキすること
を用いる。その他の短チヤンネル電界効果トラン
ジスタ装置は、米国特許第4062699号、第4145459
号及び第4201603号に示されている。米国特許第
4062699号は、MOSFETのチヤンネル長を狭くす
るために、イオン注入及び拡散のプロセスを使用
する。米国特許第4145459号は、半導体基体の部
分に形成される凹所の使用を含み、そしてさら
に、凹所を横切る金属膜間の間隔がゲートの所望
の長さに等しくなるまで、凹所の各側壁に金属膜
をメツキすることも含む、プロセス手順を使用す
る。米国特許第4201603号は、ポリシリコン層の
縁部を制御可能にドープし、それから、ドープさ
れたポリシリコン領域を食刻しない物質で食刻す
ることにより、ドープされないポリシリコンを除
去することができるプロセスを含む。
るための反応性イオン食刻の技術に依存してい
る。２番目の論文は、ホウ素の横方向の拡散を含
んでいる。３番目の論文の方法は、通常にパター
ン化された金属層の縁部に金属をメツキすること
を用いる。その他の短チヤンネル電界効果トラン
ジスタ装置は、米国特許第4062699号、第4145459
号及び第4201603号に示されている。米国特許第
4062699号は、MOSFETのチヤンネル長を狭くす
るために、イオン注入及び拡散のプロセスを使用
する。米国特許第4145459号は、半導体基体の部
分に形成される凹所の使用を含み、そしてさら
に、凹所を横切る金属膜間の間隔がゲートの所望
の長さに等しくなるまで、凹所の各側壁に金属膜
をメツキすることも含む、プロセス手順を使用す
る。米国特許第4201603号は、ポリシリコン層の
縁部を制御可能にドープし、それから、ドープさ
れたポリシリコン領域を食刻しない物質で食刻す
ることにより、ドープされないポリシリコンを除
去することができるプロセスを含む。
米国特許第4182023号は、近接したソース／ド
レインの領域を有するゲート構造体の自動的な位
置合せを提供する、シリコン・ゲートのMOS電
界効果トランジスタを製造する方法を述べてい
る。そのプロセスは、第１の境界を有するマスク
された領域を提供するマスキング層をポリシリコ
ン上に形成すること、第１の境界から基板に沿つ
て離された第２の境界を有するシリコン電極をシ
リコン層から形成すること、そして第１の境界に
より制御され且つ第２の境界と一致する付随的境
界を有する不純物領域を形成するために、基板を
ドープすること、を含む。このプロセスは、寸法
の制御が劣つている。それは、制御するのが非常
に困難な、フオトレジスト・マスクを用いてゲー
トのポリシリコンを過剰食刻する。
レインの領域を有するゲート構造体の自動的な位
置合せを提供する、シリコン・ゲートのMOS電
界効果トランジスタを製造する方法を述べてい
る。そのプロセスは、第１の境界を有するマスク
された領域を提供するマスキング層をポリシリコ
ン上に形成すること、第１の境界から基板に沿つ
て離された第２の境界を有するシリコン電極をシ
リコン層から形成すること、そして第１の境界に
より制御され且つ第２の境界と一致する付随的境
界を有する不純物領域を形成するために、基板を
ドープすること、を含む。このプロセスは、寸法
の制御が劣つている。それは、制御するのが非常
に困難な、フオトレジスト・マスクを用いてゲー
トのポリシリコンを過剰食刻する。
それ故に、メモリ若しくは論理に使用できる集
積回路構造体中へ集積され得る、高密度、短チヤ
ンネルの電界効果トランジスタを提供すること
が、望ましい。また、誘電体分離で互いに分離さ
れたこのような短チヤンネルの電界効果トランジ
スタを有することも、有益である。このようなト
ランジスタは、できる限り低い漂遊容量値を有す
るべきである。
積回路構造体中へ集積され得る、高密度、短チヤ
ンネルの電界効果トランジスタを提供すること
が、望ましい。また、誘電体分離で互いに分離さ
れたこのような短チヤンネルの電界効果トランジ
スタを有することも、有益である。このようなト
ランジスタは、できる限り低い漂遊容量値を有す
るべきである。
本発明は、サブ・ミクロンの長さの装置成分を
有する半導体集積回路構造体を製造する方法であ
り、本発明においては、互いに基板内の半導体領
域を分離する、表面の分離パターンが、半導体基
板内に形成される。これらの半導体領域（トラン
ジスタ形成領域）は、装置（電界効果型トランジ
スタ）を含むように設計される。少なくとも１つ
の層が、装置領域の上に形成されそして食刻され
る。その結果として、装置領域を側壁のある部分
が横切つて伸びる、実質的に垂直な側壁を有する
パターン化された層を生じる。制御されたサブ・
ミクロンの厚さの側壁層が、これらの垂直な側壁
上に形成される。それから、パターン化された層
は除去され、装置領域を横切つて伸びる、サブ・
ミクロンの厚さの側壁層部分のパターンを残すこ
とになる。マスクとして用いられる制御されたサ
ブ・ミクロンの厚さの層により、例えば拡散若し
くはイオン注入の技術を用いて、PN接合の所望
のパターンが基板中に形成される。その効果は、
サブ・ミクロンのパターンが下にある領域へ転写
されることである。
有する半導体集積回路構造体を製造する方法であ
り、本発明においては、互いに基板内の半導体領
域を分離する、表面の分離パターンが、半導体基
板内に形成される。これらの半導体領域（トラン
ジスタ形成領域）は、装置（電界効果型トランジ
スタ）を含むように設計される。少なくとも１つ
の層が、装置領域の上に形成されそして食刻され
る。その結果として、装置領域を側壁のある部分
が横切つて伸びる、実質的に垂直な側壁を有する
パターン化された層を生じる。制御されたサブ・
ミクロンの厚さの側壁層が、これらの垂直な側壁
上に形成される。それから、パターン化された層
は除去され、装置領域を横切つて伸びる、サブ・
ミクロンの厚さの側壁層部分のパターンを残すこ
とになる。マスクとして用いられる制御されたサ
ブ・ミクロンの厚さの層により、例えば拡散若し
くはイオン注入の技術を用いて、PN接合の所望
のパターンが基板中に形成される。その効果は、
サブ・ミクロンのパターンが下にある領域へ転写
されることである。
前記の方法は、集積回路構造体中にサブ・ミク
ロンのゲート長の電界効果トランジスタ装置を形
成するという、特定の適用を見出し得る。この場
合には、装置領域の上に形成されるある層は、第
１のポリシリコン、金属シリサイド、又は同じよ
うな層、シリコン窒化物層、並びにその上の第２
のポリシリコン層等と同様に、電界効果トランジ
スタ装置のゲート誘電体層の一部分となるように
定められる二酸化シリコン層を含むことが好まし
い。好ましくは、実質的に垂直な側壁のパターン
が、第２のポリシリコン層に形成されると良い。
前記のように、側壁の層は、今の状況では、第１
のポリシリコン若しくは同じような層に側壁層の
幅を有する電界効果トランジスタ装置のゲート電
極を形成するために、窒化シリコン層及び第１の
ボリシリコン若しくは同じような層を食刻する際
に、マスクとして使用される。それから、装置領
域に電界効果装置の所望するソース／ドレインの
成分を形成するために、ゲート電極に近接してイ
オン注入が行なわれる。
ロンのゲート長の電界効果トランジスタ装置を形
成するという、特定の適用を見出し得る。この場
合には、装置領域の上に形成されるある層は、第
１のポリシリコン、金属シリサイド、又は同じよ
うな層、シリコン窒化物層、並びにその上の第２
のポリシリコン層等と同様に、電界効果トランジ
スタ装置のゲート誘電体層の一部分となるように
定められる二酸化シリコン層を含むことが好まし
い。好ましくは、実質的に垂直な側壁のパターン
が、第２のポリシリコン層に形成されると良い。
前記のように、側壁の層は、今の状況では、第１
のポリシリコン若しくは同じような層に側壁層の
幅を有する電界効果トランジスタ装置のゲート電
極を形成するために、窒化シリコン層及び第１の
ボリシリコン若しくは同じような層を食刻する際
に、マスクとして使用される。それから、装置領
域に電界効果装置の所望するソース／ドレインの
成分を形成するために、ゲート電極に近接してイ
オン注入が行なわれる。
漂遊容量の減少は、ソース／ドレインのPN接
合の上における、金属又はポリシリコンのゲート
の重なりを減少することにより、効果的に行なわ
れ得る。これは、単結晶基板の主表面に二酸化シ
リコンのゲート誘電体層を形成し、そしてその上
にポリシリコン、金属シリサイドの層又は同じよ
うな層を形成することにより、達成される。それ
からポリシリコン又は同じような層が、実質的に
垂直な側壁を有するポリシリコン層の部分を提供
するように食刻される。この部分は、最終的に、
電界効果装置のゲート電極の機能を果すことにな
る。コンフオーマル（conformal）は絶縁層を付
着し、そして続く、層の水平部分を除去して、ポ
リシリコン又は同じような層の実質的に垂直な側
壁上にスペーサーとしてコンフオーマルな層を実
質的に残すように、このコンフオーマルな層を異
方性食刻することにより、絶縁層は、垂直な側壁
部分に形成される。それから、装置の所望するソ
ース／ドレインのPN成分を形成するために、シ
リコン基板中へ不純物を与える導電性のイオン注
入が、行なわれる。ポリシリコン又は同じような
層の側壁上のコンフオーマルな層のスペーサー
は、ゲート電極からイオン注入の不純物を分離
し、それで続くアニーリング乃至は焼成のステツ
プの間に、不純物が移動してゲート電極の下に侵
入することは決して起きない。これにより、高度
に制御された方法で、重なり容量の問題は防止さ
れる。
合の上における、金属又はポリシリコンのゲート
の重なりを減少することにより、効果的に行なわ
れ得る。これは、単結晶基板の主表面に二酸化シ
リコンのゲート誘電体層を形成し、そしてその上
にポリシリコン、金属シリサイドの層又は同じよ
うな層を形成することにより、達成される。それ
からポリシリコン又は同じような層が、実質的に
垂直な側壁を有するポリシリコン層の部分を提供
するように食刻される。この部分は、最終的に、
電界効果装置のゲート電極の機能を果すことにな
る。コンフオーマル（conformal）は絶縁層を付
着し、そして続く、層の水平部分を除去して、ポ
リシリコン又は同じような層の実質的に垂直な側
壁上にスペーサーとしてコンフオーマルな層を実
質的に残すように、このコンフオーマルな層を異
方性食刻することにより、絶縁層は、垂直な側壁
部分に形成される。それから、装置の所望するソ
ース／ドレインのPN成分を形成するために、シ
リコン基板中へ不純物を与える導電性のイオン注
入が、行なわれる。ポリシリコン又は同じような
層の側壁上のコンフオーマルな層のスペーサー
は、ゲート電極からイオン注入の不純物を分離
し、それで続くアニーリング乃至は焼成のステツ
プの間に、不純物が移動してゲート電極の下に侵
入することは決して起きない。これにより、高度
に制御された方法で、重なり容量の問題は防止さ
れる。
さて特に、第１図乃至第８図を参照するに、高
密度集積回路構造体中にサブ・ミクロンのチヤン
ネル長を有する電界効果トランジスタを製造する
実施例が、それらの図には示されている。この実
施例にはまた、サブ・ミクロンのチヤンネル長を
有する電界効果トランジスタとともに同時に製造
されることになつている、標準の電界効果トラン
ジスタのチヤンネル長乃至はその他のライン幅ば
かりでなく、サブ・ミクロンのチヤンネル長をも
得るための技術が、示されている。プロセスは、
ＮチヤンネルMOSFET集積回路を形成するよう
に示されている。しかしながら、トランジスタの
種々の成分及び関連する領域の極性を単に変える
ことにより、本発明の実施例によつて、ｐチヤン
ネルの電界効果トランジスタが代わりに形成され
得ることは明らかである。
密度集積回路構造体中にサブ・ミクロンのチヤン
ネル長を有する電界効果トランジスタを製造する
実施例が、それらの図には示されている。この実
施例にはまた、サブ・ミクロンのチヤンネル長を
有する電界効果トランジスタとともに同時に製造
されることになつている、標準の電界効果トラン
ジスタのチヤンネル長乃至はその他のライン幅ば
かりでなく、サブ・ミクロンのチヤンネル長をも
得るための技術が、示されている。プロセスは、
ＮチヤンネルMOSFET集積回路を形成するよう
に示されている。しかしながら、トランジスタの
種々の成分及び関連する領域の極性を単に変える
ことにより、本発明の実施例によつて、ｐチヤン
ネルの電界効果トランジスタが代わりに形成され
得ることは明らかである。
最初の一連のステツプは、第１図を参照してわ
かるように、Ｐ−の＜100＞結晶方向を有するシ
リコン基板１０中において単結晶シリコンのある
領域を他の領域から分離するために分離手段を形
成することを含む。分離は、好ましくは、二酸化
シリコン、ガラス、ポリイミド等のような物質を
単独に又は組合せて用いる部分的な誘電体分離で
あると良い。部分的は誘電体分離１２の好ましい
パターンは、そこに電界効果装置が最終的に形成
されることになつている単結晶シリコンの表面領
域を画成する。このタイプの誘電体分離領域を形
成する方法は、当分野には数多くある。1971年６
月７日出願の米国特許出願通し番号第150609号又
は米国特許第3648129号に述べられているプロセ
スを用いることが好ましい。代わりに、米国特許
第4104086号に述べられているプロセスが、用い
られ得る。上記米国特許出願及び米国特許におい
ては、部分的な誘電体分離領域１２を形成するプ
ロセスが、詳細に述べられている。典型的には、
Ｐ＋領域１４が、反転層の形成、並びにその結果
生じる分離領域１２の下の分離された単結晶領域
の間の電気的な漏れを防ぐために、誘電体分離層
領域１２の下に形成される。
かるように、Ｐ−の＜100＞結晶方向を有するシ
リコン基板１０中において単結晶シリコンのある
領域を他の領域から分離するために分離手段を形
成することを含む。分離は、好ましくは、二酸化
シリコン、ガラス、ポリイミド等のような物質を
単独に又は組合せて用いる部分的な誘電体分離で
あると良い。部分的は誘電体分離１２の好ましい
パターンは、そこに電界効果装置が最終的に形成
されることになつている単結晶シリコンの表面領
域を画成する。このタイプの誘電体分離領域を形
成する方法は、当分野には数多くある。1971年６
月７日出願の米国特許出願通し番号第150609号又
は米国特許第3648129号に述べられているプロセ
スを用いることが好ましい。代わりに、米国特許
第4104086号に述べられているプロセスが、用い
られ得る。上記米国特許出願及び米国特許におい
ては、部分的な誘電体分離領域１２を形成するプ
ロセスが、詳細に述べられている。典型的には、
Ｐ＋領域１４が、反転層の形成、並びにその結果
生じる分離領域１２の下の分離された単結晶領域
の間の電気的な漏れを防ぐために、誘電体分離層
領域１２の下に形成される。
手短に言えば、埋設誘電体分離領域１２及び１
４は、その上に二酸化シリコン層（図示せず）を
形成するために、シリコン基板１０の表面を最初
に熱酸化することにより、形成される。それか
ら、窒化シリコン層（図示せず）が、化学気相付
着によりその上に付着される。窒化シリコン層
は、通常のリソグラフイ及び食刻の技術により、
分離領域の所望の位置に形成された開孔を有して
いる。窒化シリコン層中の開孔における二酸化シ
リコン層を通してホウ素をイオン注入することに
より、Ｐ＋領域１４が形成される。窒化シリコン
層は、ウエハの表面を覆つて残つている領域にお
いて、ホウ素イオンの侵透に対する効果的なマス
クをなす。それから、埋設酸化領域１２を形成す
るのに十分な時間の間、酸化雰囲気中にウエハを
設けることにより、埋設酸化物分離領域１２が成
長される。窒化シリコン及び二酸化シリコンの層
が、もはや、シリコン・ウエハの表面から除去さ
れる。互いに基板内の半導体領域を分離する、半
導体シリコン基板中の表面の分離パターンが、形
成される。
４は、その上に二酸化シリコン層（図示せず）を
形成するために、シリコン基板１０の表面を最初
に熱酸化することにより、形成される。それか
ら、窒化シリコン層（図示せず）が、化学気相付
着によりその上に付着される。窒化シリコン層
は、通常のリソグラフイ及び食刻の技術により、
分離領域の所望の位置に形成された開孔を有して
いる。窒化シリコン層中の開孔における二酸化シ
リコン層を通してホウ素をイオン注入することに
より、Ｐ＋領域１４が形成される。窒化シリコン
層は、ウエハの表面を覆つて残つている領域にお
いて、ホウ素イオンの侵透に対する効果的なマス
クをなす。それから、埋設酸化領域１２を形成す
るのに十分な時間の間、酸化雰囲気中にウエハを
設けることにより、埋設酸化物分離領域１２が成
長される。窒化シリコン及び二酸化シリコンの層
が、もはや、シリコン・ウエハの表面から除去さ
れる。互いに基板内の半導体領域を分離する、半
導体シリコン基板中の表面の分離パターンが、形
成される。
第１の絶縁層１６が、シリコン基体１０の表面
に形成される。この層は、好ましくは、シリコン
基板の表面上で部分的にゲート誘導体層となるよ
うに定められている、熱的に成長した二酸化シリ
コンであると良い。しかしながら、層は、代わり
に、二酸化シリコン、窒化シリコン、酸化アルミ
ニウム等の又はそれらの組合せでも構成され得
る。層は、好ましくは、熱的な二酸化シリコン層
を形成するために、約970℃の温度で酸素若しく
は酸素と水蒸気の雰囲気中で、熱的に成長される
と良い。この層の好ましい厚さは、約25nｍであ
る。二酸化シリコンを成長させる第２の方法は、
大気圧若しくは低圧の条件で、約450℃における
SiH4及びO2又は約800℃におけるSiH2、O2及び
N2Oの化学気相付着プロセスを用いることを含
む。窒化シリコンの付着は、通常、次のプロセス
条件を用いる化学気相付着によつて行なわれる。
即ち、例えば、米国特許第4089992号に記載され
ているような、大気圧若しくは低圧の条件で、約
800℃の温度においてSiH4、NH3及びN2のキヤリ
ヤ・ガスを用いることである。二酸化シリコン及
び窒化シリコンの組合せの絶縁層が形成される場
合には、これらの層の厚さは、例えば窒化シリコ
ンが10乃至20nｍであり、二酸化シリコンが10乃
至40nｍである。
に形成される。この層は、好ましくは、シリコン
基板の表面上で部分的にゲート誘導体層となるよ
うに定められている、熱的に成長した二酸化シリ
コンであると良い。しかしながら、層は、代わり
に、二酸化シリコン、窒化シリコン、酸化アルミ
ニウム等の又はそれらの組合せでも構成され得
る。層は、好ましくは、熱的な二酸化シリコン層
を形成するために、約970℃の温度で酸素若しく
は酸素と水蒸気の雰囲気中で、熱的に成長される
と良い。この層の好ましい厚さは、約25nｍであ
る。二酸化シリコンを成長させる第２の方法は、
大気圧若しくは低圧の条件で、約450℃における
SiH4及びO2又は約800℃におけるSiH2、O2及び
N2Oの化学気相付着プロセスを用いることを含
む。窒化シリコンの付着は、通常、次のプロセス
条件を用いる化学気相付着によつて行なわれる。
即ち、例えば、米国特許第4089992号に記載され
ているような、大気圧若しくは低圧の条件で、約
800℃の温度においてSiH4、NH3及びN2のキヤリ
ヤ・ガスを用いることである。二酸化シリコン及
び窒化シリコンの組合せの絶縁層が形成される場
合には、これらの層の厚さは、例えば窒化シリコ
ンが10乃至20nｍであり、二酸化シリコンが10乃
至40nｍである。
電界効果トランジスタが形成されることになつ
ている場合には、Ｐ−基板１０の表面の導電性は
調整される。しきい値Vtは、表面のＰ領域１８
を形成するために、例えば、ほぼ7KeVで約１×
1012cm-2の量のホウ素のイオン注入を用いて調整
される。
ている場合には、Ｐ−基板１０の表面の導電性は
調整される。しきい値Vtは、表面のＰ領域１８
を形成するために、例えば、ほぼ7KeVで約１×
1012cm-2の量のホウ素のイオン注入を用いて調整
される。
さて、表面の分離パターンを有する表面全体の
上に、並びに二酸化シリコン層１６の上に、第１
のポリシリコン層２０が付着される。ポリシリコ
ン層は、例えば、約500℃乃至1000℃の温度範囲
で、好ましくは約600℃で、水素雰囲気中におい
てシランを用いることにより、付着される。ポリ
シリコン層の厚さは、約100乃至1000nｍであ
り、好ましくは、250nｍである。この実施例に
おけるポリシリコン層は、第１の絶縁層１６上に
形成されるので、シリコン基体１０への電気的接
点をなさない。ポリシリコン層は、代わりに、付
着されるときにドープされるか、又は、実質的に
ドープされずに付着され、それから、続くPOCl3
の拡散又はイオン注入、並びに焼成のプロセスに
より、ドープされる。好ましくは、第１のポリシ
リコン層２０のPOCl3拡散ドーピングを用いると
良い。
上に、並びに二酸化シリコン層１６の上に、第１
のポリシリコン層２０が付着される。ポリシリコ
ン層は、例えば、約500℃乃至1000℃の温度範囲
で、好ましくは約600℃で、水素雰囲気中におい
てシランを用いることにより、付着される。ポリ
シリコン層の厚さは、約100乃至1000nｍであ
り、好ましくは、250nｍである。この実施例に
おけるポリシリコン層は、第１の絶縁層１６上に
形成されるので、シリコン基体１０への電気的接
点をなさない。ポリシリコン層は、代わりに、付
着されるときにドープされるか、又は、実質的に
ドープされずに付着され、それから、続くPOCl3
の拡散又はイオン注入、並びに焼成のプロセスに
より、ドープされる。好ましくは、第１のポリシ
リコン層２０のPOCl3拡散ドーピングを用いると
良い。
例えば、約50乃至100nｍの厚さの窒化シリコ
ン層２２は、80℃でのアンモニア中におけるシラ
ンの分解による化学気相付着によつて、付着され
る。他の絶縁層又は層の組合せが、窒化シリコン
層に代つて用いられ得る。また他の窒化シリコン
付着プロセスも、使用され得る。さて、ポリシリ
コンの第２の層２４が、ポリシリコンの第１の層
２０を形成するのに使用したプロセスを用いて付
着される。第２のポリシリコン層の厚さは、約
200乃至1000nｍである。
ン層２２は、80℃でのアンモニア中におけるシラ
ンの分解による化学気相付着によつて、付着され
る。他の絶縁層又は層の組合せが、窒化シリコン
層に代つて用いられ得る。また他の窒化シリコン
付着プロセスも、使用され得る。さて、ポリシリ
コンの第２の層２４が、ポリシリコンの第１の層
２０を形成するのに使用したプロセスを用いて付
着される。第２のポリシリコン層の厚さは、約
200乃至1000nｍである。
第２のポリシリコン層２４の垂直な側壁に制御
されたサブ・ミクロンの厚さの層を形成するプロ
セスは、第２図を参照することによりより現解さ
れる。定められた装置領域のある程度を横切つて
伸び、そして囲んでいる分離パターンの上までも
続いている、実質的に垂直な側壁を有する、第２
のポリシリコン層２４の残留部分を形成するため
に、標準のリソグラフイ及び食刻の技術が用いら
れる。このような領域２４の１つが、第２図の断
面に示されている。食刻ステツプは、好ましく
は、SF6／Cl2における反応性イオン食刻（RIE）
のような異方性の食刻プロセスであると良い。こ
のプロセスにおいては、熱的な二酸化シリコン
（図示せず）が、ポリシリコン層２４上に成長さ
れ、そしてフオトレジストが適用される。熱的な
二酸化シリコンが、CF4プラズマ中で食刻され
る。フオトレジストが除去され、そして層２４
が、SF6／Cl2中で食刻される。それから残つて
いる熱的な酸化物層が除去される。
されたサブ・ミクロンの厚さの層を形成するプロ
セスは、第２図を参照することによりより現解さ
れる。定められた装置領域のある程度を横切つて
伸び、そして囲んでいる分離パターンの上までも
続いている、実質的に垂直な側壁を有する、第２
のポリシリコン層２４の残留部分を形成するため
に、標準のリソグラフイ及び食刻の技術が用いら
れる。このような領域２４の１つが、第２図の断
面に示されている。食刻ステツプは、好ましく
は、SF6／Cl2における反応性イオン食刻（RIE）
のような異方性の食刻プロセスであると良い。こ
のプロセスにおいては、熱的な二酸化シリコン
（図示せず）が、ポリシリコン層２４上に成長さ
れ、そしてフオトレジストが適用される。熱的な
二酸化シリコンが、CF4プラズマ中で食刻され
る。フオトレジストが除去され、そして層２４
が、SF6／Cl2中で食刻される。それから残つて
いる熱的な酸化物層が除去される。
次のステツプは、ポリシリコン・パターン２４
の側壁に制御されたサブ・ミクロンの厚さの層を
形成することである。これは、好ましくは、ポリ
シリコン層２４の残つている部分の上に、コンフ
オーマルな絶縁層２６を付着することにより達成
されると良い。この層は、好ましくは、二酸化シ
リコンであると良いが、しかし、代わりに、ポリ
シリコン層２４とは異なる食刻特性を有する他の
物質であつても良い。付着プロセスは、厚さにお
いて非常に効果的に制御され得るものであり、そ
して、実質的に水平及び垂直な表面に同一の厚さ
で一様に付着するものである。さて、層２６は、
異方性食刻を受け、水平な表面から層２６を実質
的に除去し、そして第２のポリシリコン層の実質
的に垂直な表面に側壁層を残すことになる。この
食刻プロセスは、CF4／H2又はCHF3のプラズマ
中における反応性イオン食刻である。
の側壁に制御されたサブ・ミクロンの厚さの層を
形成することである。これは、好ましくは、ポリ
シリコン層２４の残つている部分の上に、コンフ
オーマルな絶縁層２６を付着することにより達成
されると良い。この層は、好ましくは、二酸化シ
リコンであると良いが、しかし、代わりに、ポリ
シリコン層２４とは異なる食刻特性を有する他の
物質であつても良い。付着プロセスは、厚さにお
いて非常に効果的に制御され得るものであり、そ
して、実質的に水平及び垂直な表面に同一の厚さ
で一様に付着するものである。さて、層２６は、
異方性食刻を受け、水平な表面から層２６を実質
的に除去し、そして第２のポリシリコン層の実質
的に垂直な表面に側壁層を残すことになる。この
食刻プロセスは、CF4／H2又はCHF3のプラズマ
中における反応性イオン食刻である。
ポリシリコン層２４の残りの部分は、第３図に
示されているように、残つているサブ・ミクロン
の側壁層２６を有する第３図の構造体を残すため
に、ピロカテコールの湿質化学食刻液中の食刻に
より、除去される。第４図は、構造体の平面図を
示す。第４図のライン３−３の断面が第３図に示
されている。埋設酸化物分離１２により互いにあ
る半導体領域１８を分離する、表面の分離パター
ンが、第４図から明らかにわかる。
示されているように、残つているサブ・ミクロン
の側壁層２６を有する第３図の構造体を残すため
に、ピロカテコールの湿質化学食刻液中の食刻に
より、除去される。第４図は、構造体の平面図を
示す。第４図のライン３−３の断面が第３図に示
されている。埋設酸化物分離１２により互いにあ
る半導体領域１８を分離する、表面の分離パター
ンが、第４図から明らかにわかる。
側壁のサブ・ミクロンの層を形成するために使
用されるコンフオーマルな層２６は、代わりに、
二酸化シリコン以外の物質で構成され得る。利用
できる他の物質は、窒化シリコン、三酸化アルミ
ニウム並びに二酸化シリコンとこれらの物質との
組合せである。側壁層２６の制御可能な厚さは典
型的には200乃至1000nｍであり、好ましくは約
500nｍである。側壁層２６の不所望の部分は、
通常のリソグラフイ及び食刻の技術を用いて除去
される。その結果、第５図の構造体を生じる。短
い長さのチヤンネルは、第５図の左側の装置領域
に、その領域を横切るライン２６の幅によつて示
されている。第５図の真中のライン２６は、高い
値の抵抗体としてのような種々の目的のために用
いられ得る、狭い幅のポリシリコン・ラインを形
成する。
用されるコンフオーマルな層２６は、代わりに、
二酸化シリコン以外の物質で構成され得る。利用
できる他の物質は、窒化シリコン、三酸化アルミ
ニウム並びに二酸化シリコンとこれらの物質との
組合せである。側壁層２６の制御可能な厚さは典
型的には200乃至1000nｍであり、好ましくは約
500nｍである。側壁層２６の不所望の部分は、
通常のリソグラフイ及び食刻の技術を用いて除去
される。その結果、第５図の構造体を生じる。短
い長さのチヤンネルは、第５図の左側の装置領域
に、その領域を横切るライン２６の幅によつて示
されている。第５図の真中のライン２６は、高い
値の抵抗体としてのような種々の目的のために用
いられ得る、狭い幅のポリシリコン・ラインを形
成する。
もつぱら集積回路におけるサブ・ミクロンのチ
ヤンネル長を有する電界効果トランジスタに関す
るプロセスが続く。コンフオーマルな側壁層２６
をマスクとして用いることにより、このプロセス
は続き、第１のポリシリコン層に電界効果トラン
ジスタ装置のゲート電極を形成するために、窒化
シリコン層２２及び第１のポリシリコン層２０が
食刻される。この結果、ポリシリコン・ゲート電
極は、側壁層の長さを有する。この時点で、セル
フ・アラインされたシリコン・ゲートのプロセス
は、装置を含むように定められた領域中に電界効
果トランジスタ装置の所望するPN接合のソー
ス／ドレイン成分を形成するために、ゲート電極
に近接して不純物を与える導電性のイオン注入ス
テツプで、続けられる。それから、半導体装置の
種々の成分に対する電気接点を有する開孔を備え
た絶縁層が、構造体の表面上に形成される。
ヤンネル長を有する電界効果トランジスタに関す
るプロセスが続く。コンフオーマルな側壁層２６
をマスクとして用いることにより、このプロセス
は続き、第１のポリシリコン層に電界効果トラン
ジスタ装置のゲート電極を形成するために、窒化
シリコン層２２及び第１のポリシリコン層２０が
食刻される。この結果、ポリシリコン・ゲート電
極は、側壁層の長さを有する。この時点で、セル
フ・アラインされたシリコン・ゲートのプロセス
は、装置を含むように定められた領域中に電界効
果トランジスタ装置の所望するPN接合のソー
ス／ドレイン成分を形成するために、ゲート電極
に近接して不純物を与える導電性のイオン注入ス
テツプで、続けられる。それから、半導体装置の
種々の成分に対する電気接点を有する開孔を備え
た絶縁層が、構造体の表面上に形成される。
代わりに、サブ・ミクロンの長さのチヤンネル
を有する装置に加えて、1000乃至10000nｍ程度
のチヤンネル長を有する、通常のチヤンネル長の
装置も形成され得る。第６図乃至第８図により示
されたプロセスは、サブ・ミクロンのチヤンネル
長のトランジスタとともに、通常の長さのチヤン
ネル長を有する電界効果トランジスタをさらに形
成することを示す。露出された窒化シリコン層２
２は、食刻により除去される。第６図に示された
パターンを残すために、レジストが覆うことを所
望しないところの領域では、露光、現象、そして
除去される第２のゲート・レジスト層３０を付着
することで、プロセスは続く。ポリシリコン層２
０が構造体の３６，３８及び３９で食刻されると
き、フオトレジスト層３０は、食刻マスクとして
働らく。４つの異なるタイプの構造が、第６図乃
至第８図に形成されているように、概略的に示さ
れている。第１の構造３２は、短チヤンネル長の
電界効果トランジスタである。第２の構造３４
は、狭いライン幅の導体パターンである。第３の
構造３６は、通常のチヤンネル長のFET装置で
ある。第４の構造３８は、広いライン幅の導体パ
ターンである。第６図に示されている構造体は、
通常、集積回路中にある。構造３２及び３６は、
各々短いチヤンネル長及び長いチヤンネル長の装
置である。集積回路の設計を最適にするために、
種々のチヤンネル長の装置が必要である。構造３
４は、高い値の抵抗体を形成し、そして構造３８
は、低い値の抵抗体即ち相互接続ラインとして用
いられ得る。
を有する装置に加えて、1000乃至10000nｍ程度
のチヤンネル長を有する、通常のチヤンネル長の
装置も形成され得る。第６図乃至第８図により示
されたプロセスは、サブ・ミクロンのチヤンネル
長のトランジスタとともに、通常の長さのチヤン
ネル長を有する電界効果トランジスタをさらに形
成することを示す。露出された窒化シリコン層２
２は、食刻により除去される。第６図に示された
パターンを残すために、レジストが覆うことを所
望しないところの領域では、露光、現象、そして
除去される第２のゲート・レジスト層３０を付着
することで、プロセスは続く。ポリシリコン層２
０が構造体の３６，３８及び３９で食刻されると
き、フオトレジスト層３０は、食刻マスクとして
働らく。４つの異なるタイプの構造が、第６図乃
至第８図に形成されているように、概略的に示さ
れている。第１の構造３２は、短チヤンネル長の
電界効果トランジスタである。第２の構造３４
は、狭いライン幅の導体パターンである。第３の
構造３６は、通常のチヤンネル長のFET装置で
ある。第４の構造３８は、広いライン幅の導体パ
ターンである。第６図に示されている構造体は、
通常、集積回路中にある。構造３２及び３６は、
各々短いチヤンネル長及び長いチヤンネル長の装
置である。集積回路の設計を最適にするために、
種々のチヤンネル長の装置が必要である。構造３
４は、高い値の抵抗体を形成し、そして構造３８
は、低い値の抵抗体即ち相互接続ラインとして用
いられ得る。
第６図のライン７−７に沿つた断面が、第７図
に示されている。第１のポリシリコン層２０は、
もはや、レジスト層３０及び側壁層２６を食刻マ
スクとして用いて食刻される。この構造体は、装
置３２及び３６に対する短いチヤンネル及び長い
チヤンネルのゲート長を画成し、またポリシリコ
ンの抵抗体３４及び相互接続ライン３８を画成す
る。さて、フオトレジスト層３０が除去される。
に示されている。第１のポリシリコン層２０は、
もはや、レジスト層３０及び側壁層２６を食刻マ
スクとして用いて食刻される。この構造体は、装
置３２及び３６に対する短いチヤンネル及び長い
チヤンネルのゲート長を画成し、またポリシリコ
ンの抵抗体３４及び相互接続ライン３８を画成す
る。さて、フオトレジスト層３０が除去される。
装置領域にＮ＋ソース／ドレインの領域を形成
するために、露出されたゲート誘電体の二酸化シ
リコン層１６は、食刻により除去され、続いて燐
若しくはヒ素のドーパントのイオン注入若しくは
拡散が行なわれるか、又は二酸化シリコン層は残
され、そして二酸化シリコン層を通してイオン注
入される。最初の代わりが使用される場合には、
その上に二酸化シリコン層を形成するために、露
出されるシリコン表面を再酸化する必要がある。
するために、露出されたゲート誘電体の二酸化シ
リコン層１６は、食刻により除去され、続いて燐
若しくはヒ素のドーパントのイオン注入若しくは
拡散が行なわれるか、又は二酸化シリコン層は残
され、そして二酸化シリコン層を通してイオン注
入される。最初の代わりが使用される場合には、
その上に二酸化シリコン層を形成するために、露
出されるシリコン表面を再酸化する必要がある。
さて、燐珪酸ガラス層４０を化学気相付着する
ことが好ましい。電界効果トランジスタ装置の
種々の成分への接点を開けるために、通常のリソ
グラフイ及び食刻の技術が使用される。それか
ら、第８図に示されるように、電界効果トランジ
スタ装置及び導体の種々の成分への電気的な接点
４６を形成するために、通常のリソグラフイ及び
食刻又はリフト・オフの技術により、配線が形成
される。
ことが好ましい。電界効果トランジスタ装置の
種々の成分への接点を開けるために、通常のリソ
グラフイ及び食刻の技術が使用される。それか
ら、第８図に示されるように、電界効果トランジ
スタ装置及び導体の種々の成分への電気的な接点
４６を形成するために、通常のリソグラフイ及び
食刻又はリフト・オフの技術により、配線が形成
される。
第１図乃至第８図のプロセスの変更が、第９図
及び第１０図に示されている。第１図乃至第８図
のプロセスが、PN接合のソース／ドレインの領
域を形成する点まで、本発明の実施例におけるよ
うに続けられる。このような領域を形成する前
に、コンフオーマルな化学気相付着される二酸化
シリコン又は同じような絶縁層が、装置構造体の
全体の上に形成される。コンフオーマルな化学気
相付着された層の水平部分を除去して、第１のポ
リシリコン層の側壁に二酸化シリコン層の側壁ス
ペーサー５０を残すために、異方性食刻が使用さ
れる。スペーサー５０が、第９図に示されてい
る。典型的には燐若しくはヒ素のような不純物を
与える導電性のイオン注入が、矢印５２並びに基
板５４中では点線によつて示されている。続く酸
化及びアニーリングのステツプは、点線から第１
０図に示されているように実線のソース／ドレイ
ン領域５６を完全に形成する。第１０図は、ま
た、燐珪酸ガラス絶縁層４０並びに装置の種々の
成分への電気接点４６の形成結果をも示してい
る。
及び第１０図に示されている。第１図乃至第８図
のプロセスが、PN接合のソース／ドレインの領
域を形成する点まで、本発明の実施例におけるよ
うに続けられる。このような領域を形成する前
に、コンフオーマルな化学気相付着される二酸化
シリコン又は同じような絶縁層が、装置構造体の
全体の上に形成される。コンフオーマルな化学気
相付着された層の水平部分を除去して、第１のポ
リシリコン層の側壁に二酸化シリコン層の側壁ス
ペーサー５０を残すために、異方性食刻が使用さ
れる。スペーサー５０が、第９図に示されてい
る。典型的には燐若しくはヒ素のような不純物を
与える導電性のイオン注入が、矢印５２並びに基
板５４中では点線によつて示されている。続く酸
化及びアニーリングのステツプは、点線から第１
０図に示されているように実線のソース／ドレイ
ン領域５６を完全に形成する。第１０図は、ま
た、燐珪酸ガラス絶縁層４０並びに装置の種々の
成分への電気接点４６の形成結果をも示してい
る。
また、本発明の本質的な特徴を妨げることな
く、そのシート抵抗を下げるために、第１のポリ
シリコン層の最上部にポリサイド（polycide）層
を形成することもできる。特に、それらは、異方
性食刻に関係する。例えば、タングステン・ポリ
サイドの反応性イオン食刻に関する詳細は、
IEEE Transactions on Electron Devices、Vol.
ED−28、No.11、Nov.1981、pp.1315−1319に示
されたL.Epraphによる論文に述べられている。
代わりに、第１のポリシリコン層は、全く、金属
シリサイドで置換され得る。利用できる金属シリ
サイドは、WSi2、TaSi2、PdSi2、PtSi2等であ
る。
く、そのシート抵抗を下げるために、第１のポリ
シリコン層の最上部にポリサイド（polycide）層
を形成することもできる。特に、それらは、異方
性食刻に関係する。例えば、タングステン・ポリ
サイドの反応性イオン食刻に関する詳細は、
IEEE Transactions on Electron Devices、Vol.
ED−28、No.11、Nov.1981、pp.1315−1319に示
されたL.Epraphによる論文に述べられている。
代わりに、第１のポリシリコン層は、全く、金属
シリサイドで置換され得る。利用できる金属シリ
サイドは、WSi2、TaSi2、PdSi2、PtSi2等であ
る。
本発明の技術は、Ｎチヤンネルの装置及びＰチ
ヤンネルの装置に別々に適用され得るので、これ
ら２つを組合せたり、幾くつかの付加ステツプに
より、コンプリメンタのMOSFETセルフ・アラ
イン配線技術を開発し得ることは、当業者にとつ
て明らかである。さらに、本発明の装置は、
MOSキヤパシタを有するダイナミツク・タイプ
又はスタテイツク・タイプのランダム・アクセ
ス・メモリ・セルへ、容易に適用され得る。
ヤンネルの装置に別々に適用され得るので、これ
ら２つを組合せたり、幾くつかの付加ステツプに
より、コンプリメンタのMOSFETセルフ・アラ
イン配線技術を開発し得ることは、当業者にとつ
て明らかである。さらに、本発明の装置は、
MOSキヤパシタを有するダイナミツク・タイプ
又はスタテイツク・タイプのランダム・アクセ
ス・メモリ・セルへ、容易に適用され得る。
(1) 1981年12月30日出願の米国特許出願通し番号
第335953号 (2) 1981年12月30日出願の米国特許出願通し番号
第335892号 (3) 1981年12月30日出願の米国特許出願通し番号
第335893号 (4) 1981年12月30日出願の米国特許出願通し番号
第335894号
第335953号 (2) 1981年12月30日出願の米国特許出願通し番号
第335892号 (3) 1981年12月30日出願の米国特許出願通し番号
第335893号 (4) 1981年12月30日出願の米国特許出願通し番号
第335894号
第１図乃至第８図は、本発明のサブ・ミクロン
のチヤンネル長を有する電界効果トランジスタを
形成するためのプロセスを概略的に示す。第９図
及び第１０図は、重なり容量の問題を克服するよ
うに第１図乃至第８図の実施例を変更したものを
示す。 １０……シリコン基板、２４……ポリシリコン
層、２６……コンフオーマルな絶縁層。
のチヤンネル長を有する電界効果トランジスタを
形成するためのプロセスを概略的に示す。第９図
及び第１０図は、重なり容量の問題を克服するよ
うに第１図乃至第８図の実施例を変更したものを
示す。 １０……シリコン基板、２４……ポリシリコン
層、２６……コンフオーマルな絶縁層。
Claims (1)
- 【特許請求の範囲】 １ 複数の電界効果型トランジスタを有する半導
体装置の製造方法において、 半導体基板表面に分離パターンを形成して各電
界効果型トランジスタを他の電界効果型トランジ
スタと分離して形成するためのトランジスタ形成
領域を画成する工程と、 前記トランジスタ形成領域の半導体基板表面に
ゲート絶縁層用の酸化物層を形成する工程と、 前記酸化物層の上にゲート電極層用の導電体層
を形成工程と、 前記導電体層の上に垂直な側壁を有する所定の
厚さの第１の被膜を形成する工程と、 前記第１の被膜の水平面及び前記側壁を第２の
被膜で被う工程と、 前記第２の被膜を垂直方向を優先的に食刻する
ことにより前記側壁上に前記所定の厚さに応じた
幅を有する前記第２の被膜の狭い側壁層を形成す
る工程と、 前記第１の被膜を除去する工程と、 前記狭い側壁層を食刻マスクとして用いて前記
酸化物層及び導電体層を食刻することによりゲー
ト絶縁層及びゲート電極層を形成する工程と、 前記狭い側壁層を除去する工程と、 前記ゲート電極層に隣接する半導体基板表面に
不純物イオンを導入してソース／ドレイン領域を
形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/335,891 US4430791A (en) | 1981-12-30 | 1981-12-30 | Sub-micrometer channel length field effect transistor process |
| US335891 | 1981-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118157A JPS58118157A (ja) | 1983-07-14 |
| JPS6249750B2 true JPS6249750B2 (ja) | 1987-10-21 |
Family
ID=23313652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183014A Granted JPS58118157A (ja) | 1981-12-30 | 1982-10-20 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4430791A (ja) |
| EP (1) | EP0083784B1 (ja) |
| JP (1) | JPS58118157A (ja) |
| DE (1) | DE3277265D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636834A (en) * | 1983-12-12 | 1987-01-13 | International Business Machines Corporation | Submicron FET structure and method of making |
| US4546535A (en) * | 1983-12-12 | 1985-10-15 | International Business Machines Corporation | Method of making submicron FET structure |
| US4532698A (en) * | 1984-06-22 | 1985-08-06 | International Business Machines Corporation | Method of making ultrashort FET using oblique angle metal deposition and ion implantation |
| US4649638A (en) * | 1985-04-17 | 1987-03-17 | International Business Machines Corp. | Construction of short-length electrode in semiconductor device |
| US4648173A (en) * | 1985-05-28 | 1987-03-10 | International Business Machines Corporation | Fabrication of stud-defined integrated circuit structure |
| US4654119A (en) * | 1985-11-18 | 1987-03-31 | International Business Machines Corporation | Method for making submicron mask openings using sidewall and lift-off techniques |
| DE3602461A1 (de) * | 1986-01-28 | 1987-07-30 | Telefunken Electronic Gmbh | Verfahren zum herstellen eines sperrschicht-feldeffekttransistors |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| US5223914A (en) * | 1989-04-28 | 1993-06-29 | International Business Machines Corporation | Follow-up system for etch process monitoring |
| EP0394597A1 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns |
| USH986H (en) * | 1989-06-09 | 1991-11-05 | International Business Machines Corporation | Field effect-transistor with asymmetrical structure |
| JPH0756892B2 (ja) * | 1989-06-20 | 1995-06-14 | 三菱電機株式会社 | 半導体装置 |
| US5362662A (en) * | 1989-08-11 | 1994-11-08 | Ricoh Company, Ltd. | Method for producing semiconductor memory device having a planar cell structure |
| EP0416141A1 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich |
| JPH09116009A (ja) * | 1995-10-23 | 1997-05-02 | Sony Corp | 接続孔の形成方法 |
| US5801088A (en) * | 1996-07-17 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming a gate electrode for an IGFET |
| US6040214A (en) * | 1998-02-19 | 2000-03-21 | International Business Machines Corporation | Method for making field effect transistors having sub-lithographic gates with vertical side walls |
| US6191446B1 (en) | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
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| CN110429030B (zh) * | 2019-07-30 | 2022-04-01 | 中国电子科技集团公司第十三研究所 | 纳米栅及纳米栅器件的制备方法 |
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| US4312680A (en) * | 1980-03-31 | 1982-01-26 | Rca Corporation | Method of manufacturing submicron channel transistors |
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-
1981
- 1981-12-30 US US06/335,891 patent/US4430791A/en not_active Expired - Lifetime
-
1982
- 1982-10-20 JP JP57183014A patent/JPS58118157A/ja active Granted
- 1982-12-27 EP EP82111972A patent/EP0083784B1/en not_active Expired
- 1982-12-27 DE DE8282111972T patent/DE3277265D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566450A (en) * | 1979-06-28 | 1981-01-23 | Ibm | Method of forming embedded oxide isolating region |
Also Published As
| Publication number | Publication date |
|---|---|
| US4430791A (en) | 1984-02-14 |
| DE3277265D1 (en) | 1987-10-15 |
| EP0083784A3 (en) | 1985-01-23 |
| EP0083784A2 (en) | 1983-07-20 |
| EP0083784B1 (en) | 1987-09-09 |
| JPS58118157A (ja) | 1983-07-14 |
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