DE3602461A1 - Verfahren zum herstellen eines sperrschicht-feldeffekttransistors - Google Patents

Verfahren zum herstellen eines sperrschicht-feldeffekttransistors

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Sperrschicht-Feldeffekttransistors mit einem Halbleiter­ körper, der einen Drainbereich, einen Sourcebereich und eine Gateelektrode zur Beeinflussung eines Kanalgebietes enthält. Der Sourcebereich und die Gateelektrode sind in der Projektion auf die Kanalebene derart übereinander an­ geordnet, daß die effektive Kanallänge so klein wird, daß eine Erhöhung der Elektronengeschwindigkeit im Kanal er­ zielt wird.
Ein derartiger Sperrschicht-Feldeffekttran­ sistor wird in der älteren Patentanmeldung P 35 35 002.4 beschrieben. Bei diesem Feldeffekttransistor geht es insbesondere darum, durch eine Reduzierung der effektiven Gatelänge die Hochfrequenzeigenschaften, die Grenzfrequenz und das Rauschverhalten des Sperrschicht-Feldeffekttran­ sistors wesentlich zu verbessern. Hierbei wird die Tatsache ausgenutzt, daß bei extrem kurzen Kanallängen die Sätti­ gungsgeschwindigkeit der Elektronen im aktiven Kanal stark zunimmt. Dieser Zusammenhang wird in der älteren Patent­ anmeldung beschrieben.
Bei dem erwähnten Sperrschicht-Feldeffekttransistor liegt daher die Kanallänge vorzugsweise unter 0,5 µm. Der ge­ wünschte Wert der Kanallänge schwankt allein um den Wert der Justiergenauigkeit bei den verwendeten Technologien, wobei diese Justiergenauigkeit < 0,1 µm beträgt.
Die sehr geringen effektiven Kanallängen werden dadurch erreicht, daß die Gateelektrode in der Projektion auf die Kanalebene den Sourcebereich geringfügig in Richtung Drainbereich überlappt. Es besteht auch die Möglichkeit, daß die dem Drainbereich zugewandte Kante der Gateelek­ trode in der Projektion auf die Kanalebene mit der dem Drainbereich zugewandten äußeren Kante des Sourcebereichs zusammenfällt. Hierbei wird die Ausdehnung der Raumla­ dungszone von der Kante des Sourcebereiches in Richtung Drainbereich ausgenutzt.
Der Erfindung liegt nunmehr die Aufgabe zugrunde, geeig­ nete Verfahrenstechnologien anzugeben, mit denen die ge­ wünschte Struktur des Sperrschicht-Feldeffekttransistors besonders gut verwirklicht werden kann. Diese Aufgabe wird bei einem Sperrschicht-Feldeffekttransistor der ein­ gangs beschriebenen Art erfindungsgemäß dadurch gelöst, daß der Halbleiterkörper zunächst mit einer das Kanalge­ biet bildenden Schicht bedeckt wird, daß ein Teil des Kanalgebietes mit einer Passivierungsschicht abgedeckt wird und in die freiliegenden Bereiche der Halbleiter­ oberfläche Störstellen implantiert werden, die unterhalb des Kanalgebietes hochdotierte Source- und Drainbereiche bilden, daß danach eine Oberflächenschicht der Passivie­ rungsschicht in dem an den Sourcebreich angrenzenden Teil abgetragen wird und an dem so freigelegten schmalen Be­ reich des Kanalgebietes eine Gateelektrode angeordnet wird.
Die Passivierungsschicht muß die Implantationsionen vom Halbleiterkörper fernhalten und besteht vorzugsweise aus Siliziumnitrid. Diese Passivierungsschicht wird kontrol­ liert geätzt, wobei die genannte Oberflächenschicht so­ wohl in vertikaler als auch in horizontaler Richtung ent­ fernt wird. Durch den vertikalen Abtrag entsteht somit über dem Kanalgebiet zwischen dem Source- und dem Drain­ bereich ein schmaler Bereich außerhalb der Sourcezone durch dessen Breite im wesentlichen die effektive Ka­ nallänge bestimmt ist.
Weitere vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
Die Erfindung wird nachfolgend anhand von Ausführungsbei­ spielen näher erläutert. Hierbei zeigen die Fig. 1a bis 1d verschiedene Fertigungsstadien im Schnitt, wobei jeweils nur der Teilbereich des Sperrschicht-Feldeffekt­ transistors dargestellt ist, der den Sourcebereich und die Gateelektrode umfaßt.
Fig. 2 zeigt in einer Schnittdarstellung den fertigen Sperrschicht-Feldeffekttransistor.
In Fig. 3 ist das Störstellenkonzentrationsprofil der Kanalzone sowie des Source- und des Drainbereichs darge­ stellt.
Die Fig. 4a bis 4c zeigen verschiedene Herstellungs­ phasen für den Sperrschicht-Feldeffekttransistor, wobei durch eine zweite Implantation ein Isolationsbereich er­ zeugt wird.
Die Fig. 4d zeigt den so hergestellten Feldeffekttransi­ stor im Schnitt.
Gemäß Fig. 1a wird auf einen hochohmigen Grundkörper 1, der beispielsweise aus Galliumarsenid besteht, eine Halb­ leiterschicht 2 aufgebracht, die n-dotiert ist und bei­ spielsweise 0,05 bis 0,2 µm dick ist. Die Störstellenkon­ zentration dieser das Kanalgebiet bildenden Schicht 2 liegt bei ca. 1017 Atomen/cm3. Die Schicht 2 kann durch Implantation oder durch Epitaxie auf den Halbleitergrund­ körper 1 aufgebracht werden. Auf ein Teilgebiet der n-lei­ tenden Kanalschicht 2 wird eine Passivierungsschicht 3 aufgebracht, die beispielsweise aus Siliziumnitrid besteht und das Durchdringen von Implantationsionen in das darun­ terliegende Kanalgebiet 2 verhindert. In die freiliegenden Teile der Halbleiteranordnung werden sodann Ionen 4 durch Implantation eingebracht, die das Kanalgebiet durchdringen und in dem darunterliegenden Bereich hochdotierte n⁺-lei­ tende Sourcebereiche 5 bzw.- Drainbereiche bilden. Hierbei wird der Effekt ausgenutzt, daß bei der Implantation von Störstellen das Konzentrationsmaximum in das Innere des Halbleiterkörpers verlegt werden kann. Dies ist bei­ spielsweise aus der Fig. 3 ersichtlich.
Gemäß Fig. 3 ist die das Kanalgebiet bildende Schicht 2 beispielsweise 0,1 µm dick und hat eine Störstellenkon­ zentration von ca. 1017 Atomen/cm3. Die ausgezogene Linie a zeigt das Implantationsprofil bei der Implantation von Siliziumionen in einem Galliumarsenidhalbleiterkörper. Das Konzentrationsmaximum liegt bei ca. 0,3 bis 0,4 µm Tiefe und beträgt ca. 1018 Atome/cm3. Die gestrichelt gezeichnete Kurve b zeigt das Störstellenprofil nach der Ionenimplantation, das durch die Zusammensetzung der Stör­ stellenkonzentration im Kanalgebiet 2 und das Implanta­ tionsprofil a zustande kommt. Nach der Implantation wer­ den die Störstellen ausgeheilt, wobei einem sehr schnellen Ausheilprozeß der Vorzug gegeben wird, um eine starke Ausdiffusion der Ladungsträger aus dem Implantationsbe­ reich zu verhindern. Ein solcher rasch ablaufender Ausheil­ prozeß wird beispielsweise durch Erhitzen mittels Lampen durchgeführt.
Gemäß Fig. 1b wird auf die Halbleiteranordnung dann eine weitere Passivierungsschicht 6 aufgebracht, die beispiels­ weise aus Silziumdioxyd besteht. Diese SiO2-Schicht 6 wird mit einer Fotolackschicht 7 bedeckt, die im defi­ nierten Abstand von der Kante der Siliziumnitridschicht 3 endet. Dieser Abstand zwischen der Fotolackschicht 7 und der Passivierungsschicht 3 bestimmt die Gatemetallisie­ rungslänge Lg 1 gemäß Fig. 2. Die Siliziumdioxydschicht wird in den nicht mit Fotolack 7 abgedeckten Bereichen wieder entfernt, so daß eine Struktur gemäß Fig. 1c ent­ steht. Über einem Teil des Sourcebereiches 5 befindet sich eine Passivierung 6 a, die im Abstand von der Passi­ vierungsschicht 3 endet. Der zwischen den beiden Passi­ vierungsschichten freigelegte Teil 8 der Halbleiterober­ fläche wird nach einem noch zu erfolgenden Ätzschritt mit der Gateelektrode bedeckt.
Beim Ätzvorgang wird eine Oberflächenschicht 9 der Passi­ vierungsschicht 3 durch kontrolliertes Ätzen entfernt. Hierbei erfolgt der Ätzangriff auf die Passivierungs­ schicht 3 sowohl in vertikaler als auch in horizontaler Richtung, was in der Fig. 1d durch eine gestrichelte Linie angedeutet ist. Die gestrichelte Linie zeigt das ursprüngliche Ausmaß der Passivierungsschicht 3, die durch den Ätzangriff allseitig reduziert wird und nunmehr die Bezeichnung 3 a trägt. Durch das Zurückweichen der Pas­ sivierungsschicht in horizontaler Richtung - bedingt durch den vertikalen Ätzangriff - wird ein Teil der Ka­ nalschicht 2 freigelegt, der nicht von der hochdotierten Schicht 5 erfaßt wird und somit einen effektiven Kanal bilden kann. In diesem Teil der den Kanal bildenden Schicht 2 kann sich im Betriebsfall eine Raumladungszone 14 ausbilden, durch die der Kanal ganz oder teilweise abgeschnürt werden kann. Zur Erzeugung der Raumladungs­ zone ist die Gateelektrode 10 erforderlich, die mit der Schicht 2 einen Schottkykontakt bildet. Der metallische Schottkykontakt 10 erstreckt sich vorzugsweise auf die beiden Passivierungsschichten 6 a und 3 a.
Aus der Fig. 2 ist der prinzipielle Aufbau des so her­ gestellten Sperrschicht-Feldeffekttransistors ersichtlich. Er besteht aus dem Sourcebereich 5 und dem Drainbereich 11, an die jeweils Anschlußkontakte 13 bzw. 12 als Source- bzw. Drainkontakt angebracht sind. Das Gebiet zwischen dem Sourcebreich 5 und dem Drainbereich 11 ist im wesent­ lichen von der Passivierungsschicht 3 bedeckt, die in einem geringen Abstand Lg 2 vor dem Sourcebereich 5 endet. Der Gatekontakt 10 mit der effektiven Gatemetallisierungs­ länge Lg 1 erstreckt sich auf die Passivierungsschicht 3 a einerseits und andererseits auf die gleichfalls bereits erwähnte Passivierungsschicht 6 a. Der Sperrschicht-Feld­ effekttransistor nach der Erfindung wird durch einen Selbstjustierungsvorgang erzeugt, wobei die effektive Ka­ nallänge Lg 2 allein durch einen kontrollierten Ätzvor­ gang extrem genau bestimmt werden kann. Vorzugsweise wird die Dicke der Oberflächenschicht 9, die durch diesen kon­ trollierten Ätzvorgang abgetragen wird, zwischen 0,01 bis 0,5 µm liegen, wobei jedes beliebige Maß durch die Dauer des Ätzvorganges herstellbar ist. Die ursprüngliche Dicke der Siliziumnitridschicht 3 wird daher wesentlich größer sein als die Dicke der abzutragenden Oberflächenschicht. Bei einem Ausführungsbeispiel ist die Schicht 3 ca. 1 µm dick.
In Fig. 4a ist die Transistorstruktur im Sourcebereich nach der Implantation der den Sourcebereich 5 bildenden Ionen 4 nochmals dargestellt. Bei der Ausheilung der im­ plantierten Ionen, die beispielsweise aus Silizium be­ stehen, ist ein Temperprozeß erforderlich, durch den je nach Art des Temperprozesses ein Ausdiffundieren der im­ plantierten Ladungsträger erfolgt. Dies wird bei der in den Fig. 4a bis 4d dargestellten Fertigungsvariante zur Erzeugung einer selbstjustierten Isolationszone im Sourcebereich 5 ausgenutzt. Wie aus der Fig. 4a ersicht­ lich, diffundieren die Ladungsträger beim Ausheilprozeß aus dem Sourcebereich 5 allseitig aus und bilden eine Er­ weiterung 5 a, die sich auch unter die Passivierungs­ schicht 3 erstreckt. Die Dicke dieses Ausdiffusionsberei­ ches 5 a liegt beispielsweise bei 0,1 µm.
Gemäß Fig. 4b wird nun die Passivierungsschicht 3 als Maske für einen weiteren Implantationsprozeß benutzt. Hierbei werden Ionen in einen Teil des Sourcebereiches 5 implantiert, die dort eine Isolationszone 15 bilden. Die implantierten Ionen 16 bestehen daher bei einem Gallium­ arsenidgrundkörper 1 beispielsweise aus Bor, Sauerstoff oder Wasserstoff. Die so erzeugte Isolationszone 15 ist bei dem dargestellten Ausführungsbeispiel etwas dicker als die das Kanalgebiet bildende Schicht 2.
Nach diesem zweiten Implantationsprozeß wird in der be­ reits geschilderten Weise eine Oberflächenschicht 9 der Passivierungsschicht 3 durch kontrolliertes Ätzen abge­ tragen, so daß die Kanalschicht 2 in einem schmalen Be­ reich freigelegt wird, der die effektive Kanallänge Lg 2 bestimmt. Die Gateelektrode 10 a aus einem Schottkymetall­ kontakt erstreckt sich einerseits auf das Isolationsge­ biet 15 und andererseits auf die Passivierungsschicht 3 a, so daß die wirksame Gatemetallisierungslänge an der Halb­ leiteroberfläche sehr gering bleibt und die Eingangskapa­ zität des Transistors extrem niedrig ist. Die so herge­ stellte komplette Feldeffekttransistorstruktur ergibt sich aus der Fig. 4d. Im Sourcebereich 5 befindet sich in geringem Abstand von der dem Drainbereich zugewandten äußeren Kante des hochdotierten Gebietes eine Isolations­ zone 15, auf die sich die Gate-Schottkyelektrode 10 a er­ streckt. Der schmale, wirksame Kanalbereich ist durch das kontrollierte Ätzen der Passivierungsschicht 3 entstanden, auf deren Reste 3 a sich die Gateelektrode 10 a gleichfalls er­ streckt. Der Sourcebereich 5 und der Drainbereich 11 ist mit je einer metallischen ohmschen Anschlußelektrode 13 bzw. 12 versehen. Die übrigen Bereiche der Halbleiterober­ fläche sind gleichfalls mit einer Passivierungsschicht bedeckt, die aus Siliziumdioxyd oder aus Silizunitrid besteht.

Claims (9)

1. Verfahren zum Herstellen eines Sperrschicht-Feldeffekt­ transistors aus einem Halbleiterkörper mit einem Drain­ bereich, einem Sourcebereich und einer Gateelektrode zur Beeinflussung eines Kanalgebietes wobei der Sourcebereich und die Gateelektrode in der Projektion auf die Kanalebene derart übereinander angeordnet werden, daß die effektive Kanallänge so klein wird, daß eine Erhöhung der Elektro­ nengeschwindigkeit im Kanal erzielt wird, dadurch gekenn­ zeichnet, daß der Halbleiterkörper (1) zunächst mit einer das Kanalgebiet bildenden Schicht (2) bedeckt wird, daß ein Teil des Kanalgebietes mit einer Passivierungsschicht (3) abgedeckt wird und in die freiliegenden Bereiche der Halbleiteroberfläche Störstellen implantiert werden, die unterhalb des Kanalgebietes hochdotierte Source- und Drainbereiche (5, 11) bilden, daß danach eine Oberflächen­ schicht (9) der Passivierungsschicht (3) in dem an den Sourcebereich (5) angrenzenden Teil abgetragen wird und an dem so freigelegten schmalen Bereich des Kanalgebietes eine Gatelektrode (10) angeordnet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Passivierungsschicht (3) Siliziumnitrid verwendet wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine n-leitende, das Kanalgebiet bildende Schicht (2) mit einer Dicke von ca. 0,1 bis 0,2 µm und einer Stör­ stellenkonzentration von ca. 1017 Atomen/cm3 verwendet wird, und daß die implantierten, n⁺-leitenden Source- und Drainbereiche (5, 11) unterhalb der das Kanalgebiet bil­ denden Schicht (2) eine Störstellenkonzentration von ca. 1018 bis 1019 Atomen/cm3 aufweisen.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Passivierungsschicht (3) derart kontrolliert geätzt wird, daß eine Oberflächenschicht (9) mit einer Dicke von ca. 0,01 bis 0,5 µm vertikal und horizontal abgetragen wird und diese Dicke die effektive Kanallänge (Lg 2) des danach aufgebrachten Gate-Schottkykontaktes (10) be­ stimmt.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß vor dem kontrollierten Ätzen der wesentliche Teil des Sourcebereiches (5) mit einer passivierenden Abdeckschicht (6 a) versehen wird, so daß der verbleibende Abstand zwischen dieser Abdeckschicht (6 a) und der kontrolliert geätzten Passivierungsschicht (3) nach dem Ätzvorgang die Gate- Metallisierungslänge (Lg 1) bestimmt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß als Abdeckschicht (6 a) Siliziumdioxyd verwendet wird.
7. Verfahren nach einem der vorangehenden Ansprüche da­ durch gekennzeichnet, daß als Halbleitermaterial III/V Verbindungsmaterial, insbesondere Gallium-Arsenid, ver­ wendet wird, und daß zur Bildung der n -leitenden Source­ und Drainbereiche (5, 11) Siliziumionen implantiert wer­ den.
8. Verfahren nach einem der vorangehenden Ansprüche, da­ durch gekennzeichnet, daß nach der Implantation der Stör­ stellen bildenden Ionen ein Temperprozeß zur Ausheilung der Störstellen durchgeführt wird, wobei sich der Source­ bereich geringfügig durch Ausdiffusion unter die Passi­ vierungsschicht (3) ausdehnt, daß danach Ionen implantiert werden, die eine begrenzte Oberflächenschicht (15) des Sourcebereiches (5) in eine Isolationszone umwandeln, daß nach diesem Implantationsprozeß die Passivierungsschicht (3) kontrolliert geätzt wird, und daß schließlich die Gate­ elektrode (10 a) aufgebracht wird, wobei der Abstand zwi­ schen der Isolationszone (15) und der kontrolliert ge­ ätzten Passivierungsschicht (3 a) die Gate-Metallisierungs­ länge (Lg 1) bestimmt.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß zur Erzeugung der Isolationszone (15) Bor, Sauerstoff- oder Wasserstoffionen implantiert werden.
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GB8701885A GB2185853B (en) 1986-01-28 1987-01-28 Process for the fabrication of a junction field-effect transistor
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3535002A1 (de) * 1985-10-01 1987-04-02 Telefunken Electronic Gmbh Sperrschicht-feldeffekttransistor
US4945067A (en) * 1988-09-16 1990-07-31 Xerox Corporation Intra-gate offset high voltage thin film transistor with misalignment immunity and method of its fabrication
EP0416141A1 (de) * 1989-09-04 1991-03-13 Siemens Aktiengesellschaft Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich
JPH06224225A (ja) * 1993-01-27 1994-08-12 Fujitsu Ltd 電界効果半導体装置
US5578512A (en) * 1993-09-07 1996-11-26 Industrial Technology Research Institute Power MESFET structure and fabrication process with high breakdown voltage and enhanced source to drain current
US7943445B2 (en) * 2009-02-19 2011-05-17 International Business Machines Corporation Asymmetric junction field effect transistor
US8691697B2 (en) 2010-11-11 2014-04-08 International Business Machines Corporation Self-aligned devices and methods of manufacture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD231175A1 (de) * 1984-10-04 1985-12-18 Ilmenau Tech Hochschule Feldeffekttransistor
DE3535002A1 (de) * 1985-10-01 1987-04-02 Telefunken Electronic Gmbh Sperrschicht-feldeffekttransistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997367A (en) * 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
US4093503A (en) * 1977-03-07 1978-06-06 International Business Machines Corporation Method for fabricating ultra-narrow metallic lines
US4338616A (en) * 1980-02-19 1982-07-06 Xerox Corporation Self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4354896A (en) * 1980-08-05 1982-10-19 Texas Instruments Incorporated Formation of submicron substrate element
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
US4430791A (en) * 1981-12-30 1984-02-14 International Business Machines Corporation Sub-micrometer channel length field effect transistor process
US4445267A (en) * 1981-12-30 1984-05-01 International Business Machines Corporation MOSFET Structure and process to form micrometer long source/drain spacing
JPS58173870A (ja) * 1982-04-05 1983-10-12 インタ−ナシヨナル　ビジネス　マシ−ンズ　コ−ポレ−シヨン 半導体装置の製造方法
US4587709A (en) * 1983-06-06 1986-05-13 International Business Machines Corporation Method of making short channel IGFET
JPS6182482A (ja) * 1984-09-29 1986-04-26 Toshiba Corp ＧａＡｓ電界効果トランジスタの製造方法
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD231175A1 (de) * 1984-10-04 1985-12-18 Ilmenau Tech Hochschule Feldeffekttransistor
DE3535002A1 (de) * 1985-10-01 1987-04-02 Telefunken Electronic Gmbh Sperrschicht-feldeffekttransistor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z: Solid State Technology, Febr. 1985, S.209-215 *

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Publication number Publication date
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US4753899A (en) 1988-06-28
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FR2593641B1 (fr) 1990-08-24

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