DE4219319B4 - MOS-FET und Herstellungsverfahren dafür - Google Patents

MOS-FET und Herstellungsverfahren dafür Download PDF

Info

Publication number
DE4219319B4
DE4219319B4 DE4219319A DE4219319A DE4219319B4 DE 4219319 B4 DE4219319 B4 DE 4219319B4 DE 4219319 A DE4219319 A DE 4219319A DE 4219319 A DE4219319 A DE 4219319A DE 4219319 B4 DE4219319 B4 DE 4219319B4
Authority
DE
Germany
Prior art keywords
gate
conductivity type
substrate
mos
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE4219319A
Other languages
English (en)
Other versions
DE4219319A1 (de
Inventor
Dae Kwan Kunpo Kang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of DE4219319A1 publication Critical patent/DE4219319A1/de
Application granted granted Critical
Publication of DE4219319B4 publication Critical patent/DE4219319B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

MOS-FET, mit
– einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
– einem auf dem Substrat (1) angeordnetes Gate;
– einem Kanalbereich des ersten Leitfähigkeitstyps, der unter einem Oberflächenteil des Substrats, der einem unter dem Gate definierten Bereich entspricht, positioniert ist;
– einem schwachkonzentrierten und einem hochkonzentrierten Source-Bereich (15, 17) eines zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der einer von gegenüberliegenden Seiten des Kanalbereichs entspricht, positioniert sind;
– einem schwachkonzentrierten und einem hochkonzentrierten Drain-Bereich (15a, 17a) des zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der der anderen der gegenüberliegenden Seiten des Kanalbereichs entspricht, positioniert sind;
– einem Paar von ersten Störstellenbereichen (10, 10a) des ersten Leitfähigkeitstyps, die so positioniert sind, daß sie den schwachkonzentrierten Source-Bereich vom zweiten Leitfähigkeitstyp bzw. den schwachkonzentrierten Drain-Bereich vom zweiten Leitfähigkeitstyp umgeben; und
– einem zweiten Störstellenbereich (11) vom ersten Leitfähigkeitstyp, der an einem Teil eines Volumens im...

Description

  • Die Erfindung betrifft einen MOS-FET (Feldeffekttransistor mit Metall-Oxid-Halbleiteraufbau), insbesondere einen Metall-Oxid-Halbleiter mit einer schwachdotierten Drainstruktur nach Anspruch 1, sowie ein Herstellungsverfahren dafür nach Anspruch 10.
  • Es ist auf diesem Gebiet der Technik wohlbekannt (beispielsweise IEEE Electron Device Letters, Vol. 11, No. 11, November 1990), das ein solcher MOS-FET mit einer schwachdotierten Drainstruktur dazu ausgelegt ist, die folgenden Effekte zu nutzen: Wenn an eine Steuerelektrode eine gegebene Spannung angelegt wird, wird zwischen einem Sourcebereich und einem Drainbereich ein Kanalbereich definiert, so dass Elektronen von dem Sourcebereich entlang dem Kanalbereich zum Drainbereich wandern.
  • Ein ganz typisches Verfahren zur Herstellung eines solchen MOS-FET mit einer schwachdotierten Drainstruktur wird nachstehend in Verbindung mit den 1A–1C beschrieben.
  • Die 1A–1C sind Querschnitte, die ein Verfahren zur Herstellung eines MOS-FET mit einer konventionellen schwachdotierten Drainstruktur veranschaulichen. Nach 1A läßt man über der Gesamtoberfläche eines p-Siliciumsubstrats 21 eine Gateoxidschicht 22 aufwachsen.
  • Implantieren von p-Kanalionen wird an Bereichen einschließlich eines Kanalbereichs durchgeführt, um so eine Schwellenspannung einzustellen und insbesondere eine Schwellenspannung eines Durchgriffs zu unterdrücken, der eventuell zusammen mit einem Kurzkanal auftritt.
  • Auf der Gateoxidschicht 22 wird eine Polysiliciumschicht gebildet, wie 1B zeigt. Durch Strukturieren der Polysiliciumschicht wird ein Gate 23 gebildet. Für die schwachdotierte Drainstruktur werden dann schwachkonzentrierte n-leitende (n–)-Source- und -Drainbereiche 24 und 24a gebildet, und zwar unter Anwendung eines Verfahrens der Implantation von schwachkonzentrierten n-leitenden Ionen und Nutzung des Gates 23 als Maske.
  • Danach wird eine Oxidschicht durch chemisches Bedampfen (CVD-Verfahren) gemäß 1C gebildet. Die Oxidschicht wird dann hinterätzt unter Bildung von Seitenwand-Oxidschichten 25 und 25a an gegenüberliegenden Seitenwänden des Gates 23.
  • Hochkonzentrierte n-leitende (n+)-Source- und -Drainbereiche 26 und 26a werden dann durch Implantieren von hochkonzentrierten n-leitenden Ionen gebildet, wobei das Gate 23 und die Gateseitenwand-Oxidschichten 25 und 25a als Maske dienen. Dadurch wird der MOS-FET mit der oben genannten schwachdotierten Drainstruktur erhalten.
  • Die Charakteristik des MOS-FET mit der schwachdotierten Drainstruktur gemäß den 1A–1C besteht darin, daß in die gesamte Oberfläche eines aktiven Bereichs des p-Siliciumsubstrats 1 implantierte p-leitende (p–)-Ionen niedriger Konzentration dazu dienen, eine Schwellenspannung einzustellen und das Auftreten eines Volumen-Durchgriffs zu verhindern.
  • 2 zeigt einen weiteren MOS-FET mit einer konventionellen schwachdotierten Drainstruktur. Die Struktur ist die gleiche wie in den 1A–1C mit Ausnahme eines niedrigkonzentrierten p-Bereichs 27. Daher wird das Verfahren zur Herstellung dieser Struktur nicht beschrieben.
  • In der Struktur von 2 dient dieser niedrigkonzentrierte p-Bereich 27 dazu, das Auftreten eines Volumen-Durchgriffs zu verhindern.
  • 3 zeigt einen weiteren MOS-FET mit einer konventionellen schwachdotierten Drainstruktur. Die Struktur ist dabei die gleiche wie in den 1A–1C mit der Ausnahme, daß an einem Teil eines Substratvolumens unter einem Gate ein schwachkonzentrierter p-Bereich 28 gebildet ist; daher wird das Verfahren zur Herstellung dieser Struktur nicht beschrieben.
  • Bei der Struktur von 3 hat dieser schwachkonzentrierte p-Bereich 28 die Funktion, die Schwellenspannung zu steuern und das Auftreten eines Volumen-Durchgriffs zu vermeiden. Diese Technik wird in der koreanischen Patentanmeldung 91-7882 vorgeschlagen.
  • Bei dem oben beschriebenen Stand der Technik treten jedoch die folgenden Probleme auf:
    Erstens ist im Fall der Struktur von 1 der schwachkonzentrierte p-Bereich durch den gesamten aktiven Bereich vorhanden, wodurch die Sperrschichtkapazität stark ansteigt. Da die Potentialschwelle am Kanalbereich insgesamt sehr hoch ist, wird die Beweglichkeit von Elektronen vom Source- zum Drain-Bereich stark verringert.
  • Zweitens ist im Fall der Struktur von 2 die Sperrschichtkapazität ebenfalls sehr hoch, weil der gesamte schwachkonzentrierte p-Bereich mit den schwach- und hochkonzentrierten n-leitenden Source/Drain-Bereichen verbunden ist. Da der Kanalbereich den schwachkonzentrierten p-Bereich nicht aufweist, ist es schwierig, das Auftreten eines Volumen-Durchgriffs in diesem Bereich zu vermeiden.
  • Da drittens im Fall der Struktur von 3 der schwachkonzentrierte p-Bereich im Mittelteil des Kanalbereichs liegt und von der Oberfläche des p-Siliciumsubstrats in Richtung zum Volumen verläuft, ist die Potentialschwelle in diesem Bereich sehr hoch. Infolgedessen wird die Beweglichkeit der Elektronen herabgesetzt.
  • Allgemein bedeutet das Durchgriff-Phänomen eine Verbindung zwischen Source- und Drainbereichen ohne irgendeinen Kanalbereich, wenn an diese Bereiche eine bestimmte Spannung angelegt wird. Ein solcher Durchgriff umfaßt einen Oberflächen-Durchgriff und einen Volumen-Durchgriff. Andererseits bedeutet die Schwellenspannung den kritischen Wert einer Gate-Spannung, der das Fließen eines Stroms zwischen Source- und Drainbereichen zuläßt. Der Pegel der Schwellenspannung wird durch Implantieren von schwachkonzentrierten p-Ionen (also eine Kanal-Ionenimplantation) bestimmt. In diesem Fall wird eine solche Kanal-Ionenimplantation durchgeführt, um die Schwellenspannung so einzustellen, um das Auftreten eines Durchgriffs zu vermeiden.
    •
  • Aufgabe der Erfindung ist daher die Bereitstellung eines MOS-FET mit einer schwachdotierten Drainstruktur, wobei das Auftreten eines Durchgriffs am Volumenteil eines Substrats vermieden wird. Dabei soll der MOS-FET mit schwachdotierter Drainstruktur in der Lage sein, die Sperrschichtkapazität zu verringern. Ferner soll es bei diesem MOS-FET möglich sein, die Beweglichkeit von Elektronen in einem Kanalbereich zu verbessern; außerdem wird ein Verfahren zur Herstellung eines solchen MOS-FET angegeben.
  • Gemäß einem Aspekt der Erfindung wird ein MOS-FET angegeben, der folgendes aufweist: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; ein auf dem Substrat angeordnetes Gate; einen Kanalbereich des ersten Leitfähigkeitstyps, der unter einem Oberflächenbereich des Substrats liegt, der einem unter dem Gate definierten Bereich entspricht; niedrig- und hochkonzentrierte Sourcebereiche eines zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der einer von gegenüberliegenden Seiten des Kanalbereichs entspricht, liegen; niedrig- und hochkonzentrierte Drainbereiche des zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der der anderen der gegenüberliegenden Seiten des Kanalbereichs entspricht, liegen; ein Paar von ersten Störstellenbereichen vom ersten Leitfähigkeitstyp, die so positioniert sind, daß sie den niedrigkonzentrierten Sourcebereich vom zweiten Leitfähigkeitstyp bzw. den niedrigkonzentrierten Drainbereich vom zweiten Leitfähigkeitstyp umgeben; und einen zweiten Störstellenbereich vom ersten Leitfähigkeitstyp, der an einem Teil eines Volumens im Substrat positioniert ist, der von der Substratoberfläche einen vorbestimmten Abstand aufweist, wobei das Volumen dem Kanalbereich entspricht.
  • Gemäß einem weiteren Aspekt sieht die Erfindung ein Verfahren zur Herstellung eines MOS-FET vor, das folgende Schritte aufweist: Markieren eines aktiven Bereichs und eines Feldbereichs in einem Substrat eines ersten Leitfähigkeitstyps; Bilden einer ersten Isolationsschicht und einer zweiten Isolationsschicht in dieser Reihenfolge auf den gesamten Bereichen des Substrats; Strukturieren der in dem aktiven Bereich angeordneten zweiten Isolationsschicht, um einen Teil der zweiten Isolationsschicht, der einer Gatezone entspricht, zu entfernen und dadurch einen Teil der ersten Isolationsschicht durch den entfernten Teil der zweiten Isolations schicht freizulegen, Strukturieren des freigelegten Teils der ersten Isolationsschicht, um ihren Teil mit einer Breite, die geringer als die Breite der Gatezone ist, zu entfernen und dadurch einen Teil der ersten Isolationsschicht mit einer vorbestimmten Breite von der zweiten Isolationsschicht unüberdeckt zu lassen; Implantieren einer Kanalstörstelle vom ersten Leitfähigkeitstyp mit einer vorbestimmten Konzentrationen in Bereichen, die unter Oberflächenteilen des Substrats liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines Volumens im Substrat, das einem zentralen Teil eines Kanalbereichs entspricht, unter Nutzung der unter der Gatezone befindlichen verbliebenen zweiten Isolationsschicht als Maske; Bilden eines Paars von ersten Störstellenbereichen an den Bereichen, die unter den Substratoberflächenteilen liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines zweiten Störstellenbereichs an dem Substratvolumen, das dem zentralen Teil des Kanalbereichs entspricht; Entfernen eines Teils der an den gegenüberliegenden Rändern der Gatezone verbliebenen ersten Isolationsschicht; Bilden eines Gates an einem Bereich, der zu konkaver Gestalt geformt ist und durch das Entfernen der ersten und der zweiten Isolationsschicht gebildet ist; Entfernen aller Teile der ersten und der zweiten Isolationsschicht, die über die Gatezone hinaus verblieben sind; Implantieren einer Störstelle niedriger Konzentration eines zweiten Leitfähigkeitstyps unter Nutzung des Gates als Maske, um niedrigkonzentrierte Source- und Drainbereiche in dem Substrat zu bilden; Bilden von Seitenwand-Isolationsschichten an gegenüberliegenden Seitenflächen des Gates; und Implantieren einer hochkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Nutzung des Gates und der Seitenwand-Isolationsschichten als Maske, um hochkonzentrierte Source- und Drainbereiche in dem Substrat zu bilden.
    •
  • Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausfüh rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
  • 1A bis 1C Querschnitte, die ein bekanntes Verfahren zur Herstellung eines MOS-FET zeigen;
  • 2 einen Querschnitt eines weiteren konventionellen MOS-FET;
  • 3 einen Querschnitt eines anderen konventionellen MOS-FET;
  • 4A bis 4M Querschnitte, die das Verfahren nach der Erfindung zur Herstellung eines MOS-FET veranschaulichen;
  • 5 ein Störstellenprofil in einem Kanalbereich in dem Schritt des Implantierens von schwachkonzentrierten p-leitenden Störstellenionen gemäß 4F;
  • 6A Störstellenprofile von n- und p-leitenden Störstellenionen unter der Linie a-a' in 4M;
  • 6B Störstellenprofile von n- und p-leitenden Störstellenionen unter der Linie c-c' in 1C;
  • 7A Störstellenprofile von n- und p-leitenden Störstellenionen entlang der Linie a-a' in 4M;
  • 7B Störstellenprofile von n- und p-leitenden Störstellenionen entlang der Linie c-c' in 1C;
  • 8A ein Störstellenprofil von p-leitenden Störstellenionen entlang der Linie b-b' in 4M;
  • 8B ein Störstellenprofil von p-leitenden Störstellenionen entlang der Linie d-d' in 1C;
  • 9A einen Potentialverlauf entlang der Linie a-a' in 4M;
  • 9B einen Potentialverlauf entlang der Linie c-c' in 1C;
  • 10A ein Diagramm, das die Elektronenbeweglichkeit im Fall der Struktur von 4M zeigt; und
  • 10B ein Diagramm, das die Elektronenbeweglichkeit im Fall der Struktur von 1C zeigt.
  • Die 4A–4M zeigen das Verfahren zur Herstellung eines MOS-FET mit schwachdotierter Drainstruktur.
  • Bei diesem Verfahren wird zuerst auf einem p-Siliciumsubstrat 1 eine Feldoxidschicht 2 gebildet, um einen Feldbereich und einen aktiven Bereich zu markieren, wie 4A zeigt. Auf der Feldoxidschicht 2 wird dann eine Kontaktflächen-Oxidschicht 3 gebildet. Auf der gesamten freiliegenden Oberfläche werden eine Nitridschicht 4 und eine Oxidschicht 5 in dieser Reihenfolge gebildet, wie 4B zeigt. Danach wird eine Fotoresistschicht 6 gebildet, um eine Gatezone auf der gesamten freiliegenden Oberfläche zu markieren. In diesem Fall sollte die Kontaktflächen-Oxidschicht, d. h. die erste Oxidschicht 3, die Nitridschicht 4 und die zweite Oxidschicht 5, jeweils voneinander verschiedene Ätz-Selektivität haben.
  • Wie 4C zeigt, wird dann die zweite Oxidschicht 5 einem Ätzschritt unterworfen, wobei die Fotoresistschicht 6 als Maske dient, um ihren an der Gatezone liegenden Bereich zu entfernen.
  • Nach dem Entfernen der Fotoresistschicht 6 wird auf der gesamten freiliegenden Oberfläche eine Polysiliciumschicht 7 vorbestimmter Dicke durch Bedampfen im Vakuum aufgebracht, wie 4D zeigt. In diesem Fall sollte die Polysiliciumschicht 7 eine Ätz-Selektivität haben, die von derjenigen der Nitridschicht 4 und der zweiten Oxidschicht 5 verschieden ist. Diese Polysiliciumschicht 7 zur Bildung von Seitenwänden kann durch eine Halbleiterschicht oder Isolationsschicht mit einer anderen Ätz-Selektivität ersetzt sein.
  • Nach 4E wird die Polysiliciumschicht 7 einem anisotropen Trockenätzschritt unterzogen unter Anwendung eines reaktiven Ionenätzverfahrens, so daß Seitenwand-Polysiliciumschichten 8 an beiden Seitenflächen der Gatezone gebildet werden. Unter Verwendung der restlichen zweiten Oxidschicht 5 und der Seitenwand-Polysiliciumschichten 8 als Maske wird die Nitridschicht 4 durch Trockenätzen entfernt, und zwar in einer Breite, die geringer als diejenige der Gatezone ist, wie 4F zeigt. Anschließend werden die Seitenwand-Polysiliciumschichten 8 entfernt. Zu diesem Zeitpunkt hat die Nitridschicht 4 freiliegende Teile, die an gegenüberliegenden Rändern des Gates liegen und nicht mit der zweiten Oxidschicht 5 bedeckt sind.
  • Danach werden schwachkonzentrierte p-leitende (p–)-Störstellenionen in das p-leitende Siliciumsubstrat 1 unter Anwendung einer vorbestimmten Energie implantiert. Beim Implantieren wird die restliche zweite Oxidschicht 5 als Maske genützt. Die schwachkonzentrierten p-leitenden Störstellenionen durchsetzen die Nitridschicht 4 und die erste Oxidschicht 3 und werden dann in entsprechenden Zonen implantiert, die unter Oberflächenteilen des p-Siliciumsubstrats 1 liegen, die gegenüberliegenden Rändern der Gatezone entsprechen. Die schwachkonzentrierten p-leitenden Störstellenionen werden ferner in ein Volumen im p-leitenden Siliciumsubstrat 1 implantiert. Das Volumen entspricht dem Kanalbereich. Die schwachkonzentrierten p-leitenden Störstellenionen-Zonen, die unter gegenüberliegenden Rändern der Gatezone liegen, haben geringere Tiefe und geringere Konzentration als die Volumenzone, d. h. der Kanalbereich, da in die erstgenannten Zonen implantierte Störstellenionen durch Teile der Nitridschicht 9 und der ersten Oxidschicht 3 gehen.
  • Anschließend erfolgt ein Ausheizen, um ein Diffundieren der implantierten schwachkonzentrierten p-leitenden Störstellenionen zu erreichen, so daß zwei erste p-leitende Störstellenzonen 10 und 10a und eine zweite p-leitende Störstellenzone 11 gebildet werden, die den vorgenannten drei Störstellenionen-Implantationszonen gemäß 4G entsprechen.
  • Dann wird auf dem p-Siliciumsubstrat 1 innerhalb der Gatezone durch Bedampfen im Vakuum eine Gateoxidschicht 12 abgeschieden, wie 4H zeigt. Auf der Gateoxidschicht 12 werden ein Polysilicium-Gate 13 und eine Gateabdeckoxidschicht 14 gebildet, wie 4I zeigt. Dann werden die erste Oxidschicht 3, die Nitridschicht 4 und die zweite Oxidschicht 5, die über die Gatezone hinaus verblieben sind, entfernt, wie 4I zeigt. Unter Verwendung der Gateabdeckoxidschicht 14 als Maske werden in das p-Siliciumsubstrat 1 schwachkonzentrierte n-leitende (n–)-Störstellenionen implantiert, wodurch schwachkonzentrierte Source- und Drainbereiche 15 und 15a an gegenüberliegenden Seiten der Maske gebildet werden. In diesem Fall sind die schwachkonzentrierten Source- und Drainbereiche 15 und 15a von den ersten p-leitenden Störstellenzonen 10 bzw. 10a umgeben.
  • Auf der gesamten freiliegnden Oberfläche wird dann durch Bedampfen im Vakuum eine dritte Oxidschicht 16 abgeschieden, wie 4J zeigt. Die dritte Oxidschicht 16 wird durch reaktives Ionenätzen einem anisotropen Trockenätzschritt unterworfen, so daß Gateseitenwand-Oxidschichten 16a an entgegengesetzten Seiten der Gatezone gebildet werden, wie 4K zeigt. Diese dritten Oxidschichten 16 können durch andere Isolationsschichten oder Halbleiterschichten ersetzt sein.
  • Unter Verwendung der Gateabdeckoxidschicht 14 und der Gateseitenwand-Oxidschichten 16a als Maske werden dann in das p-Siliciumsubstrat 1 hochkonzentrierte n-leitende (n+)-Störstellenionen implantiert unter Bildung von hochkonzentrierten n-Source- und -Drainbereichen 17 und 17a an entgegengesetzten Seiten der Maske, wie 4L zeigt.
  • Dann wird auf der gesamten freiliegenden Oberfläche eine vierte Oxidschicht 18 gebildet und dann trockengeätzt, so daß an entsprechenden Oberflächen von hochkonzentrierten n-Source- und -Drainbereichen 17 und 17a vergrabene Kontakte gebildet werden. Da auf den vergrabenen Kontakten ein Metall abgeschieden wird, werden eine Source-Elektrode 19 und eine Drain-Elektrode 19a gebildet. Zusätzlich zu einem solchen Metall kann das Material dieser Elektroden 19 und 19a Polysilicium aufweisen, das mit Störstellenionen einer bestimmten Leitfähigkeit dotiert ist.
  • 5 ist ein Störstellenprofil in Zonen K1 und K1 bei dem Schritt des Implantierens von schwachkonzentrierten p-leitenden Störstellenionen gemäß 4F. Aus 5 ist ersichtlich, daß die Zonen K1 an ihren Teilen nahe den Source- und Drainbereichen Spitzenwerte der Störstellenkonzentration haben. Andererseits hat der Bereich K2 einen Spitzenwert der Störstellenkonzentration in seinem zentralen Teil.
  • Wie aus 5 hervorgeht, haben also die Bereiche K1 Störstellenkonzentrationen, die allmählich. in ihrem Verlauf zu Source- bzw. Drainbereichen auf Spitzenwerte ansteigen. Ein solcher Anstieg der Störstellenkonzentration ermöglicht es, das Auftreten von Durchgriff-Erscheinungen in den Bereichen K1 zu vermeiden und die Schwellenspannung einzustellen. Das Auftreten eines Volumen-Durchgriffs im Bereich K2 wird ebenfalls dadurch vermieden, daß die Störstellenkonzentration in dem Bereich K2 ihren Spitzenwert im zentralen Teil hat, also in dem Teil, der dem zentralen Teil des Kanalbereichs entspricht.
  • Die Überlegenheit der Erfindung gegenüber dem Stand der Technik wird nachstehend in Verbindung mit den 6–9 analysiert. Dabei wurde jeweils eine Gatelänge von 0,5 μm verwendet.
  • 6A zeigt Störstellenprofile von n- und p-leitenden Störstellenionen entlang einer Tiefe von der Substratoberfläche zum Substratvolumen in 4M gemäß der Erfindung, wogegen 6B Störstellenprofile von n- und p-leitenden Störstellenionen entlang einer Tiefe von der Substratoberfläche zum Substratvolumen in 1C (Stand der Technik) zeigt. 7A zeigt Störstellenprofile von n- und p-leitenden Störstellenionen entlang der Linie a-a' (d. h. der Oberfläche des p-Siliciumsubstrats) in 4M, wogegen 7B Störstellenprofile von n- und p-leitenden Störstellenionen entlang der Linie c-c' (d. h. der Oberfläche des p-Siliciumsubstrats) in 1C zeigt. Andererseits zeigt 8A ein Störstellenprofil von p-leitenden Störstellenionen entlang der Linie b-b' im Kanalbereich von 4M, wogegen 8B ein Störstellenprofil von p-leitenden Störstellenionen entlang der Linie d-d' im Kanalbereich von 1C zeigt.
  • Im Fall von 6A zeigt das Störstellenprofil von p-leitenden Störstellenionen einen Höchstwert an den schraffierten Teilen im Kanalbereich gemäß der Erfindung. Somit ist der Potentialverlauf an diesen Teilen hoch. Es ist also möglich, die Schwellenspannung in einfacher Weise einzustellen, um das Auftreten von Durchgriffen zu vermeiden und das Auftreten eines Volumen-Durchgriffs zu verhindern. Im Fall von 6B (Stand der Technik) zeigt das Störstellenprofil von p-leitenden Störstellenionen einen niedrigen Wert im Kanalbereich. Infolgedessen kann ein Volumen-Durchgriff auftreten.
  • Im Fall von 7A hat die Störstellenkonzentration von p-leitenden Störstellenionen einen. Spitzenwert an Bereichen, die den Bereichen K1 (d. h. gegenüberliegenden Rändern der Gatezone) gemäß der Erfindung entsprechen. Infolgedessen kann die Schwellenspannung leicht eingestellt werden, und das Auftreten von Oberflächen-Durchgriffen kann vermieden werden. Die Störstellenkonzentration von p-leitenden Störstellenionen zeigt außerdem einen Spitzenwert an einem dem Bereich K2 (d. h. dem unter dem Kanalbereich liegenden Teil) entsprechenden Bereich. Infolgedessen kann das Auftreten eines Volumen-Durchgriffs vermieden werden. Aufgrund der Bereiche K1 und K2 ergibt sich ferner eine Verbesserung hinsichtlich der Beweglichkeit von Elektronen. Im Fall von 7B (Stand der Technik) ist das Störstellenprofil von p-leitenden Störstellenionen im Kanalbereich vollständig gleichmäßig. Infolgedessen ist die Gefahr des Auftretens eines Volumen-Durchgriffs hoch. Außerdem ist die Beweglichkeit der Elektronen verringert.
  • Im Fall von 8A gemäß der Erfindung zeigt die Störstellenkonzentration von p-leitenden Störstellenionen einen Spitzenwert an einem Bereich, der unter dem zentralen Teil des Kanalbereichs liegt. Infolgedessen wird das Auftreten eines Volumen-Durchgriffs vermieden. Im Fall von 8B (Stand der Technik) ist das Störstellenprofil von p-leitenden Störstellenionen im Kanalbereich vollständig gleichmäßig. Infolgedessen besteht eine hohe Wahrscheinlichkeit für das Auftreten eines Volumen-Durchgriffs.
  • 9A zeigt einen Potentialverlauf entlang der Linie a-a' in 4M gemäß der Erfindung, wogegen 9B einen Potentialverlauf entlang der Linie c-c' in 1C (Stand der Technik) zeigt.
  • Aus 9A geht hervor, daß der unter dem Gate liegende Kanalbereich ein hohes Potential aufweist und die Breite W1 einer Verarmungszone relativ groß ist. Andererseits weist im Fall von 9B der unter dem Gate liegende Kanalbereich geringeres Potential als in 9A auf. Außerdem ist die Breite W2 einer Verarmungszone geringer als die Breite W1 von 9A.
  • Andererseits ist die Sperrschichtkapazität C zwischen den n-leitenden Source/Drainbereichen und dem p-Siliciumsubstrat der Quadratwurzel der Breite W der Verarmungszone umgekehrt proportional, wie die folgende Gleichung (1) ergibt:
  • Figure 00140001
  • Daher zeigt die Struktur gemäß der Erfindung gegenüber dem Stand der Technik eine relativ niedrige Sperrschichtkapazität.
  • In dem Kanalbereich fließt der Strom im allgemeinen entlang der Substratoberfläche. 10A zeigt die Größe des Stroms ID, der sich in Abhängigkeit von der Änderung der Gatespannung VG ändert, im Fall der Struktur von 4M gemäß der Erfindung. Dagegen zeigt 10B die Größe des Stroms ID, der sich mit der Änderung der Gatespannung VG ändert, im Fall der Struktur von 1C (Stand der Technik). Aus den 10A und 10B geht hervor, daß bei einer Änderung der Gatespannung VG die Struktur gemäß 10A einen größeren Stromfluß aufweist als diejenige gemäß 10B. Infolgedessen hat die Struktur nach der Erfindung eine gegenüber dem Stand der Technik überlegene Charakteristik der Elektronenbeweglichkeit.
  • Aus der obigen Beschreibung ist ersichtlich, daß durch die Erfindung ein MOS-FET mit einer schwachdotierten Drainstruktur angegeben wird, wobei die Störstellenkonzentration von Kanalionen an gegenüberliegenden Rändern eines Gates und eines Substratvolumens unter einem Kanalbereich einen Spit zenwert aufweist. Mit dieser Struktur ist es möglich, das Auftreten von Volumen-Durchgriffen zu vermeiden, die Sperrschichtkapazität herabzusetzen und die Elektronenbeweglichkeit zu steigern.

Claims (21)

  1. MOS-FET, mit – einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; – einem auf dem Substrat (1) angeordnetes Gate; – einem Kanalbereich des ersten Leitfähigkeitstyps, der unter einem Oberflächenteil des Substrats, der einem unter dem Gate definierten Bereich entspricht, positioniert ist; – einem schwachkonzentrierten und einem hochkonzentrierten Source-Bereich (15, 17) eines zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der einer von gegenüberliegenden Seiten des Kanalbereichs entspricht, positioniert sind; – einem schwachkonzentrierten und einem hochkonzentrierten Drain-Bereich (15a, 17a) des zweiten Leitfähigkeitstyps, die unter einem Oberflächenteil des Substrats, der der anderen der gegenüberliegenden Seiten des Kanalbereichs entspricht, positioniert sind; – einem Paar von ersten Störstellenbereichen (10, 10a) des ersten Leitfähigkeitstyps, die so positioniert sind, daß sie den schwachkonzentrierten Source-Bereich vom zweiten Leitfähigkeitstyp bzw. den schwachkonzentrierten Drain-Bereich vom zweiten Leitfähigkeitstyp umgeben; und – einem zweiten Störstellenbereich (11) vom ersten Leitfähigkeitstyp, der an einem Teil eines Volumens im Substrat (1), der von der Substratoberfläche einen vorbestimmten Abstand aufweist, positioniert ist, wobei dieses Volumen dem Kanalbereich entspricht.
  2. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (1) und die ersten und zweiten Störstellenbereiche (10, 10a, 11) verschiedene Störstellenkonzentrationen haben, so daß der zweite Störstellenbereich (11) bzw. das Substrat (1) die höchste bzw. die niedrigste Störstellenkonzentration aufweisen.
  3. MOS-FET nach Anspruch 1, gekennzeichnet durch – eine Source-Elektrode (19), die mit dem hochkonzentrierten Source-Bereich (17) elektrisch verbunden ist; und – eine Drain-Elektrode (19a), die mit dem hochkonzentrierten Drain-Bereich (17a) elektrisch verbunden ist.
  4. MOS-FET nach Anspruch 3, dadurch gekennzeichnet, daß Materialien der Source- und der Drain-Elektrode (19, 19a) Metall sind.
  5. MOS-FET nach Anspruch 3, dadurch gekennzeichnet, daß Materialien der Source- und der Drain-Elektrode (19, 19a) Polysilicium sind, die mit Störstellenionen eines vorbestimmten Leitfähigkeitstyps dotiert sind.
  6. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß der erste bzw. der zweite Leitfähigkeitstyp p-Leitfähigkeit bzw. n-Leitfähigkeit sind.
  7. MOS-FET nach Anspruch 1, dadurch gekennzeichnet, daß das Gate folgendes aufweist: eine Gate-Isolationsschicht (12), eine auf der Gate-Isolationsschicht (12) gebildete Gate-Elektrode (13), eine auf der Gate-Elektrode (13) gebildete Gateabdeckisolationsschicht (14) und Gateseitenwand-Isolationsschichten (16a), die auf jeweiligen gegenüberliegenden Seitenflächen der Gate-Isolationsschicht, der Gate-Elektrode und der Gateabdeckisolationsschicht gebildet sind.
  8. MOS-FET nach Anspruch 7, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode (13) Metall ist.
  9. MOS-FET nach Anspruch 7, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Polysilicium ist, das mit Störstellenionen eines vorbestimmten Leitfähigkeitstyps dotiert ist.
  10. Verfahren zur Herstellung eines MOS-FET, mit folgenden Schritten: – Markieren eines aktiven Bereichs und eines Feldbereichs auf einem Substrat eines ersten Leitfähigkeitstyps; – Bilden einer ersten Isolationsschicht und einer zweiten Isolationsschicht in dieser Reihenfolge auf den Gesamtbereichen des Substrats; – Strukturieren der in dem aktiven Bereich befindlichen zweiten Isolationsschicht, um einen Teil der zweiten Isolationsschicht, der einer Gatezone entspricht, zu entfernen und dadurch einen Teil der ersten Isolationsschicht durch den entfernten Teil der zweiten Isolationsschicht hindurch freizulegen; – Strukturieren des freigelegten Teils der ersten Isolationsschicht, um ihren Teil, dessen Breite geringer als die Breite der Gatezone ist, zu entfernen und somit einen Teil der ersten Isolationsschicht mit vorbestimmter Breite von der zweiten Isolationsschicht unüberdeckt zu lassen; – Implantieren einer Kanalstörstelle des ersten Leitfähigkeitstyps mit einer vorbestimmten Konzentration in Bereichen, die unter Oberflächenteilen des Substrats liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und in einem Volumen im Substrat, das einem zentralen Teil eines Kanalbereichs entspricht, wobei die über die Gatezone hinausgehende verbliebene zweite Isolationsschicht als Maske dient; – Bilden eines Paars von ersten Störstellenbereichen an den Bereichen, die unter den Substrat-Oberflächenteilen liegen, die gegenüberliegenden Rändern der Gatezone entsprechen, und eines zweiten Störstellenbereichs an dem Substratvolumen, das dem zentralen Teil des Kanalbereichs entspricht; – Entfernen eines Teils der an den gegenüberliegenden Rändern der Gatezone verbliebenen ersten Isolationsschicht; – Bilden eines Gates an einem Bereich, der zu konkaver Gestalt geformt und durch Entfernen von ersten und zweiten Isolationsschichten gebildet ist; – Entfernen aller über die Gatezone hinaus verbliebenen Teile der ersten und der zweiten Isolationsschicht; – Implantieren einer schwachkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Anwendung des Gates als Maske, um schwachkonzentrierte Source- und Drain-Bereiche in dem Substrat zu bilden; – Bilden von Seitenwand-Isolationsschichten an gegenüberliegenden Seitenflächen des Gates; und – Implantieren einer hochkonzentrierten Störstelle eines zweiten Leitfähigkeitstyps unter Verwendung des Gates und der Seitenwand-Isolationsschichten als Maske, um hochkonzentrierte Source- und Drain-Bereiche in dem Substrat zu bilden.
  11. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß vor dem Schritt der Bildung der ersten Isolationsschicht eine Kontaktflächen-Isolationsschicht gebildet und gemeinsam mit der ersten Isolationsschicht in dem Schritt des Entfernens der ersten Isolationsschicht entfernt wird, der nach dem Implantieren der Kanalstörstelle des ersten Leitfähigkeitstyps in dem Substrat durchgeführt wird.
  12. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt, in dem ein Teil der ersten Isolationsschicht mit vorbestimmter Breite mit der zweiten Isolationsschicht unüberdeckt belassen wird, die folgenden Schritte umfaßt: – Bilden einer dritten Isolationsschicht über der gesamten freiliegenden Oberfläche nach Bildung des durch Entfernen der zweiten Isolationsschicht von der Gatezone gebildeten konkaven Bereichs, wobei die dritte Isolationsschicht eine Ätz-Selektivität hat, die von derjenigen der ersten und der zweiten Isolationsschicht verschieden ist; – Ätzen der dritten Isolationsschicht, um Seitenwand-Isolationsschichten an gegenüberliegenden Seitenflächen des konkaven Bereichs zu bilden; – Ätzen der ersten Isolationsschicht unter Nutzung der über die Gatezone hinaus verbliebenen zweiten Isolationsschicht und der Seitenwand-Isolationsschichten als Maske, um einen Teil der ersten Isolationsschicht, dessen Breite geringer als die Breite des Gates ist, zu entfernen; und – Entfernen der Seitenwand-Isolationsschichten.
  13. Verfahren zur Herstellung eines MOS-FET nach Anspruch 12, dadurch gekennzeichnet, daß der Schritt des Ätzens der dritten Isolationsschicht ein anisotropes Trockenätzen umfaßt.
  14. Verfahren zur Herstellung eines MOS-FET nach Anspruch 13, dadurch gekennzeichnet, daß das anisotrope Trockenätzen ein reaktives Ionenätzen ist.
  15. Verfahren zur Herstellung eines MOS-FET nach Anspruch 12, dadurch gekennzeichnet, daß ein Material der Seitenwand-Isolationsschichten ein Halbleitermaterial ist, dessen Ätz-Selektivität von derjenigen der ersten und zweiten Isolationsschichten verschieden ist.
  16. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß die erste und die zweite Isolationsschicht jeweils verschiedene Ätz-Selektivität haben.
  17. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der zweite Störstellenbereich eine höhere Konzentration und eine größere Tiefe von der Substratoberfläche als der erste Störstellenbereich hat.
  18. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt der Bildung des Gates die folgenden Schritte aufweist: – Bilden einer Gate-Isolationsschicht auf der freiliegenden Substratoberfläche; – Bilden einer Gate-Elektrode auf der Gate-Isolationsschicht; und – Bilden einer Gateabdeckisolationsschicht auf der Gate-Elektrode.
  19. Verfahren zur Herstellung eines MOS-FET nach Anspruch 10, dadurch gekennzeichnet, daß der erste bzw. der zweite Leitfähigkeitstyp p-Leitfähigkeit bzw. n-Leitfähigkeit sind.
  20. Verfahren zur Herstellung eines MOS-FET nach Anspruch 18, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Polysilicium ist, das mit Störstellenionen eines vorbestimmten Leitfähigkeitstyps dotiert ist.
  21. Verfahren zur Herstellung eines MOS-FET nach Anspruch 18, dadurch gekennzeichnet, daß ein Material der Gate-Elektrode Metall ist.
DE4219319A 1991-06-14 1992-06-12 MOS-FET und Herstellungsverfahren dafür Expired - Lifetime DE4219319B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019910009872A KR940006702B1 (ko) 1991-06-14 1991-06-14 모스패트의 제조방법
KR9872/91 1991-06-14

Publications (2)

Publication Number Publication Date
DE4219319A1 DE4219319A1 (de) 1993-01-14
DE4219319B4 true DE4219319B4 (de) 2005-06-23

Family

ID=19315815

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4219319A Expired - Lifetime DE4219319B4 (de) 1991-06-14 1992-06-12 MOS-FET und Herstellungsverfahren dafür

Country Status (5)

Country Link
US (1) US5219777A (de)
JP (1) JP3223329B2 (de)
KR (1) KR940006702B1 (de)
DE (1) DE4219319B4 (de)
TW (1) TW363228B (de)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835216B2 (ja) * 1991-09-12 1998-12-14 株式会社東芝 半導体装置の製造方法
EP0549055A3 (en) * 1991-12-23 1996-10-23 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device provided with a field effect transistor, and such a semiconductor device
KR940004711Y1 (ko) * 1992-07-06 1994-07-20 조길완 흘러내림 방지 수단을 구비한 바지
US5432103A (en) * 1992-06-22 1995-07-11 National Semiconductor Corporation Method of making semiconductor ROM cell programmed using source mask
US5583067A (en) * 1993-01-22 1996-12-10 Intel Corporation Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
US5399508A (en) * 1993-06-23 1995-03-21 Vlsi Technology, Inc. Method for self-aligned punchthrough implant using an etch-back gate
CN1035294C (zh) * 1993-10-29 1997-06-25 电子科技大学 具有异形掺杂岛的半导体器件耐压层
US5571737A (en) * 1994-07-25 1996-11-05 United Microelectronics Corporation Metal oxide semiconductor device integral with an electro-static discharge circuit
US5536959A (en) * 1994-09-09 1996-07-16 Mcnc Self-aligned charge screen (SACS) field effect transistors and methods
US5472897A (en) * 1995-01-10 1995-12-05 United Microelectronics Corp. Method for fabricating MOS device with reduced anti-punchthrough region
US5484743A (en) * 1995-02-27 1996-01-16 United Microelectronics Corporation Self-aligned anti-punchthrough implantation process
US5605855A (en) * 1995-02-28 1997-02-25 Motorola Inc. Process for fabricating a graded-channel MOS device
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
FR2735904B1 (fr) * 1995-06-21 1997-07-18 Commissariat Energie Atomique Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors
US5712501A (en) * 1995-10-10 1998-01-27 Motorola, Inc. Graded-channel semiconductor device
US5637514A (en) * 1995-10-18 1997-06-10 Micron Technology, Inc. Method of forming a field effect transistor
US5688706A (en) * 1996-08-01 1997-11-18 Vanguard International Semiconductor Corporation Method for fabricating a MOSFET device, with local channel doping, self aligned to a selectively deposited tungsten gate
US5739066A (en) 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
US20020137890A1 (en) * 1997-03-31 2002-09-26 Genentech, Inc. Secreted and transmembrane polypeptides and nucleic acids encoding the same
KR100290884B1 (ko) * 1998-05-04 2001-07-12 김영환 반도체소자및그제조방법
US6130135A (en) * 1998-05-18 2000-10-10 Powerchip Semiconductor Corp. Method of fabricating lightly-doped drain transistor having inverse-T gate structure
US6143611A (en) 1998-07-30 2000-11-07 Micron Technology, Inc. Semiconductor processing methods, methods of forming electronic components, and transistors
JP2000049344A (ja) * 1998-07-31 2000-02-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6117739A (en) * 1998-10-02 2000-09-12 Advanced Micro Devices, Inc. Semiconductor device with layered doped regions and methods of manufacture
KR100336040B1 (ko) * 1999-04-23 2002-05-08 윤종용 할로 구조를 지닌 전계 효과 트랜지스터 및 제조 방법
US6159808A (en) * 1999-11-12 2000-12-12 United Semiconductor Corp. Method of forming self-aligned DRAM cell
US6461918B1 (en) 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US7132712B2 (en) 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6818513B2 (en) 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US7345342B2 (en) 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7061066B2 (en) 2001-10-17 2006-06-13 Fairchild Semiconductor Corporation Schottky diode using charge balance structure
KR100859701B1 (ko) 2002-02-23 2008-09-23 페어차일드코리아반도체 주식회사 고전압 수평형 디모스 트랜지스터 및 그 제조 방법
US6967154B2 (en) * 2002-08-26 2005-11-22 Micron Technology, Inc. Enhanced atomic layer deposition
US7033891B2 (en) 2002-10-03 2006-04-25 Fairchild Semiconductor Corporation Trench gate laterally diffused MOSFET devices and methods for making such devices
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7265415B2 (en) 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
US7385248B2 (en) 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
JP4356115B2 (ja) 2006-02-28 2009-11-04 ツインバード工業株式会社 マッサージ装置
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7944018B2 (en) * 2006-08-14 2011-05-17 Icemos Technology Ltd. Semiconductor devices with sealed, unlined trenches and methods of forming same
US7723172B2 (en) * 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US8012806B2 (en) * 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
JP6058960B2 (ja) * 2012-09-27 2017-01-11 エスアイアイ・セミコンダクタ株式会社 カレントミラー回路
US10777661B2 (en) 2018-03-01 2020-09-15 Ipower Semiconductor Method of manufacturing shielded gate trench MOSFET devices
US11251297B2 (en) 2018-03-01 2022-02-15 Ipower Semiconductor Shielded gate trench MOSFET devices
WO2019169361A1 (en) 2018-03-01 2019-09-06 Hamza Yilmaz Self-aligned trench mosfet structures and methods
CN113519054B (zh) * 2019-03-01 2024-03-26 艾鲍尔半导体 制造屏蔽栅极沟槽mosfet装置的方法
US11469313B2 (en) 2020-01-16 2022-10-11 Ipower Semiconductor Self-aligned trench MOSFET and IGBT structures and methods of fabrication

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856470A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS6142963A (ja) * 1984-08-06 1986-03-01 Nec Corp 半導体装置の製造方法
JPS6273769A (ja) * 1985-09-27 1987-04-04 Toshiba Corp Ｍｏｓトランジスタの製造方法
JP2723147B2 (ja) * 1986-06-25 1998-03-09 株式会社日立製作所 半導体集積回路装置の製造方法
JPH0797606B2 (ja) * 1986-10-22 1995-10-18 株式会社日立製作所 半導体集積回路装置の製造方法
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5073512A (en) * 1989-04-21 1991-12-17 Nec Corporation Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region
US4931408A (en) * 1989-10-13 1990-06-05 Siliconix Incorporated Method of fabricating a short-channel low voltage DMOS transistor
US5108935A (en) * 1990-11-16 1992-04-28 Texas Instruments Incorporated Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
BUTI, Tapi N. et.al.: A New Asymmetrical Halo Source GOLD Drain (HS-GOLD) Deep Sub-Half-Micro- meter n-MOSFET Design for Reliability and Perfor- mance. In: IEEE Transaction on Electron Devices, Vol.38, No.8, Aug.1991, S.1757-1784 *
BUTI, Tapi N.; et.al.: A New Asymmetrical Halo Source GOLD Drain (HS-GOLD) Deep Sub-Half-Micro- meter n-MOSFET Design for Reliability and Perfor- mance. In: IEEE Transactions on Electron Devices, Vol.38, No.8, Aug.1991, S.1757-1784
KR 91-7882
PFISTER James R. et.al.: A Poly-Framed LDD Sub- Half-Micrometer CMOS Technology. In: IEEE ElectronDevice Letters, Vol.11,No.11, Nov.1990, S.529-531 *
PFISTER; James R.; et al.: A Poly-Framed LDD Sub- Half-Micrometer CMOS Technology. In: IEEE Electron Device Letters, Vol.11,No.11, Nov.1990, S.529-531
R 91-7882 *

Also Published As

Publication number Publication date
JPH0629532A (ja) 1994-02-04
KR930001477A (ko) 1993-01-16
US5219777A (en) 1993-06-15
KR940006702B1 (ko) 1994-07-25
TW363228B (en) 1999-07-01
JP3223329B2 (ja) 2001-10-29
DE4219319A1 (de) 1993-01-14

Similar Documents

Publication Publication Date Title
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE10296953B4 (de) Herstellungsverfahren für einen Doppelgatetransistor
DE69520782T2 (de) Randabschlussmethode und Struktur für Leistungs-MOSFET
DE69111929T2 (de) Halbleiteranordnung auf einem dielektrischen isolierten Substrat.
DE2502235C2 (de)
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE10234392B4 (de) Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE4208537C2 (de) MOS-FET-Struktur und Verfahren zu deren Herstellung
DE3237539A1 (de) Mikroelektronisches schattenmaskierverfahren zur verminderung des punchthrough
DE1913052A1 (de) Halbleitervorrichtung
DE3709708C2 (de) Halbleitervorrichtung sowie Verfahren zur Herstellung eines Feldeffekttransistors
DE3932621A1 (de) Halbleitervorrichtung und verfahren zur herstellung derselben
DE19931324A1 (de) Siliciumcarbid-Mos-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE112010002352T5 (de) FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und Verfahren zur Herstellung der FinFET-Strukturen
EP1517361A2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE4042163A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE69924338T2 (de) Verfahren zur herstellung von halbleiterbauelementen mit einem graben-gate
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
EP0000545B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung
DE68928951T2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren

Legal Events

Date Code Title Description
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8141 Disposal/no request for examination
8110 Request for examination paragraph 44
8170 Reinstatement of the former position
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right