DE10296953B4 - Herstellungsverfahren für einen Doppelgatetransistor - Google Patents

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Abstract

Verfahren zum Herstellen eines Transistors, wobei das Verfahren die folgenden Schritte umfasst:
a) Bereitstellen eines Halbleitersubstrats;
b) Strukturieren des Halbleitersubstrats zum Bereitstellen einer ersten Substratkante;
c) Bereitstellen einer ersten Gatestruktur mit einem ersten Ferminiveau an der ersten Substratkante;
d) Strukturieren des Halbleitersubstrats zum Bereitstellen einer zweiten Substratkante, wobei die erste und die zweite Substratkante des Halbleitersubstrats ein Transistorsubstrat definieren; und
e) Bereitstellen einer zweiten Gatestruktur mit einem zweiten Ferminiveau an der zweiten Substratkante.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft allgemein das Gebiet der Halbleiterherstellung und insbesondere ein Verfahren zur Herstellung von Doppelgate-Feldeffekttransistoren.
  • 1. TECHNISCHER HINTERGRUND
  • Um ein wettbewerbsfähiges Preis-Leistungs-Verhältnis bei der Herstellung von Halbleiterbauelementen einzuhalten, ist die Packungsdichte in integrierten Schaltungen ständig erhöht worden. Um diese Erhöhung der Packungsdichte zu ermöglichen, werden immer neue Verfahren benötigt, durch welche die Größe dieser Halbleiterbauelemente verringert werden kann.
  • Der Drang nach immer höheren Packungsdichten ist bei den CMOS-Technologien besonders stark, und zwar bei der Entwicklung und bei der Fertigung von Feldeffekttransistoren (field effect transistor, FET). FETs werden in fast allen Arten von integrierten Schaltungen (d. h. Mikroprozessoren, Speichern usw.) verwendet. Leider führt die zunehmende Packungsdichte in CMOS-FETs oft zu einer Verschlechterung der Leistungsdaten und/oder der Zuverlässigkeit.
  • Ein zur Erhöhung der Packungsdichte vorgeschlagener FET-Typ ist ein Doppelgate-Feldeffekttransistor. Doppelgate-FETs verwenden zwei Gates (Gateelektrode, die sich zu beiden Seiten des Substrats befinden, um die CMOS-Abmessungen skalieren und gleichzeitig brauchbare Leistungsdaten beibehalten zu können. Insbesondere nimmt durch die Verwendung des doppelten Gates die Gatefläche zu, wodurch der Transistor den Strom besser steuern kann, ohne dass sich die Gatelänge des Transistors vergrößert. Dadurch kann der Doppelgate-FET den Strom wie ein größerer Transistor steuern, ohne so viel Fläche wie dieser größere Transistor zu beanspruchen.
  • Leider sind die Entwicklung und die Fertigung von Doppelgate-CMOS-Transistoren mit mehreren Schwierigkeiten verbunden. Erstens sind die relativen Abmessungen eines Doppelgatetransistors mit zuverlässigen Leistungsdaten und möglichst geringen Abmessungen so beschaffen, dass dessen stabile Fertigung nur unter Schwierigkeiten möglich ist. Zweitens hängt die Schwellenspannung eines Doppelgatetransistors stark von dem für die beiden Gates verwendeten Material ab. Insbesondere haben die derzeitigen Fertigungsverfahren zu einem Doppelgatetransistor geführt, der entweder eine zu hohe oder eine zu niedrige Schwellenspannung aufweist. Wenn zum Beispiel die Gates mit derselben Polarität wie die Quelle (Source) dotiert sind, ist die Schwellenspannung im Allgemeinen fast gleich null. Wenn die Gates hingegen mit der der Quelle entgegengesetzten Polarität dotiert sind, beträgt die Schwellenspannung etwa ein Volt. Bei den meisten CMOS-Anwendungen sind beide Werte unerwünscht.
  • In Kim, Keunwoo; Fossum, Jerry G.: „Double-Gate CMOS: Symmetrical-versus Asymetrical-Gate Devices”, IEEE Trans. On Electron Devices, ISSN 0018–9383, Feb. 2001, Vol. 48, No. 2, Seite 294– 299, werden Assymetrische Doppelgate-FETs mit symmetrischen Doppelgate-FETs verglichen. Es werden jedoch keine Verfahren zu deren Herstellung angegeben.
  • In Wong, H. -S. Philip, Chan, K. K.; Taur, Y.: „Self-Aligned (Top and Bottom) Double-Gate MOSFET with a 25 nm thick silicon channel”, IEDM, ISSN 0-7803-4100, 1997, Seite 427–430, werden verschiedene Orientierungen der Kantenlagen von Doppelgate-FETs gezeigt, ohne jedoch auf deren Herstellung einzugehen. Jedoch behandelt die Patentschrift US 5 391 506 A die Herstellung einer Orientierung mit „narrow wire” wie Darstellung d). Es werden Fragen der schrägen Implantation abgehandelt (vgl. etwa die 1 bis 6 und Spalte 6, Zeile 6–22). Die Herstellung des Transistorsubstrats bzw. des „narrow wire” bzw. einer „Fin” erfolgt durch Elektronenstrahl-Lithografie (vgl. Spalte 5, Zeile 55–65).
  • Gemäß der Patentschrift US 6 242 783 B1 bildet die den Leitungskanal tragenden, in der p-Schicht (25) gebildeten Mesas bzw. „Fin” bzw. „narrow wire”, durch Photolithografie (vgl. Spalte 9, Zeile 30–40). Zudem wird angeregt, auch Röntgen-, Elektronen- oder Ionenstrahlung zu verwenden (vgl. Spalte 10, Zeile 24–34). Weiterhin werden Fragen der Auswirkungen der Arbeitsfunktion (Workfunction) des Gate-Materials angesprochen (vgl. Tabellen 2 und 3 sowie Spalte 11 erläutern dazu).
  • Die Patentschrift US 5 705 414 A beschreibt die Verwendung eines Seitenwand-Abstandshalters (7) zum Strukturieren des Gates (9).
  • Daher besteht ein Bedarf an verbesserten Strukturen sowie an Verfahren zur Fertigung von Doppelgate-CMOS-Transistoren, die eine verbesserte Schwellenspannung des resultierenden Doppelgate-CMOS-Transistors bieten, ohne den Fertigungsaufwand übermäßig zu erhöhen.
  • BESCHREIBUNG DER ERFINDUNG
  • Dementsprechend stellt die vorliegende Erfindung einen Doppelgatetransistor mit verbesserten Leistungsdaten und höherer Packungsdichte sowie ein Verfahren zu dessen Herstellung bereit. Die bevorzugte Ausführungsart der vorliegenden Erfindung stellt einen Doppelgatetransistor mit asymmetrischer Gatedotierung bereit, wobei die Dotierung des einen der beiden Gates vom n-Typ und die des anderen Gates vom p-Typ ist. Wenn man das eine Gate als n-Typ und das andere als p-Typ dotiert, wird die Schwellenspannung des resultierenden Transistors verbessert. Insbesondere kann der resultierende Transistor durch asymmetrische Dotierung der beiden Gates bei entsprechender Substratdotierung eine Schwellenspannung in einem Bereich haben, in dem der CMOS-Transistor mit niedriger Spannung betrieben werden kann. Zum Beispiel kann ein Transistor mit einer Schwellenspannung zwischen 0 V und 0,5 V für n-FETs und zwischen 0 und –0,5 V für p-FETs hergestellt werden.
  • Die bevorzugte Ausführungsart der vorliegenden Erfindung wird durch eine rippenförmige Doppelgatestruktur realisiert. Bei einer rippenförmigen Struktur sind die beiden Gates zu beiden Seiten des Substrats gebildet, wobei das Substrat horizontal zwischen den Gates angeordnet ist. Durch das bevorzugte Verfahren zur Herstellung dieser Doppelgatetransistoren wird es möglich, dass die Gatelänge des Transistors eine sehr geringe Merkmalsabmessung hat und gleichzeitig die Substratdicke wesentlich geringer als die Gatelänge ist. Dadurch wird die Steuerung der Schwellenspannung des entstehenden Transistors verbessert. Bei dem verbesserten Verfahren zur Herstellung des Doppelgatetransistors findet zum Definieren der Dicke des Transistorsubstrats ein verbessertes Abbildungsverfahren Anwendung, und zwar die Seitenwand-Bildübertragung, sodass das Substrat mit geringsten Abmessungen hergestellt werden kann.
  • Die obigen sowie weitere Vorteile und Merkmale der Erfindung werden durch die folgende ausführlichere Beschreibung einer bevorzugten Ausführungsart der Erfindung verdeutlicht, die in den beiliegenden Zeichnungen veranschaulicht ist.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die bevorzugte beispielhafte Ausführungsart der vorliegenden Erfindung wird im Folgenden in Verbindung mit den beiliegenden Zeichnungen beschrieben, in denen gleiche Begriffe gleiche Elemente bezeichnen und
  • 1 ein Ablaufdiagramm ist, das ein erstes Fertigungsverfahren veranschaulicht;
  • 2–10 Querschnittsansichten eines beispielhaften Doppelgatetransistors während der Fertigung sind;
  • 11–15 perspektivische Ansichten eines beispielhaften Doppelgatetransistors während der Fertigung sind;
  • 16 ein Ablaufdiagramm ist, das ein zweites Fertigungsverfahren veranschaulicht;
  • 17–24 Querschnittsansichten eines zweiten beispielhaften Doppelgatetransistors während der Fertigung sind; und
  • 25 ein Diagramm der Schwellenspannung als Funktion der Substratdicke ist.
  • BESTE AUSFÜHRUNGSFORM DER ERFINDUNG
  • Die vorliegende Erfindung stellt daher einen Doppelgatetransistor und ein Verfahren zu dessen Herstellung bereit, durch das bessere Leistungsdaten des Bauelements und eine höhere Packungsdichte erreicht werden. Die bevorzugte Ausführungsart der vorliegenden Erfindung stellt einen Doppelgatetransistor mit asymmetrischer Dotierung der Gates bereit, wobei die Dotierung des einen der beiden Gates vom n-Typ und die des anderen Gates vom p-Typ ist. Durch die Dotierung des einen Gates als n-Typ und des anderen als p-Typ wird die Schwellenspannung des entstehenden Bauelements verbessert. Insbesondere kann der entstehende Transistor durch die asymmetrische Dotierung der beiden Gates bei entsprechender Dotierung des Substrats eine Schwellenspannung in einem Bereich haben, durch welche der CMOS-Transistor bei niedriger Spannung betrieben werden kann. Zum Beispiel kann ein Transistor mit einer Schwellenspannung zwischen 0 V und 0,5 V für n-FETs und zwischen 0 V und –0,5 V für p-FETs hergestellt werden.
  • Die bevorzugte Ausführungsart der vorliegenden Erfindung wird durch eine rippenartige Doppelgatestruktur realisiert. Bei einer rippenartigen Struktur sind die beiden Gates zu beiden Seiten des Substrats gebildet, wobei das Substrat horizontal zwischen den Gates angeordnet ist. Durch das bevorzugte Verfahren zur Herstellung dieser Doppelgatetransistoren wird es möglich, dass die Gatelänge des Bauelements eine sehr geringe Merkmalsabmessung hat und gleichzeitig die Substratdicke wesentlich geringer als die Gatelänge ist. Dadurch wird die Steuerung der Schwellenspannung des entstehenden Transistors verbessert. Bei dem verbesserten Verfahren zur Herstellung des Doppelgatetransistors findet zum Definieren der Dicke des Transistorsubstrats ein verbessertes Abbildungsverfahren Anwendung, und zwar die Seitenwand-Bildübertragung, sodass das Substrat mit geringsten Abmessungen hergestellt werden kann.
  • Bei vielen elektrisch leitenden Materialien gibt es ein elektrisches Potenzial, das oft als Fermi-Niveau bezeichnet wird und bei einer außen angelegten Spannung die relative Affinität des Leiters zu Elektronen (oder Löchern) bestimmt. Bei einem Metall ist dieses Fermi-Niveau im Material vorhanden, während es bei einem Halbleiter wie zum Beispiel Silicium durch Einführen von Verunreinigungen, die einen Überschuss an Löchern oder Elektronen liefern, auf Werte zwischen dem Valenzband und dem Leitungsband eingestellt werden kann. Bei dem asymmetrischen Doppelgatetransistor der bevorzugten Ausführungsart sind die beiden Gates mit entgegengesetzter Polarität dotiert, wobei das eine Gate als n-Typ und das andere Gate als p-Typ dotiert ist. Somit weisen die beiden Gates unterschiedliche Fermi-Niveaus auf, und das eine Gate (bei n-FETs das starke Gate bzw. n-Gate) hat eine stärkere Affinität zu Inversionsladungsträgern, während das andere Gate (bei p-FETs das schwache Gate bzw. p-Gate) eine geringere Affinität zu Inversionsladungsträgern hat. Daher entsteht der Inversionskanal im Halbleitersubstrat an einer näher zum „starken” Gate gelegenen Stelle, wodurch die beiden Gates zum Inversionspotenzial beitragen, was wiederum zu einer relativ niedrigen Schwellenspannung führt (z. B. zwischen 0 und 0,5 V).
  • In 1 ist ein Verfahren 100 zur Herstellung eines Doppelgatetransistors gemäß der bevorzugten Ausführungsart dargestellt. Durch das Verfahren 100 wird ein Doppelgatetransistor in der Weise hergestellt, dass die Schwellenspannung des Transistors verbessert und gleichzeitig die Stabilität und Einfachheit der Fertigung beibehalten wird.
  • Im ersten Schritt 101 des Verfahrens 100 werden ein geeigneter Wafer bereitgestellt, diverse Ätzstoppschichten und eine Justierschicht abgeschieden. Bei der bevorzugten Ausführungsart umfasst der verwendete Wafer einen SOI-Wafer (silicon an insulator, Silicium auf Isolator). Dieser Wafer umfasst unterhalb einer SOI-Schicht eine abgedeckte Oxidschicht. Diese SOI-Schicht dient wie im Folgenden erläutert dazu, das Substrat des Doppelgatetransistors zu bilden. Dabei verwendet man vorzugsweise eine SOI-Schicht mit einer Dotandendichte vom p-Typ (für n-FETs) im Bereich von 3 × 1018 cm–3 bis 8 × 1018 cm–3, um eine geeignete Zentrierung und Steuerung der Schwellenspannung des Transistors zu bewirken. Bei einer später beschriebenen weiteren Ausführungsart erfolgt die Dotierung der SOI-Schicht durch schräge Implantation, um eine gleichmäßige Dotandendichte im gesamten Substrat zu erzielen.
  • Man kann jedoch auch Wafer ohne SOI-Struktur verwenden. Wenn man einen solchen Wafer verwendet, bleibt die Bearbeitung gegenüber der Herstellung mit SOI-Wafern bis auf die angegebenen Ausnahmen identisch.
  • Bei Verwendung eines SOI-Wafers werden auf diesem drei Ätzstoppschichten gebildet, welche vorzugsweise eine Siliciumdioxidschicht, eine Siliciumnitridschicht und eine zweite Siliciumoxidschicht umfassen. Diese Ätzstoppschichten werden während des gesamten Fertigungsprozesses immer dann verwendet, wenn ein entsprechender Ätzstopp erforderlich ist.
  • Anschließend wird die Justierschicht gebildet. Die Justierschicht umfasst vorzugsweise eine aus einem Oxid oder einem anderen geeigneten Material bestehende Schicht. Im Folgenden wird ausführlich dargelegt, dass die Justierschicht Teil einer Seitenwandbildübertragung ist, welche zum Definieren des Substrats des Doppelgatetransistors dient. Hierbei dient die Justierschicht zum Erzeugen einer Seitenwand-Abstandsschicht und diese wiederum zum Definieren des Transistorsubstrats. Bei der bevorzugten Ausführungsart hat die Justierschicht eine Dicke zwischen 10 nm und 100 nm, jedoch kann sich diese Dicke in Abhängigkeit von der gewünschten Substratdicke ändern.
  • In 2 ist ein Teil des Wafers 200 nach der Bildung der Ätzstoppschichten und einer Justierschicht dargestellt. Der Teil des Wafers 200 der bevorzugten Ausführungsart umfasst einen SOI-Wafer und enthält somit eine SOI-Schicht 202 und eine verdeckte Oxidschicht 204. Über der SOI-Schicht sind eine Oxidschicht 206, eine Nitridschicht 208 und eine Oxidschicht 210 gebildet. Diese Schichten dienen als Ätzstoppschichten. Über der Oxidschicht 210 ist eine Justierschicht 212 gebildet.
  • Im nächsten Schritt 102 in 1 werden die Justierschicht strukturiert, die Seitenwand-Abstandsschichten gebildet und die Ätzstoppschichten strukturiert. Die Justierschicht wird so strukturiert, dass eine Fläche freigelegt wird, in welcher eines der beiden Gates gebildet wird. Die Seitenwand-Abstandsschicht wird vorzugsweise durch Abscheiden von Siliciumnitrid und anschließend durch geeignetes gerichtetes Ätzen gebildet. Später wird gezeigt, dass die Dicke der Seitenwand-Abstandsschicht den Substratbereich des Doppelgatetransistors bei der Seitenwandbildübertragung definiert.
  • In 3 wird der Waferabschnitt 200 gezeigt, nachdem die Justierschicht 212 strukturiert, eine Seitenwand-Abstandsschicht 214 gebildet und die freiliegenden Teile der Ätzstoppschicht entfernt wurden.
  • Im nächsten Schritt 104 in 1 wird die SOI-Schicht mittels der Seitenwand-Abstandsschicht und des verbleibenden Justiermaterials als Maske strukturiert und auf der freiliegenden Seite der SOI-Schicht das Gateoxid gebildet. Dies erfolgt vorzugsweise mittels einer geeigneten reaktiven Ionenätzung. Das Gateoxid wird vorzugsweise durch thermische Oxidation üblicherweise bei 750–800°C gebildet. Bei diesem Schritt kann man auch eine Implantation in das Transistorsubstrat vornehmen. Vorzugsweise umfasst dieser Schritt eine schräge Implantation in die freiliegende Seitenwand der SOI-Schicht, die vor der Bildung des Gateoxids durchgeführt wird. Dadurch wird das Substrat des Transistors in geeigneter Weise dotiert. Im Folgenden wird ausführlich beschrieben, dass diese schräge Implantation so durchgeführt werden kann, dass man eine gleichmäßige Dotandenkonzentration erreicht, um die Schwankungen der Schwellenspannung auszugleichen.
  • In 4 ist der Waferabschnitt 200 dargestellt, nachdem die SOI-Schicht 202 strukturiert und auf der Seite der SOI-Schicht 202 das Gateoxid 216 gebildet wurde. Auch hier kann vor der Bildung des Gateoxids eine Schrägimplantation des Substrats erfolgen.
  • Im nächsten Schritt 106 in 1 wird das Gatematerial abgeschieden und planarisiert. Der Doppelgatetransistor der bevorzugten Ausführungsart hat wie oben beschrieben ein n+-Gate und ein p+-Gate. Bei der dargestellten Implantation wird das n+-Gate zuerst gebildet. In 5 ist der Waferabschnitt 200 dargestellt, nachdem das n+-Polysilicium 218 abgeschieden und planarisiert wurde. Später wird deutlich, dass das n+-Polysilicium 218 zur Bildung eines der Gates der bevorzugten Ausführungsart des Doppelgatetransistors verwendet wird.
  • Im nächsten Schritt 108 wird der Rest der Justierschicht selektiv entfernt. Dies erfolgt vorzugsweise durch reaktives Ionenätzen der Justierschicht selektiv gegenüber der Seitenwand-Nitridabstandsschicht, der Nitrid-Ätzstoppschicht und dem Polysilicium des Gates. Dann wird vorzugsweise durch thermisches Aufwachsen des Oxids auf das Polysiliciummaterial des Gates eine Oxid-Zwischenschicht gebildet. In 6 ist der Waferabschnitt 200 dargestellt, nachdem die Justierschicht 212 und die oxidische Ätzstoppschicht 210 entfernt und auf dem Polysilicium 218 des Gates thermisch eine Oxidschicht 220 gebildet wurde. Die unterhalb der verbliebenen Justierschicht befindliche Nitridschicht 208 wird selektiv gegenüber dem Oxid 220 abgeätzt, worauf sich ein kurzer HF-Ätzschritt anschließt, durch den die restliche Oxidschicht 206 unterhalb der verbleibenden Justierschicht entfernt wird.
  • Im nächsten Schritt 110 wird die freiliegende SOI-Schicht geätzt. Das erfolgt vorzugsweise durch reaktives Ionenätzen der SOI-Schicht bis zur abgedeckten Oxidschicht. Damit ist die Strukturierung der SOI-Schicht abgeschlossen, welche die Dicke des Substrats des Doppelgatetransistors definiert. Dann wird auf der freiliegenden Seite des Transistorsubstrats ein Gateoxid gebildet.
  • Während dieses Schrittes kann auch eine weitere Implantation in das Substrat des Transistors durchgeführt werden. Dieser Schritt umfasst ebenfalls eine Schrägimplantation in die freiliegende Seitenwand der SOI-Schicht, die vor der Bildung des Gateoxids stattfindet.
  • In 7 ist der Waferabschnitt 200 nach der Strukturierung der SOI-Schicht 202 dargestellt. Der verbleibende Teil der SOI-Schicht 202 umfasst das Substrat des Doppelgatetransistors. Das Gateoxid 221 wird mittels thermischer Oxidation oder durch Abscheiden einer dielektrischen Schicht auf der freiliegenden SOI-Schicht 202 gebildet.
  • Wenn man einen Wafer ohne SOI-Struktur verwendet, ätzt man zuerst die Siliciumrippen nach Zeit bis zur gewünschten Tiefe (üblicherweise 100–200 nm unterhalb der ursprünglichen Siliciumoberfläche) und verwendet dann einen Oxidabscheidungs-/Ätzprozess, um ausschließlich auf den unteren horizontalen Flächen des geätzten Siliciums Siliciumdioxid mit einer Dicke abzuscheiden, die ungefähr ein Viertel der Höhe der geätzten Rippen beträgt. Das Oxid kann im Fall der n-FETs mit Bor oder im Fall der p-FETs mit Phosphor dotiert sein, wobei ein Teil des Dotanden in die dem dotierten Oxid unmittelbar benachbarten Teile der Rippen diffundieren kann. Dadurch werden die Kriechströme zwischen Source und Drain in die gatefreien Flächen der Rippen unterdrückt.
  • Bei der SOI-Ausführungsart ist das Substrat des Doppelgatetransistors durch die Strukturierung der SOI-Schicht definiert worden. Die durch TSI dargestellte Substratdicke ist im Allgemeinen wünschenswerterweise klein im Vergleich zur Gatelänge. Üblicherweise sollte die Substratdicke kleiner als ein Viertel der Gatelänge sein, um die Schwellenspannung sicher beherrschen zu können. Außerdem ist es wünschenswert, dass die Substratdicke größer als 2,5 nm ist, um eine eingeschränkte Ladungsträgerbeweglichkeit aufgrund quantenmechanischer Grenzen zu verhindern. Da für das Gate im Allgemeinen eine möglichst geringe Merkmalsgröße gewählt wird, bedient man sich zur Herstellung von noch geringeren Merkmalsgrößen für das Substrat der Seitenwand-Bildübertragung. Somit bestimmt die Breite der Seitenwand-Abstandsschicht wie oben dargestellt und beschrieben die Substratdicke.
  • Im nächsten Schritt 112 wird das Material für das zweite Gate abgeschieden und planarisiert. Die bevorzugte Ausführungsart verwendet wie oben erläutert zur Bildung der beiden Gates Gatematerial entgegengesetzter Dotierung. Somit verwendet die bevorzugte Ausführungsart zur Bildung der zweiten der beiden Gates p+-dotiertes Polysilicium. Die Planarisierung des Gatematerials p+-Polysilicium hört an dem zuvor auf dem Gate aus n+-Polysilicium durch thermisches Aufwachsen gebildeten Oxid auf. Nach der Planarisierung des p+-Polysiliciums wird durch thermisches Aufwachsen eine zweite Oxidschicht gebildet. In 8 ist der Waferabschnitt 202 dargestellt, nachdem zur Bildung des zweiten Gates das p+-dotierte Polysilicium 226 abgeschieden und planarisiert wurde. Dann wird auf dem abgeschiedenen Polysilicium 226 durch thermisches Aufwachsen das Oxid 228 gebildet.
  • Im nächsten Schritt 114 werden die Seitenwand-Abstandsschicht entfernt und die Öffnung der Seitenwand-Abstandsschicht mit normalem Polysilicium aufgefüllt, um im späteren Verlauf des Prozesses in diesem Bereich eine möglichst starke Silicidbildung zu erreichen. Optional kann man die Seitenwand-Abstandsschicht an dieser Stelle belassen, wenn die getrennten unabhängigen Gatekontakte erwünscht sind. Das normale Polysilicium wird dann mit einem CMP-Prozess (chemical mechanical polishing, chemisch-mechanisches Polieren) planarisiert, welcher an den beiden durch thermisches Aufwachsen erzeugten Oxidschichten anhält. Für diesen Planarisierungsprozess ist keine hohe Selektivität erforderlich, da nur sehr wenig überschüssiges normales Polysilicium entfernt werden muss. Das durch thermisches Aufwachsen erzeugte freiliegende Oxid auf den beiden Gates wird dann mittels eines ähnlichen Planarisierungsprozesses entfernt. Auch bei diesem Verfahrensschritt ist keine hohe Selektivität erforderlich. In 9 ist der Waferabschnitt 200 dargestellt, nachdem der verbliebene Teil der Seitenwand-Abstandsschicht 214 entfernt wurde, und anschließend wird dieses Volumen mit normalem Polysilicium 230 aufgefüllt. 10 zeigt dann den Waferabschnitt 200, nachdem das überschüssige Polysilicium 230 und das durch thermisches Aufwachsen erzeugte Oxid 220 und 228 durch den CMP-Prozess entfernt wurden. Dabei bleibt nur ein kleiner Teil des normalen Polysiliciums 230 an der Stelle der ursprünglich gebildeten Seitenwand-Abstandsschicht zurück. Dieser Teil des normalen Polysiliciums 230 dient dann im weiteren Verfahrensablauf zur Bildung einer Silicidbrücke, welche die Gates aus p+- und n+-Polysilicium miteinander verbindet.
  • Im nächsten Schritt 116 im Verfahren 100 werden die Gates strukturiert. Hierfür werden die Teile des Gatematerials selektiv entfernt, die sich in unmittelbarer Nachbarschaft der Source- und Drainbereiche des Transistors befinden. Dies wird vorzugsweise mittels lithographischer Standardverfahren erledigt, z. B. indem man eine Hartmaske abscheidet und strukturiert und dann diese strukturierte Hartmaske während des Ätzens des Gatematerials als Ätzsperre verwendet. Als Hartmaske dient vorzugsweise eine Nitrid-Hartmaske, da diese genauso ist wie die bereits auf dem Substrat gebildete Ätzstoppschicht.
  • In 11 ist der Waferabschnitt 200 perspektivisch dargestellt. Es wurde eine Nitrid-Hartmaske gebildet, die sich über die beiden Gates erstreckt, welche das n+-Gate-Polysilicium 218 und das p+-Gate-Polysilicium 226 umfassen. In 12 ist der waferabschnitt 200 dargestellt, nachdem das Gate-Polysilicium 218 und das Gate-Polysilicium 226 mittels einer gegenüber der Hartmaske selektiven Ätzung strukturiert wurden. Durch diese Strukturierung wird vorzugsweise das gesamte Gate-Polysilicium bis hinab zur verdeckten Oxidschicht 204 entfernt. Die Strukturierung erfolgt vorzugsweise durch gerichtetes Ätzen, das gegenüber dem Nitrid selektiv ist. Somit werden durch die Strukturierung diejenigen Teile des SOI-Substrats 202 nicht entfernt, die durch die zuvor gebildete Nitrid-Ätzstoppschicht 208 geschützt sind. Nach der Strukturierung bleibt ein Teil des n+-Polysiliciums 218 und des p+-Polysiliciums 226 zurück, welche die beiden Gates des Doppelgatetransistors definieren.
  • Bei der bevorzugten Ausführungsart erfolgt ein Reinigungsschritt mit gepufferter HF und anschließend eine thermische Reoxidation, um auf allen freiliegenden Siliciumoberflächen Oxid zu erzeugen. Dadurch entsteht vorzugsweise eine dünne Oxidschicht mit einer Dicke von 50 Ångström, durch die eine geeignete Grenzfläche bereitgestellt wird, wo das Gate auf das Substrat trifft.
  • Im nächsten Schritt 118 im Verfahren 100 werden durch Implantieren Source, Drain und Halo im Transistor gebildet. Vorzugsweise werden diese Implantate an allen vier Seiten des Substrats erzeugt, um sicherzustellen, dass auf beiden Seiten des Substrats ein gleichmäßiges Implantat entsteht. Insbesondere werden an beiden Seiten des Source- und des Drainteils des Substrats sowohl das Source- als auch das Drainimplantat erzeugt. Dann wird mit einer abweichenden Implantationsenergie und einem anderen Implantationswinkel ein weiteres Implantat erzeugt, um zur Verbesserung der Kurzkanaleffekte die Haloimplantate zu bilden. Die Haloimplantate werden bei höheren Energiewerten und bei spitzeren Winkeln zur Rippe durchgeführt, um den Halodotanden weiter als die Source-/Draindotanden unter die Gateelektroden zu bringen. Bei n-FETs wird für die Source-/Drainimplantate üblicherweise Arsen im Energiebereich von 1 bis 5 keV mit einer Dosis von 5 × 1014 bis 2 × 1015 cm–3 unter einem Winkel zwischen 75° und 80° zu den Rippen verwendet, während für die Haloimplantate Bor mit Energiewerten im Bereich von 5 bis 15 keV und einer Dosis von 1 × 1013 bis 8 × 1013 cm–3 verwendet wird, wobei die Halo unter einem Winkel zwischen 20° und 30° zu den Rippen ausgerichtet ist. Entsprechend wird bei p-FETs üblicherweise für die Source-/Drainimplantate Bor im Energiebereich von 0,5 bis 3 keV mit einer Dosis von 5 × 1014 bis 2 × 1015 cm–3 unter einem Winkel zwischen 75° und 80° zu den Rippen verwendet, während für die Haloimplantate Arsen mit Energiewerten von 20 bis 45 keV und einer Dosis von 1 × 1013 bis 8 × 1013 cm–3 verwendet wird, wobei die Halo unter einem Winkel zwischen 20° und 30° zu den Rippen ausgerichtet ist. Außerdem müssen alle oben genannten Implantate geeignete Winkel zum Azimut des Wafers einnehmen, üblicherweise zwischen 7° und 30°.
  • Im nächsten Schritt 120 wird ein Dielektrikum abgeschieden, dessen Dicke größer als die Gesamthöhe aus Gateelektrode und Hartmaske über der BOX (buried Oxide isolation; Isolation durch verdecktes Oxid) ist und das die gesamten Gateelektroden und die freiliegenden Rippen bedeckt, planarisiert und teilweise abgesenkt, bis ein Teil (üblicherweise 10 bis 50 nm) der Hartmaske und der Gateelektrode, keinesfalls jedoch des Source-/Drain-Rippenbereichs, freiliegt. Später wird deutlich, dass dieser Schritt Bestandteil der Bildung der Seitenwand-Abstandsschichten an den Kanten des Transistorgates ist. Das verwendete Dielektrikum umfasst vorzugsweise Oxid, das selektiv gegenüber der bereits gebildeten Nitrid-Hartmaske geätzt werden kann. In 13 ist der Waferabschnitt 200 dargestellt, nachdem das die Gateelektrode des Transistors umgebende Dielektrikum abgeschieden, planarisiert und abgesenkt wurde. Das Dielektrikum wird vorzugsweise mittels eines gerichteten Ätzprozesses abgesenkt, der gegenüber der aufgebrachten Nitrid-Hartmaske 232 selektiv ist.
  • Im nächsten Schritt 122 werden an den Kanten der Gates die Seitenwand-Abstandsschichten gebildet und das zuvor abgeschiedene Dielektrikum geätzt. Dies erfolgt vorzugsweise mittels einer Rundumabscheidung eines dielektrischen Materials und eines anschließenden gerichteten Ätzprozesses. Die Seitenwand-Abstandsschichten werden vorzugsweise aus Nitrid gebildet. Die Nitrid-Seitenwand-Abstandsschichten können dann zusammen mit der Nitrid-Hartmaske zum Maskieren bei einem gerichteten Ätzprozess verwendet werden, sodass das Oxid überall entfernt werden kann außer unmittelbar an den Gates.
  • In 14 ist der Waferabschnitt 200 dargestellt, nachdem die Nitrid-Seitenwand-Abstandsschichten 242 gebildet und das Dielektrikum 240 abgeätzt wurde, sodass nur die Seitenwandteile 244 in unmittelbarer Nähe der Transistorgates übrigbleiben. Die Hartmaske 232, die Seitenwand-Abstandsschichten 242 und die Seitenwandteile 244 zusammen isolieren das Gate wirksam von den Source- und Drainkontakten, die anschließend gebildet werden.
  • Im nächsten Schritt 124 werden die Source- und Drainkontakte gebildet. Dies geschieht vorzugsweise durch Auffüllen der zuvor freigemachten Flächen mit Kontaktmaterial. Das Kontaktmaterial kann durch selektive Abscheidung von Silicium, Wolfram oder eines anderen leitfähigen Materials hergestellt werden, welches niederohmige Kontakte zum n+- und/oder p+-Silicium bildet. Bei Verwendung von Silicium wird dieses für n-FETs und p-FETs jeweils als n+-Typ bzw. als p+-Typ dotiert. Das Material kann so lange abgeschieden werden, bis es den Wafer bis zu einer Höhe bedeckt, die oberhalb der Höhe der Nitrid-Hartmaske liegt, und dann durch RIE (reactive ion etching, reaktives Ionenätzen) und/oder chemisch-mechanisches Polieren planarisiert werden, bis die Nitrid-Hartmaske vollständig freiliegt. Dann wird der Wafer gemäß der Darstellung in 15 mittels einer Maske strukturiert, die zum Ätzen unerwünschter Teile des Source-/Drain-Kontaktmaterials verwendet wird, um sowohl die Source vom Drain als auch eine Vielzahl solcher FETs voneinander zu isolieren. Schließlich kann die Hartmaske selektiv durch RIE oder ein anderes Ätzverfahren wie durch heiße Phosphorsäure entfernt und ein Metall wie Cobalt oder Titanium abgeschieden und bei ungefähr 700°C gesintert werden, um auf dem Gate und im Fall der Siliciumkontakte über den Source- und Drainkontakten ein Metallsilicid zu bilden.
  • In 16 ist eine alternative bevorzugte Ausführungsart 300 des Verfahrens dargestellt. Dieses Verfahren weist den Vorteil auf, dass es an der zum Definieren des Transistorsubstrats verwendeten Seitenwand-Abstandsschicht nur zu einer geringfügigen Erosion kommt, da die Abstandsschicht hier nur einmal dem reaktiven Ionenätzen ausgesetzt wird. Folglich lassen sich bei dieser Ausführungsart die Silicium-Ätzprofile sehr gut kontrollieren. In Schritt 301 werden wie in Schritt 101 des oben beschriebenen Verfahrens 100 der Wafer vorbereitet, die Ätzstoppschichten und eine Justierschicht gebildet. Dann werden in Schritt 302 die Justierschicht strukturiert und die Ätzstoppschichten direkt geätzt. Dies unterscheidet sich insofern vom Verfahren 100, als die Seitenwand-Abstandsschicht auf der Justierschicht gebildet wird, bevor die Ätzstoppschichten strukturiert werden. In 17 ist der Waferabschnitt 200 unmittelbar nach der Bildung der Ätzstoppschichten und der Justierschicht und nach dem Ätzen der Justierschicht und der Ätzstoppschichten dargestellt.
  • Im nächsten Schritt 304 wird die SOI-Schicht unter Verwendung der verbleibenden Justierschicht als Maske geätzt, um auf der freiliegenden Seite der SOI-Schicht das Gateoxid zu bilden. Dies geschieht vorzugsweise durch ein geeignetes reaktives Ionenätzen, gefolgt durch eine thermische Oxidation üblicherweise bei einer Temperatur zwischen 750°C und 800°C, oder durch CVD-Abscheidung (chemical vapor deposition, chemische Dampfabscheidung) eines Materials wie Aluminiumoxid mit hohem k-Wert. Während dieses Schritte kann auch eine Implantation in das Substrat des Transistors ausgeführt werden. Diese würde vorzugsweise eine schräge Implantation in die freiliegende Seitenwand der SOI-Schicht umfassen, die vor der Bildung des Gateoxids erfolgt. Diese Implantation dient der angemessenen Dotierung des Transistorsubstrats. Wie im Folgenden ausführlich beschrieben wird, kann diese Implantation so ausgeführt werden, dass man eine gleichmäßige Dotandenkonzentration erreicht, um Schwankungen der Schwellenspannung auszugleichen, die ansonsten durch die Schwankungen der Substratdicke entstünden.
  • In 18 ist der Waferabschnitt 200 dargestellt, nachdem die SOI-Schicht 202 strukturiert und an der Seite der SOI-Schicht 202 das Gateoxid 216 gebildet wurde. Auch hier kann die schräge Substratimplantation vor der Bildung des Gateoxids durchgeführt werden.
  • In 16 wird im nächsten Schritt 306 das Gatematerials abgeschieden und planarisiert. Oben wurde beschrieben, dass der Doppelgatetransistor bei der bevorzugten Ausführungsart ein Gate vom n+-Typ und ein anderes Gate vom p+-Typ hat. Bei der dargestellten Ausführungsart wird zuerst das Gate vom n+-Typ gebildet. In 19 ist der Waferabschnitt 200 dargestellt, nachdem das n+-Polysilicium 218 abgeschieden und planarisiert wurde. Später wird deutlich, dass das n+-Polysilicium dazu dient, eines der beiden Gates in dem Doppelgatetransistor der bevorzugten Ausführungsart zu bilden.
  • Im nächsten Schritt 308 wird das zurückgebliebene Justiermaterial entfernt, entlang der Kante des zurückgebliebenen ersten Gatematerials eine Seitenwand-Abstandsschicht gebildet und auf dem Polysilicium-Gatematerials eine Oxidzwischenschicht gebildet. Die Oxidzwischenschicht wird durch thermisches Aufwachsen des Oxids auf das Polysilicium-Gate gebildet. In 20 wird der Waferabschnitt 200 dargestellt, nachdem die Justierschicht 212 entfernt, die Seitenwand-Abstandsschicht 302 an der Seitenwand des ersten Gatematerials und eine thermische Oxidschicht 220 auf dem Gate-Polysilicium 218 gebildet wurde. Die ursprünglich unter der verbliebenen Justierschicht gelegene Nitridschicht 208 wird selektiv gegenüber dem Oxid 220 geätzt und anschließend die verbleibende Oxidschicht durch eine kurze HF-Ätzung entfernt, die unter der verbleibenden Justierschicht lag.
  • Im nächsten Schritt 310 wird die freiliegende SOI-Schicht geätzt. Dies erfolgt vorzugsweise durch reaktives Ionenätzen der SOI-Schicht bis zu der verdeckten Oxidschicht. Damit ist die Strukturierung der SOI-Schicht abgeschlossen, um die Dicke des Substrat des Doppelgatetransistors zu definieren. Dann wird auf der freiliegenden Seite des Transistorsubstrats das Gateoxid gebildet. Auch hier kann während dieses Schritte eine Implantation in das Substrat des Transistors durchgeführt werden. Diese Implantation umfasst wiederum vorzugsweise eine schräge Implantation in die freiliegende Seitenwand der SOI-Schicht vor der Bildung des Gateoxids.
  • In 21 ist der Waferabschnitt 200 nach der Strukturierung der SOI-Schicht 202 dargestellt. Der zurückbleibende Teil der SOI-Schicht 202 umfasst das Substrat des Doppelgatetransistors. Das Gateoxid 221 wird auf der freiliegenden SOI-Schicht 202 mittels thermischer Oxidation oder durch Abscheiden einer dielektrischen Schicht gebildet.
  • Im nächsten Schritt 312 wird das Gatematerial für das zweite Gate abgeschieden und planarisiert. Die bevorzugt Ausführungsart verwendet wie oben erläutert zum Erzeugen der beiden Gates Gatematerial entgegengesetzter Dotierung. Somit wird zum Erzeugen des zweiten der beiden Gates p+-dotiertes Polysilicium verwendet. Die Planarisierung des p+-Polysilicium-Gatematerials endet an dem zuvor auf dem n+-Polysiliciumgate gebildeten thermisch erzeugten Oxid. Nach der Planarisierung des p+- Polysiliciums wird durch thermisches Aufwachsen eine zweite Oxidschicht gebildet. In 22 ist der Waferabschnitt 202 nach dem Abscheiden und Planarisieren des p+-dotierten Polysiliciums 226 zur Bildung des zweiten Gates dargestellt. Dann wird auf dem abgeschiedenen Polysilicium 226 durch thermisches Aufwachsen das Oxid 228 gebildet.
  • Im nächsten Schritt 314 wird die Seitenwand-Abstandsschicht entfernt, und die Öffnung der Seitenwand-Abstandsschicht wird mit normalem Polysilicium aufgefüllt, um im späteren Verlauf des Prozesses in diesem Bereich eine möglichst starke Silicidbildung zu erreichen. Optional kann die Seitenwand-Abstandsschicht an dieser Stelle verbleiben, wenn die separaten, unabhängigen Gatekontakte gewünscht werden. Das normale Polysilicium wird dann mittels eines CMP-Prozesses bis hinunter zu den zwei Schichten aus thermisch erzeugtem Oxid planarisiert. Dieser Planarisierungsprozess erfordert keine hohe Selektivität, da nur sehr wenig überschüssiges normales Polysilicium entfernt werden muss. Das freiliegende, durch thermisches Aufwachsen erzeugte Oxid auf den beiden Gates wird dann durch einen ähnlichen Planarisierungsprozess entfernt. Auch bei diesem Bearbeitungsschritt ist keine hohe Selektivität erforderlich. In 23 ist der Waferabschnitt 200 dargestellt, nachdem der restliche Teil der Seitenwand-Abstandsschicht 302 entfernt und das Volumen mit normalem Polysilicium 230 aufgefüllt wurde. Dann zeigt 24 den Waferabschnitt 200, nachdem das überschüssige Polysilicium 230 und das thermisch erzeugte Oxid 220 und 228 durch den CMP-Prozess entfernt wurden. Dabei bleibt nur ein kleiner Teil des normalen Polysiliciums 230 an der Stelle der ursprünglich gebildeten Seitenwand-Abstandsschicht zurück. Dieser Teil des normalen Polysiliciums 230 dient zur Bildung einer Siliciumbrücke, welche im weiteren Verfahrensablauf die Gates aus p+- und aus n+-Polysilicium miteinander verbindet.
  • Die übrigen Schritte 316 bis 326 im Verfahren 300 sind den im Verfahren 100 beschriebenen Schritten 116 bis 126 identisch. Auch das Verfahren 300 hat den Vorteil, dass nur eine geringfügige Erosion in der zum Definieren des Transistorsubstrats verwendeten Seitenwand-Abstandsschicht auftritt, da hier die Abstandsschicht nur einmal dem reaktiven Ionenätzen ausgesetzt wird. Folglich werden die bei dieser Ausführungsart erreichten Silicium-Ätzprofile sehr gut kontrolliert.
  • Bei einer weiteren Ausführungsart der vorliegenden Erfindung werden Schritte zum Ausgleichen von Schwankungen der Schwellenspannung unternommen, welche sich normalerweise aus Schwankungen der Substratdicke ergeben. Insbesondere die Schwellenspannung hängt zumindest teilweise von der Substratdicke ab. Die Substratdicke hängt gemäß der obigen Beschreibung überwiegend von der Dicke der Seitenwand-Abstandsschicht ab, die während der Seitenwand-Bildübertragung zum Definieren des Substrats verwendet wird. Der Prozess zur Bildung der Seitenwand-Abstandsschichten kann im Allgemeinen eine bestimmte Schwankungsbreite der Dicke der Seitenwand-Abstandsschicht bewirken. Dies wiederum kann zu einer bestimmten Schwankungsbreite der Schwellenspannung des entstehenden Bauelement führen. Diese Abweichungen der Schwellenspannung liegen zwar in vielen Fällen innerhalb der zulässigen Grenzwerte, in manchen Fällen ist es jedoch erwünscht, diese Schwankungen auszugleichen.
  • Bei der vorliegenden Ausführungsart wird eine gleichmäßige Dotierung des Substrats erzeugt, um die Dickenunterschiede auszugleichen. Bei der vorliegenden Ausführungsart ist es allgemein wünschenswert, die Dotierung in dreidimensionaler Richtung gleichmäßig auszuführen, was im Gegensatz zu einem Dotierungsschema steht, bei dem man gleichmäßige Dotandenmengen erhält, deren Konzentrationen jedoch mit der Substratdicke schwanken. Das erreicht man durch eine Implantation, bei der man eine konstante und gleichmäßige Dotandenkonzentration im Substrat erhält. Vorzugsweise werden hierzu mehrere schräge Implantationen in das Substrat durchgeführt, während die Seite des Substrats freiliegt. Zum Beispiel kann man eine Implantation durchführen, während eine Seite freiliegt (in 4 dargestellt), und eine zweite Implantation, während die andere Seite freiliegt (in 7 dargestellt). Zum Beispiel kann man eine gleichmäßige Dotierung der Rippe erhalten, indem man unmittelbar vor der Gateoxidation in die freiliegenden Seitenwände des Siliciums in 4 Ionen unter einem Winkel von 45° zur Waferfläche und damit unter einem Winkel von 40° zur vertikalen Rippe implantiert. Dabei kombiniert man eine Reihe von Energie- und Dosiswerten so, dass man über die gesamte Rippe hinweg eine gleichmäßige Verteilung der Dotandatome erhält (in 25 gezeigt), wobei Bor mit Energiewerten von 0,6 keV, 1,2 keV, 2,4 keV und 9,6 keV und entsprechenden Dosiswerten von 2,1, 4,4, 9,3, 19,5 bzw. 40,8 × 1012 Atome/cm2 in eine Seitenwand aus Silicium implantiert wurde.
  • Bei einem anderen Verfahren erzeugt man diese gleichmäßige Konzentration, indem man vor der Bildung der Ätzstoppschichten und der Justierschichten eine senkrechte Implantation durchführt. Wenn man eine solche Implantation durchführt und anschließend ausgiebig tempert, erreicht man eine im Wesentlichen gleichmäßige Dotierungskonzentration. Um diese gleichmäßige Verteilung zu erreichen, kann man außerdem auch mehrere senkrechte Implantationen durchführen.
  • Bei all diesem Ausführungsarten müssen p-FETs und n-FETs getrennt maskiert und implantiert werden, wobei man Phosphor oder Arsen für p-FETs und Bor für n-FETs verwendet.
  • Die Schwellenspannung (Vt) eines asymmetrischen Doppelgate-FET mit einer Substratdotierung Na ist in Näherung gegeben durch:
    Figure 00250001
    wobei εsi die Dielektrizitätskonstante von Silicium, Eg die Energie der Bänderlücke von Silicium (ca. 1,1 eV), Tsi die Substratdicke, λ die Tiefe des Ladungsschwerpunkts der Inversionsschicht im Siliciumsubstrat unterhalb der nahe dem starken Gate gelegenen Fläche (ca. 1 nm), Qe die Ladung des Elektrons, Na die Dotierungskonzentration des Substrats (oder der Rippe), ϕms das Ferminiveau der Gateelektrode in Bezug auf das Ferminiveau der Inversionsschicht während der Bildung, εox die Dielektrizitätskonstante des Gatedielektrikums, Toxs die Dicke des Isolators an der Gateelektrode mit dem auf die Ladungsträger des Inversionskanals stärker anziehend wirkenden Ferminiveau (die n+-Elektrode beim n-FET und die p+-Elektrode beim p-FET) und Toxw die Dicke des Isolators an der Gateelektrode mit dem auf die Ladungsträger des Inversionskanals schwächer anziehend wirkenden Ferminiveau (die p+-Elektrode beim n-FET und die n+-Elektrode beim p-FET). Wenn man die Gleichung nach NA differenziert und unter der Bedingung löst, dass diese Ableitung gegen Null geht, lässt sich mit dieser Gleichung mathematisch zeigen, dass man für eine bestimmte Dotierung NA eine Schwellenspannung Vt erhält, die kaum von der Dotierung abhängt. Wenn man also den Wert der Substratdotierung NA explizit ungefähr entsprechend Gleichung 2 wählt,
    Figure 00260001
    spricht Vt kaum auf Dickeschwankungen des Siliciumsubstrats an.
  • Wenn man mehrere schräge bzw. mehrere senkrechte Implantationen in das Substrat durchführt oder ausgiebig tempert, erreicht man eine gleichmäßigere Dotandenkonzentration. Wenn die Dotandenkonzentration unabhängig von der Substratdicke gleichmäßig ist, erhält man für unterschiedliche Substratdicken verschiedene Gesamtdotierungsmengen. Wenn man eine gleichmäßige Dotierung erzeugt, hat zum Beispiel ein dickeres Substrat eine größere Gesamtdotierungsmenge als ein dünneres Substrat. Durch diese unterschiedlichen Dotierungsmengen werden die verschiedenen Substratdicken ausgeglichen, was zu einer geringeren Schwankung der Schwellenspannung führt als man normalerweise durch die Schwankung der Substratdicke zu erwarten hätte. In 25 zeigt ein Diagramm der Schwellenspannung (VT) als Funktion von der Substratdicke (TSI) für einen normalen Doppelgatetransistor ohne Ausgleich und für einen Doppelgatetransistor, bei dem die Schwankungen der Schwellenspannung durch Bereitstellung einer gleichmäßigeren Dotierungskonzentration ausgeglichen wurden.
  • Dies zeigt, dass die Schwellenspannung eines Doppelgatetransistors, dessen Substrat gleichmäßig dotiert wurde, geringere Schwankungen als Funktion der Substratdicke aufweist. Somit kann man durch Dotierung des Substrats mit einer gleichmäßigen Konzentration die Schwankungen der Substratdicke ausgleichen, die normalerweise die Schwellenspannung stark beeinflussen.
  • Somit stellt die vorliegende Erfindung einen Doppelgatetransistor und ein Verfahren zu dessen Herstellung bereit, welche zu verbesserten Leistungsdaten und einer höheren Packungsdichte des Bauelements führen. Die bevorzugte Ausführungsart der vorliegenden Erfindung stellt einen Doppelgatetransistor mit asymmetrischer Gatedotierung bereit, bei dem eines der beiden Gates vom n-Typ und das andere vom p-Typ dotiert ist. Durch Dotierung des einen Gates vom n-Typ und des anderen vom p-Typ wird die Schwellenspannung des entstehenden Bauelements verbessert. Insbesondere kann der entstehende Transistor durch asymmetrische Dotierung der beiden Gates bei entsprechender Dotierung des Substrats eine Schwellenspannung innerhalb eines Bereichs aufweisen, in welchem der CMOS-Transistor mit niedriger Spannung betrieben werden kann.
  • Obwohl die Erfindung speziell unter Bezug auf eine beispielhafte Ausführungsart gezeigt und beschrieben wurde, bei der ein rippenförmiger Doppelgate-Feldeffekttransistor verwendet wurde, ist dem Fachmann klar, dass die bevorzugte Ausführungsart auch auf andere Arten von Doppelgatetransistoren angewendet werden kann und dass daran Ausführungsdetails geändert werden können, ohne vom Geist und vom Geltungsbereich der Erfindung abzuweichen. Zum Beispiel ist dem Fachmann klar, dass die Erfindung auf verschiedene Isolationsverfahren (z. B. LOCOS, vermindertes Oxid (recessed Oxide, ROX), usw.), Potenzialmulden- und Substratverfahren, Dotandentypen, -energien und -arten angewendet werden kann. Es ist auch klar, dass der Geist der Erfindung auf andere Halbleiterverfahren (z. B. BiCMOS-, bipolare, Silicium-auf-Isolator-(SOI) bzw. Silicium-Germanium-Bauelemente (SiGe)) angewendet werden kann.

Claims (33)

  1. Verfahren zum Herstellen eines Transistors, wobei das Verfahren die folgenden Schritte umfasst: a) Bereitstellen eines Halbleitersubstrats; b) Strukturieren des Halbleitersubstrats zum Bereitstellen einer ersten Substratkante; c) Bereitstellen einer ersten Gatestruktur mit einem ersten Ferminiveau an der ersten Substratkante; d) Strukturieren des Halbleitersubstrats zum Bereitstellen einer zweiten Substratkante, wobei die erste und die zweite Substratkante des Halbleitersubstrats ein Transistorsubstrat definieren; und e) Bereitstellen einer zweiten Gatestruktur mit einem zweiten Ferminiveau an der zweiten Substratkante.
  2. Verfahren nach Anspruch 1, bei dem die erste Gatestruktur mit einem ersten Ferminiveau Material vom p-Typ und die zweite Gatestruktur mit einem zweiten Ferminiveau Material vom n-Typ umfasst.
  3. Verfahren nach Anspruch 1, bei dem die erste Gatestruktur mit einem ersten Ferminiveau Material vom n-Typ und die zweite Gatestruktur Material vom p-Typ umfasst.
  4. Verfahren nach Anspruch 1, bei dem das Halbleitersubstrat eine Silicium-auf-Isolator-Schicht umfasst und bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer ersten Substratkante die Strukturierung der Silicium-auf-Isolator-Schicht umfasst und bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer zweiten Substratkante die Strukturierung der Silicium-auf-Isolator-Schicht umfasst.
  5. Verfahren nach Anspruch 1, das ferner die Schritte der Bildung einer ersten dielektrischen Gateschicht an der ersten Substratkante und die Bildung einer zweiten dielektrischen Gateschicht an der zweiten Substratkante umfasst.
  6. Verfahren nach Anspruch 1, bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer ersten Substratkante die Bildung einer Justierschicht auf dem Halbleitersubstrat; die Strukturierung der Justierschicht zur Bildung einer freiliegenden Seite und die Bildung einer Seitenwand-Abstandsschicht an der freiliegenden Seite umfasst, und wobei die erste Kante der Seitenwand-Abstandsschicht die erste Substratkante definiert.
  7. Verfahren nach Anspruch 6, bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer zweiten Substratkante die Verwendung einer zweiten Kante der Seitenwand-Abstandsschicht zum Definieren der zweiten Substratkante umfasst.
  8. Verfahren nach Anspruch 1, das ferner den Schritt der Bildung eines Source-/Drain-Implantats in das Transistorsubstrat mittels einer schrägen Implantation in das Transistorsubstrat umfasst.
  9. Verfahren nach Anspruch 1, das ferner den Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat umfasst.
  10. Verfahren nach Anspruch 9, bei dem der Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat die Durchführung einer Vielzahl schräger Implantationen in das Substrat umfasst.
  11. Verfahren nach Anspruch 1, bei dem die Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat die Bildung einer Dotandenkonzentration zwischen 0,3 NA und 3 NA umfasst, wobei NA zu:
    Figure 00310001
    definiert ist.
  12. Verfahren nach Anspruch 9, bei dem der Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat die Durchführung einer ersten schrägen Implantation bei freiliegender erster Substratkante und einer zweiten schrägen Implantation bei freiliegender zweiter Substratkante umfasst.
  13. Verfahren nach Anspruch 11, bei dem die erste schräge Implantation eine Implantation unter einem Winkel von ungefähr 45° zum Halbleitersubstrat und die zweite schräge Implanta tion eine Implantation unter einem Winkel von ungefähr 45° zum Halbleitersubstrat umfasst.
  14. Verfahren nach Anspruch 1, bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer ersten Substratkante die Bildung einer Justierschicht auf dem Halbleitersubstrat; die Strukturierung der Justierschicht und die Verwendung der strukturierten Justierschicht zum Definieren der ersten Substratkante umfasst.
  15. Verfahren nach Anspruch 14, bei dem der Schritt der Strukturierung des Halbleitersubstrats zum Bereitstellen einer zweiten Substratkante die Bildung einer Seitenwand-Abstandsschicht an der Gatematerialschicht und die Verwendung der Seitenwand-Abstandsschicht zum Definieren der zweiten Substratkante umfasst.
  16. Verfahren zum Herstellen eines Feldeffekttransistors, wobei das Verfahren die folgenden Schritte umfasst: a) Bereitstellen eines Silicium-auf-Isolator-Substrats, wobei das Silicium-auf-Isolator-Substrat eine Siliciumschicht auf einer verdeckten dielektrischen Schicht umfasst; b) Bildung einer Justierschicht auf der Siliciumschicht; Strukturieren der Justierschicht zum Definieren einer Kante in der Justierschicht; c) Strukturieren der Siliciumschicht durch die Kante der Justierschicht, wobei durch die Strukturierung der Si liciumschicht eine erste Substratkante bereitgestellt wird; d) Bildung eines ersten Gatedielektrikums an der ersten Substratkante; e) Bereitstellen einer ersten Gatestruktur mit einem ersten Ferminiveau an der ersten Substratkante auf dem ersten Gatedielektrikum; f) Strukturieren der Justierschicht, um eine erste Kante der ersten Gatestruktur freizulegen; g) Bildung einer Seitenwand-Abstandsschicht an der ersten Kante der ersten Gatestruktur, wobei die Seitenwand-Abstandsschicht eine erste und eine zweite Kante hat; h) Strukturieren der Siliciumschicht durch die zweite Kante der Seitenwand-Abstandsschicht, wobei durch die Strukturierung der Siliciumschicht eine zweite Substratkante bereitstellt, wobei die erste und die zweite Substratkante der strukturierten Siliciumschicht ein Transistorsubstrat definieren; i) Bereitstellen eines zweiten Gatedielektrikums an der zweiten Substratkante; und j) Bereitstellen einer zweiten Gatestruktur mit einem zweiten Ferminiveau an der zweiten Substratkante auf dem zweiten Gatedielektrikum.
  17. Verfahren nach Anspruch 16, bei dem die erste Gatestruktur mit einem ersten Ferminiveau Polysiliciummaterial vom p-Typ und die zweite Gatestruktur mit einem zweiten Ferminiveau Polysiliciummaterial vom n-Typ umfasst.
  18. Verfahren nach Anspruch 16, bei dem die erste Gatestruktur mit einem ersten Ferminiveau Polysiliciummaterial vom n-Typ und die zweite Gatestruktur mit einem zweiten Ferminiveau Polysiliciummaterial vom p-Typ umfasst.
  19. Verfahren nach Anspruch 16, das den Schritt der Bildung eines Source-/Drainimplantats in das Transistorsubstrat durch Ausführen einer schrägen Implantation in das Transistorsubstrat umfasst.
  20. Verfahren nach Anspruch 16, bei dem der Schritt des Abscheidens von Seitenwand-Abstandsschicht-Material in dem Volumen der Seitenwand-Abstandsschicht die Bildung einer Nitridschicht auf der Seitenwand-Oxidschicht und das Ausfüllen des Volumens der Seitenwand-Abstandsschicht durch das Abscheiden von Oxid umfasst.
  21. Verfahren nach Anspruch 16, das ferner den Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat umfasst.
  22. Verfahren nach Anspruch 21, bei dem der Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat die Ausführung einer Vielzahl von schrägen Implantationen in das Substrat umfasst.
  23. Verfahren nach Anspruch 21, bei dem der Schritt der Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat das Ausführen einer ersten schrägen Implantation bei freiliegender erster Substratkante und das Ausführen einer zweiten schrägen Implantation bei freiliegender zweiter Substratkante umfasst.
  24. Verfahren nach Anspruch 23, bei dem die erste schräge Implantation eine Implantation unter einem Winkel von ungefähr 45° zum Silicium-auf-Isolator-Substrat und die zweite Implantation eine Implantation unter einem Winkel von ungefähr 45° zum Silicium-auf-Isolator-Substrat umfasst.
  25. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren die folgenden Schritte umfasst: a) Bilden einer einkristallinen Halbleiterrippe mit einer ersten Seite und einer zweiten Seite; b) schräge Implantation in die erste Seite der einkristallinen Halbleiterrippe und schräge Implantation in die zweite Seite der einkristallinen Halbleiterrippe; c) Bereitstellen einer ersten Gatestruktur mit einem ersten Ferminiveau an der ersten Seite und Bereitstellen einer zweiten Gatestruktur mit einem zweiten Ferminiveau an der zweiten Seite.
  26. Verfahren nach Anspruch 25, bei dem der Schritt der Bildung einer einkristallinen Halbleiterrippe das Strukturieren einer Silicium-auf-Isolator-Schicht zum Definieren eines Transistorsubstrats umfasst.
  27. Verfahren nach Anspruch 25, bei dem die erste Gatestruktur mit einem ersten Ferminiveau Material vom p-Typ und die zweite Gatestruktur mit einem zweiten Ferminiveau Material vom n-Typ umfasst.
  28. Verfahren nach Anspruch 25, das ferner die Schritte der Bildung einer ersten dielektrischen Gateschicht auf der ersten Seite und der Bildung einer zweiten dielektrischen Gateschicht auf der zweiten Seite umfasst.
  29. Verfahren nach Anspruch 25, bei dem der Schritt der Bildung der einkristallinen Halbleiterrippe die Bildung einer Justierschicht auf einer Halbleiterschicht und das Strukturieren der Justierschicht zu Bildung einer freiliegenden Seite umfasst, wobei die freiliegende Seite der Justierschicht die erste Seite der einkristallinen Halbleiterrippe definiert.
  30. Verfahren nach Anspruch 29, bei dem der Schritt der Bildung der einkristallinen Halbleiterrippe ferner die Bildung einer Seitenwand-Abstandsschicht umfasst, wobei die Seitenwand-Abstandsschicht die zweite Seite der einkristallinen Halbleiterrippe definiert.
  31. Verfahren nach Anspruch 25, bei dem der Schritt der schrägen Implantation der ersten Seite und der schrägen Implantation der zweiten Seite eine im Wesentlichen gleichmäßige Dotandenkonzentration in der einkristallinen Halbleiterrippe liefert.
  32. Verfahren nach Anspruch 31, bei die Bildung einer im Wesentlichen gleichmäßigen Dotandenkonzentration im Transistorsubstrat die Bildung einer Dotandenkonzentration zwischen 0,3 NA und 3 NA umfasst, wobei NA zu
    Figure 00370001
    definiert ist.
  33. Verfahren nach Anspruch 25, bei dem der Schritt der schrägen Implantation der ersten Seite der einkristallinen Halbleiterrip pe und der schrägen Implantation der zweiten Seite der einkristallinen Halbleiterrippe die Implantation unter einem Winkel von ungefähr 45° zur ersten Seite und unter einem Winkel von ungefähr 45° zur zweiten Seite umfasst.
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Kim,Keunwoo, Fossum,Jerry G.: Double-Gate CMOS: Symetrical- versus Asymetrical-Gate Devices. In: IEEE Trans. On Electron Devices, ISSN 0018- 9383, Feb. 2001, Vol. 48, No. 2, S. 294-299 *
Kim,Keunwoo, Fossum,Jerry G.: Double-Gate CMOS: Symetrical- versus Asymetrical-Gate Devices. In: IEEE Trans. On Electron Devices, ISSN 0018- 9383, Feb. 2001, Vol. 48, No. 2, S. 294-299 Wong,H.-S. Philip, Chan,K.K., Taur,Y.: Self- Aligned (Top and Bottom) Double-Gate MOSFET with a 25 nm thick silicon channel. In: IEDM, ISSN 0-7803-4100, 1997, S. 427-430
Wong,H.-S. Philip, Chan,K.K., Taur,Y.: Self- Aligned (Top and Bottom) Double-Gate MOSFET with a 25 nm thick silicon channel. In: IEDM, ISSN 0-7803-4100, 1997, S. 427-430 *

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