KR100679693B1 - 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한2비트 비휘발성 메모리 소자 제조 방법 및 그 구조 - Google Patents

비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한2비트 비휘발성 메모리 소자 제조 방법 및 그 구조 Download PDF

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Abstract

본 발명은 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 일함수를 갖는 비대칭 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 비휘발성 메모리에 관한 것이다.
본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 포토레지스트 패턴을 상기 기판에 형성하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 실리콘 영역의 패턴을 실리콘과 하드 마스크에 형성하는 단계; (c) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계; (d) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (f) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및 (g) 화학, 기계적인 연마 공정 또는 비등방성 식각방법으로 접합된 이중 게이트를 분리하는 단계를 포함하는 것을 특징으로 한다.
핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 비등방성 식각방법(Anisotropic Etching), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자(Double Bit Non-Volatile Memory Device),Asymmetrical Work Function, Nanocrystal Floating Gate Memory.

Description

비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법 및 그 구조{Non-Volatile Memory Structure for two Bits Cell Operation with Asymmetrical Work Function Double Gate and its Manufacturing}
도 1a는 종래의 기술에 따른 핀 전계 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
도 1b는 도 1a에 도시된 제작 방법에 의해 제작된 소자의 a-a'방향으로의 단면도이다.
도 2a는 본 발명에 따른 서로 다른 타입의 불순물 주입을 통하여 형성한 서로 다른 일함수를 가지는 비대칭 이중 게이트 비휘발성 메모리소자를 형성하는 방법을 순차적으로 도시한 공정 투시도이다.
도 2b는 도 2a에 도시된 제작 방법에 의해 제작된 소자의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 서로 다른 일함수를 가지는 금속을 이용하여 비대칭 이중 게이트 비휘발성 메모리 소자를 형성하는 방법을 도시한 공정 투시도이다.
도 4는 본 발명의 서로 다른 타입의 불순물 주입 또는 서로 다른 일함수를 갖는 금속 이중 게이트를 이용한 2비트 메모리 셀 동작을 설명하기 위한 것이다.
도 5는 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
*****도면의 주요 부분에 대한 부호의 설명*****
101, 201, 301: 하부절연막
102, 202, 302: 실리콘
103, 203, 303: 하드 마스크
104: 포토레지스트 패턴
305: 금속게이트 물질
105, 209: 게이트 물질
206, 306: 터널링 유전막
207, 307: 부유게이트
208, 308: 제어 유전막
210: 게이트 포토레지스트 패턴
311, 312: 금속 게이트 물질
본 발명은 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 일함수를 갖는 비대칭 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 비휘발성 메모리에 관한 것이다.
전기적으로 데이터의 소거와 프로그램이 가능한 비휘발성 기억소자인 플래시 메모리는 DRAM과 같이 고집적이 가능하다. 또한, 비휘발성으로 데이터 보존성이 우수하기 때문에 시스템 내에서 보조 메모리로서 대체가 가능하고, DRAM 인터페이스에 적용이 가능하다.
현재의 플래시 셀 기술은 크게 열 전자 프로그램 방법과 FN 터널링 소거 방법을 이용하는 NOR 형과, FN 터널링 프로그램과 소거 방법을 이용하는 NAND형이 있다.
코드 저장용 플래시 메모리는 기존의 DRAM 및 SRAM 등과 같이 고속화, 저전압화의 요구에 따라 발전하나 프로그램 및 소거 동작의 원리의 한계로 급격한 셀 크기의 축소와 셀 어레이의 효율 증가와 고집적화는 어렵다.
데이터 저장용 플래시 메모리는 비용을 낮추기 위하여 집적도의 증가로 발전할 것이며, 이를 위해서는 기술적으로 셀마다 2비트 이상의 데이터를 저장할 수 있는 다중 비트 기술이 필요하다.
데이터를 저장하는 방법으로는, 기존의 플로팅 게이트 타입을 대체하기 위하여 MNOS(Metal Nitride Oxide Semiconductor), SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor), MONOS(Metal Oxide Nitride Oxide Semiconductor)의 전하 트래핑 타입(charge trapping type)의 구조가 연구중에 있다.
CMOS 소자의 축소에 따라 플래시 메모리 역시 고성능과 고집적을 위하여 그 크기가 축소한다. 이때, 기존의 2차원 채널의 소자 구조를 이용하는 경우, 크기 축소에 따른 누설전류의 증가와 같은 단채널 효과(short channel effect)에 의하여 집적화의 한계에 이르게 된다.
이러한, 단채널 효과를 줄이기 위하여 두개 이상의 게이트를 이용하는 트랜지스터 구조가 제안되었다. 이와 같은 트랜지스터 구조는 실리콘 채널의 전위를 채널 위에 있는 하나의 게이트 전극으로 제어하는 2차원 구조 대신, 채널의 위/아래 또는 양면에 게이트를 위치시켜 게이트 전압에 의한 채널의 전위 제어 능력을 극대화시키며 얇은 실리콘 핀을 이용하는 3차원 구조이다.
기존의 다중 게이트 핀 전계효과 트랜지스터 구조와 SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor) 구조를 사용한 30nm 급 삼중 게이트 비휘발성 메모리 셀이 제작 되어 1비트 동작이 발표되었다.
또한, 서로 다른 일함수를 이용한 2차원 타입 이중 게이트 전계 효과 트랜지스터의 동작이 시뮬레이션을 통하여 검증되었다.
이하, 종래의 기술에 따른 핀 전계 효과 트랜지스터 형성 방법을 도면을 참조하여 개략적으로 살펴보면 다음과 같다.
도 1a는 종래의 기술에 따른 핀 전계 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
먼저, 기판(미도시), 하부절연막(101), 실리콘(102)의 구조(100A)의 SOI기판를 준비한다. SOI기판 대신에 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 또는 인장 실리콘 게르마늄 기판 중 어느 하나를 사용할 수 있다.
다음으로, 900~1100℃ 의 온도에서의 산화 공정 및 질화막을 형성하여 핀의 상단부를 평평하게 유지시키거나 게이트 영역 패터닝을 위한 식각과정에서 핀을 보호하기 위한 하드 마스크(103)를 형성한다(100B). 여기서, 하드 마스크(103)는 산 화공정으로 생성된 산화막과 질화막을 합친 마스크를 말한다.
다음으로, 실리콘(102)과 하드마스크(103)에 활성영역 패턴을 위한 포토레지스트 패턴(104)을 형성한다(100C).
다음으로, 상기 포토레지스트 패턴(104)을 이용하여 채널이 형성될 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘(102) 및 하드마스크 층(103)에 형성한다(100D).
다음으로, 게이트 유전막(106)을 형성하고, 게이트 물질(105)을 증착 후, 패터닝을 통해 게이트 영역을 형성함으로 핀 전계 효과 트랜지스터를 제작한다(100E).
도 1b는 도 1a에 도시된 제작 방법에 의해 제작된 소자의 a-a'방향으로의 단면도이다. 도 1b에 도시된 바와 같이, 종래의 핀 전계 효과 트랜지스터의 제조 방법으로는 동일한 일함수를 갖는 핀 전계 효과 트랜지스터가 형성된다.
상기의 문제점을 해결하기 위한 본 발명의 목적은, 서로 다른 일함수를 가지기 위하여 서로 다른 타입의 불순물 주입 또는 서로 다른 일함수를 갖는 금속의 증착을 통하여 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 동작을 하는 비휘발성 메모리 소자를 제작하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 고밀도 집적이 가능하며 기존 실리콘 소자 제작 공정과 호환 가능한 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자를 제작하는 방법을 제공하는데 있다.
본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드마스크 층을 순차적으로 형성하는 단계; (b) 포토레지스트 패턴을 이용하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘 및 하드마스크 층에 형성하는 단계; (c) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계; (d) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (f) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및 (g) 화학, 기계적인 연마 공정 또는 비등방성 식각 공정으로 접합된 이중 게이트를 분리하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드마스크를 순차적으로 형성하는 단계; (b) 포토레지스트 패턴을 이용하여 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘 및 하드마스크 층에 형성하는 단계; (c) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계; (d) 상기 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (e) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (f) 소스/드레인 영역 형성을 위하여 불 순물 주입을 하는 단계; 및 (h) 화학, 기계적인 연마 공정 또는 비등방성 식각 공정으로 접합된 이중 게이트를 분리하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 구성에 의하여, 동일한 일함수를 갖는 이중 게이트를 이용하는 종례의 구조와 달리, 서로 다른 일함수를 갖는 게이트를 서로 다른 타입의 불순물 주입 또는 서로 다른 일함수를 갖는 금속의 증착을 통해 형성함으로써, 단일 소자가 2개의 문턱 전압을 가지게 되어 2비트 동작 특성을 보이는 비휘발성 메모리 구조를 갖게된다.
이하, 본 발명에 의한 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자의 제조 방법 및 그 구조를 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a는 본 발명에 따른 서로 다른 타입의 불순물 주입을 통하여 형성한 서로 다른 일함수를 가지는 비대칭 이중 게이트 비휘발성 메모리소자를 형성하는 방법을 순차적으로 도시한 공정 투시도이다.
도 1에 도시된 100A 내지 100D까지 공정은 동일하다. 즉, 기판(미도시), 하부절연막(201) 및 실리콘(202)을 순차적으로 형성한다.
여기서, 상기 기판, 하부절연막(201) 및 실리콘(202)을 사용하는 대신에 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나를 형성하여 사용할 수 있다.
다음으로, 900~1100℃ 의 온도에서의 산화 공정 및 질화막을 형성하여 하드 마스크 층(103)을 형성한다.
다음으로, 기판 상에 활성영역 패턴을 위한 포토레지스트 패턴(미도시)을 형성한다.
다음으로, 상기 포토레지스트 패턴을 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘(202)과 하드마스크 층(203)에 형성한다.
이때, 상기 실리콘 채널은 소자의 집적도를 높이고 단채널 효과를 억제하기 위해 실리콘 박막 또는 핀 구조로 형성시킬 수 있다.
다음으로, 전자의 포획을 위하여 터널링 유전막(206), 부유 게이트(207), 제어 유전막(208)을 순차적으로 성장 및 증착시킨 후, 게이트 물질(209)을 증착 한다(200A). 상기 전자의 포획을 위한 막 구조는 상기 실리콘 핀과 이후 공정에서 형성될 게이트 사이에 형성시키도록 한다.
다음으로, 비대칭 이중 게이트 형성을 위하여 n타입 및 p타입의 불순물 주입각도를 조절하여(>45°) 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순불을 주입한다(200B).
여기서, 도핑되어 있지 않은 게이트 물질(209)을 증착 한 후, n타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p타입의 불순물을 주입 각도를 조절하여 n타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함한다.
이때, 게이트 물질은 폴리실리콘을 사용하며, n타입 불순물로는 예를 들어 As 또는 P를 주입하고, p타입 불순물은 B 또는 BF2를 주입하도록 한다.
또한, 상기 주입 각도는 45°이상이 되도록 하는 것이 바람직하다.
또한, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층(Screen Oxide)을 상기 게이트 상에 증착한 후, 상기 서로 다른 타입의 불순물 이온을 주입하고, 다시 상기 차단 산화층을 제거하는 단계를 더 포함할 수 있다(도시하지 않음).
다음으로, 게이트 패턴을 형성하기 위해 게이트 마스크(210)를 패터닝한다(200C).
다음으로, 게이트 영역을 제외한 나머지 부분의 게이트 물질(209), 제어 유전막(208), 부유게이트(207), 터널링 유전막(206)을 식각하고, 소스/드레인 영역 형성을 위해 불순물을 주입한 후, 게이트 마스크(210)을 제거한다(200D).
다음으로, 화학적, 기계적 연마 방법 또는 비등방성 식각 방법을 통하여 핀의 상단부에 남겨진 게이트 물질(209), 제어 유전막(208), 부유게이트(207)과 터널링 유전막(206)을 제거함으로써, 접합되었던 게이트를 분리시킨다(200E).
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자를 제작하는 것이 가능하게 된다.
또한, 본 발명의 일실시예에서는, 절연막 트랩에 전자를 포획시키는 SONOS와 같은 구조 대신 부유 게이트로서 실리콘, 실리콘 나노크리스탈(nanocrystal), 게르마늄, 게르마늄 나노크리스탈 및 금속 나노크리스탈을 그리고, 제어 유전막과 터널링 유전막으로는 폴리머 물질, 산화막, 질화막 및 산화막/질화막/산화막을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자를 제조할 수 있다.
도 2b는 도 2a에 도시된 제작 방법에 의해 제작된 소자의 단면도이다.
도 2b에 도시된 바와 같이, 도 2a의 b-b' 방향으로의 단면으로 비대칭적인 일함수를 갖는 이중 게이트 구조와 터널링 유전막(206), 부유게이트(207) 및 제어 유전막(208) 구조가 형성되어 있음을 확인할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 서로 다른 일함수를 가지는 금속을 이용하여 비대칭 이중 게이트 비휘발성 메모리 소자를 형성하는 방법을 도시한 공정 투시도이다.
먼저, 도 1에 도시된 공정 100A 내지 100D까지는 동일하므로 이하에서는 설명은 생략한다.
다음으로, 전자의 포획을 위하여 터널링 유전막(306), 부유게이트(307), 제어 유전막(308)을 순차적으로 성장 및 증착시킨다. 상기 전자의 포획을 위한 막 구조는 상기 실리콘 핀과 이후 공정에서 형성될 게이트 사이에 형성시키도록 한다.
다음으로, 상기 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 갖는 금속(311,312)을 경사지게 증착하는 방법(oblique sputtering or evaporation)으로 증착한다.
또한, 도핑이 되지 않은 폴리실리콘과 금속을 차례로 증착한 후, 불순물 주입 각도를 조절하여(Large Angle Tilted Implantation) 상기 실리콘 핀을 중심으로 양쪽에 n형 또는 p형의 서로 다른 타입의 불순물을 주입한 후, 후속 열 공정을 하 는 단계를 더 포함하도록 한다.
또한, 도핑이 되지 않은 폴리실리콘을 증착한 후, 먼저 불순물 주입 각도를 조절하여 상기 실리콘 핀을 기준으로 게이트 물질인 폴리실리콘의 양쪽에 서로 다른 타입의 불순물을 주입한 후, 게이트 물질인 폴리실리콘위로 금속을 증착한 후, 후속 열 공정을 통하여 서로 다른 일함수를 갖는 실리사이드를 형성할 수도 있다.
또한, 상기 게이트를 n타입 및 p타입으로 주입 각도를 조절하여 도핑한 폴리실리콘에 니켈을 증착한 후 후속 열공정으로 NiSi를 형성함으로써, 한 쪽에는 4 eV의 일함수를 갖는 금속 전극을 형성하고, 다른 쪽에는 5 eV의 일함수를 갖는 실리사이드 전극을 형성시킬 수도 있다.
이때, 실리콘 핀을 중심으로 한 양면에 한 쪽은 4 eV 이하이고, 반대 쪽은 5 eV 이상인 일함수를 갖는 금속을 증착 시키도록 한다.
즉, 금속 간 또는 핀을 기준으로 2개의 게이트간의 일함수 차이가 클수록 2비트 간의 문턱전압 차이가 증가하므로, 금속 간의 일함수 차이를 크게 하여 문턱전압 차이를 증가시켜 소자의 오동작을 방지하도록 한다.
상기 금속을 경사지게 증착시키기 위한 방법으로 금속을 경사지게 스퍼터링(sputtering)하는 대신에 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다.
다음으로, 도 2에 도시된 200C 및 200D와 같이 게이트 패턴을 형성하기 위해 게이트 마스크 영역을 패터닝하고, 게이트 영역을 제외한 나머지 부분의 게이트 물질, 제어 유전막, 부유게이트, 터널링 유전막을 식각하고, 소스/드레인 영역 형성 을 위해 불순물을 주입한다.
다음으로, 화학적, 기계적 연마 방법 또는 비등방성 식각방법을 통하여 핀의 상단부에 남겨진 게이트 물질(311, 312), 제어 유전막(308), 부유게이트(307)과 터널링 유전막(306)을 제거함으로써, 접합되었던 게이트를 분리시킨다(300B).
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자를 제작하는 것이 가능하게 된다.
또한, 본 발명의 다른 실시예에서는, 절연막 트랩에 전자를 포획시키는 SONOS와 같은 구조 대신 부유 게이트로서 실리콘, 실리콘 나노크리스탈(nanocrystal), 질화막, 게르마늄, 게르마늄 나노크리스탈 및 금속 나노크리스탈을 그리고, 제어 유전막과 터널링 유전막으로는 폴리머 물질, 산화막, 질화막 및 산화막/질화막/산화막을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자를 제조할 수 있다.
도 4 및 도 5는 본 발명의 서로 다른 형의 불순물 주입 또는 서로 다른 일함수를 갖는 금속 이중 게이트를 이용한 2비트 메모리 셀 동작을 설명하기 위한 것이다.
도 4는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2 비트 비휘발성 메모리 소자의 단면을 개략적으로 나타낸 것이고, 도 5는 논리값에 대한 전압과 전류 특성을 설명하기 위한 그래프이다.
논리값에 대한 전압특성을 알아보기 전에 먼저 파라미터를 정의하면 다음과 같다.
- 논리 "1"에 해당되는 전압을 Vp라 정의한다.
- 논리 "0"에 해당되는 전압을 Ve라 정의한다.
- FG(Forward Gate)에 걸리는 전압을 Vfg라 정의한다.
- BG(Back Gate)에 걸리는 전압을 Vbg라 정의한다.
- FG의 문턱전압을 Vtfg라 정의한다.
- BG의 문턱전압을 Vtbg라 정의한다.
여기서, Vtfg<Vtbg인 경우에 대한 것이다.
논리 "00"은 Vfg=Ve<Vtfg, Vbg=Ve<Vtbg 이기에 부유게이트에 포획되는 전자가 매우 적기에 소거(erase) 상황과 유사한 소자 전체 문턱전압을 보이게 된다.
논리 "01"은 Vfg=Ve<Vtfg, Vbg=Vp>Vtbg 이기에 FG에서는 매우 적은 양의 전자 포획이 일어나나, BG에서는 많은 양의 전자 포획이 일어나게 되어 리드(read)시 논리 "00"에 비하여 증가된 문턱전압을 보이게 된다.
논리 "10"은 Vfg=Vp>Vtfg, Vbg=Ve<Vtbg 이며 Vtfg<Vtbg 이기에 논리 "01"의 경우 BG에 포획된 전자의 양보다 많은 양이 FG에 의해 포획되게 되기에, 리드시 논리 "01"보다 증가된 문턱전압을 보이게 된다.
논리 "11"은 Vfg=Vp> Vtfg, Vbg=Vp >Vtbg 이기에 FG와 BG에서 모두 전자의 포획이 활발하게 일어나 리드시 가장 큰 문턱전압 증가를 보이게 된다.
이상으로 비대칭 이중 게이트 핀 전계 효과 트랜지스터의 2-bit 메모리 동작 이 설명된다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법은, 그 공정이 간단하며 재현성이 높고 FinFET 구조를 이용함으로써, 고밀도 집적이 가능하며 기존의 실리콘 소자 제작 공정과 호환 가능하다는 장점을 가지고 있어 메모리 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다.
또한, 메모리 소자의 크기를 지속적으로 줄일 수 있고, 테라급 메모리의 개발이 가능하며 반도체 산업 전반에 걸쳐 파급 효과가 크다.

Claims (18)

  1. (a) 실리콘를 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드마스크 층위에 활성영역 패턴을 위한 포토레지스트 패턴을 형성하는 단계;
    (c) 상기 포토레지스트 패턴을 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘과 하드마스크 층에 형성하는 단계;
    (d) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계;
    (e) 게이트 물질을 증착 한 후, 비대칭 이중 게이트 형성을 위하여 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (g) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;및
    (h) 화학, 기계적인 연마 공정 또는 비등방성 식각법을 통하여 핀의 상단부에 남겨진 게이트 물질, 제어 유전막, 부유게이트과 터널링 유전막을 제거함으로써 접합된 이중 게이트를 분리하는 단계;
    를 포함하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘을 포함하는 기판은 SOI 기판, 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 (d) 단계의 부유 게이트는 실리콘, 실리콘 나노크리스탈(nanocrystal), 질화막, 게르마늄, 게르마늄 나노크리스탈 또는 금속 나노크리스탈 중 어느 하나이고,
    상기 (d) 단계의 제어 유전막 및 터널링 유전막은 폴리머 물질, 산화막, 질화막 또는 산화막/질화막/산화막 중 어느 하나를 이용하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 (e)단계의 불순물 주입은 n타입의 불순물을 한쪽의 게이트에 주입하고, p타입의 불순물을 상기 n타입과 반대쪽의 게이트에 주입하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  5. 제4항에 있어서,
    상기 (e)단계의 게이트 물질은 폴리실리콘이고, n타입 불순물은 As 또는 P이며, p타입 불순물은 B 또는 BF2인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  6. 제5항에 있어서,
    상기 (e)단계의 불순물 주입 각도는 45°이상인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    상기 (e)단계의 불순물 주입은 추가적인 마스크 형성 작업없이 주입하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  8. 제1항에 있어서,
    상기 (e)단계의 불순물 주입시, 이온이 게이트를 통과하여 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 차단 산화층(Screen Oxide)을 게이트 위에 증착하고 이온을 주입한 후 다시 제거하는 단계를 더 포함하는 비대칭적 인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  9. 상기 제1항 내지 제8항 중 어느 한 항의 서로 다른 일함수를 갖는 이중 게이트 구조를 이용하는 비휘발성 메모리 소자 제작 방법에 의하여 제작된 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자.
  10. (a) 실리콘를 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드마스크 층위에 활성영역 패턴을 위한 포토레지스트 패턴을 형성하는 단계;
    (c) 포토레지스트 패턴을 이용하여 실리콘 채널이 형성될 실리콘 핀과 소스/드레인이 형성될 영역의 패턴을 실리콘 및 하드마스크에 형성하는 단계;
    (d) 전자의 포획을 위하여 터널링 유전막, 부유게이트, 제어 유전막을 순차적으로 성장 및 증착시키는 단계;
    (e) 상기 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (g) 소스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 및
    (h) 화학, 기계적인 연마 공정 또는 비등방성 식각 공정을 이용하여 핀의 상단부에 남겨진 게이트 물질, 제어 유전막, 부유게이트과 터널링 유전막을 제거함으로써 접합된 이중 게이트를 분리하는 단계;
    를 포함하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  12. 제10항에 있어서,
    상기 (d) 단계의 부유 게이트는 실리콘, 실리콘 나노크리스탈(nanocrystal), 질화막, 게르마늄, 게르마늄 나노크리스탈 또는 금속 나노크리스탈 중 어느 하나이고,
    상기 (d) 단계의 제어 유전막 및 터널링 유전막은 폴리머 물질, 산화막, 질화막 또는 산화막/질화막/산화막 중 어느 하나를 이용하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  13. 제10항에 있어서,
    상기 (e) 단계의 금속을 증착하기 전에 도핑되지 않은 폴리실리콘과 금속막을 차례로 증착하고, 실리콘 핀을 중심으로 한쪽 면에는 n형, 반대쪽 면에는 p형 불순물을 경사지게 주입하는 단계를 포함하는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  14. 제10항에 있어서,
    상기 (e) 단계의 금속을 증착하기 전에 도핑되지 않은 폴리실리콘을 증착 한 후 실리콘 핀을 중심으로 한쪽 면에는 n형 반대쪽면에는 p형 불순물을 주입하여 경사지게 증착한 후, 금속막을 증착하고 후속 열 공정을 이용하여 실리사이드 비대칭적인 일함수를 가지는 게이트 형성을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  15. 제14항에 있어서,
    상기 실리콘 핀을 기준으로 다른 형의 불순물이 주입된 폴리실리콘에 니켈을 증착하고 후속 열공정으로 NiSi을 형성하여 한 쪽에는 4 eV의 일함수를 갖는 실리사이드 전극을 형성하고, 반대쪽에는 5 eV의 일함수를 갖는 NiSi 실리사이드 전극을 형성하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  16. 제10항에 있어서,
    상기 비대칭적인 이중 제어 게이트의 일함수의 차는 2비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  17. 제10항에 있어서,
    상기 (e)단계의 상기 금속을 경사지게 증착하는 경우, 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌려 증착하는 것을 특징으로 하는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자 제조 방법.
  18. 상기 제10항 내지 제17항 중 어느 한 항의 서로 다른 일함수를 갖는 이중 게이트 구조를 이용하는 비휘발성 메모리 소자 제작 방법에 의하여 제작된 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2비트 비휘발성 메모리 소자.
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