KR100629183B1 - 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조 - Google Patents

비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조 Download PDF

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Abstract

본 발명은 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor)와 비휘발성 메모리 제작 방법 및 그 구조에 관한 것이다.
본 발명의 일실시예에 따른 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제조 방법은, (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하여 이루어 진다.
핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자, 동적 쓰레드홀드 전압 모오스(Dynamic threshold voltage MOS)

Description

비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와 2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조{Dynamic threshold voltage MOS and Non-Volatile Memory Structure for 2-Bits Cell Operation with Asymmetrical Gate Dielectric Thickness and Dual Gate Work Function and its Manufacturing}
도 1은 종래 기술에 따른 동일한 두께의 게이트 산화막과 대칭적인 일함수를 갖는 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
도 2는 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 투시도 및 a-a'에서의 공정 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 유효 게이트 산화막(Effective Oxide Thickness, EOT)과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 등가(equivalent) 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 금속과 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
본 발명은 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor)와 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS와 2-비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 소자에 관한 것이다.
도 1은 종래 기술에 따른 동일한 두께의 게이트 산화막과 대칭적인 일함수를 갖는 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.
도시된 바와 같이, 핀 전계 효과 트랜지스터 제작 방법은 실리콘으로 구성된 SOI 기판(101), 하부 절연막(102), 하부 절연박 위의 실리콘(103) 및 실리콘(103)위에 하드 마스크(104)를 형성한다(100A).
리소그라피를 이용하여 실리콘 채널 패턴(105)을 형성한다(100B).
산화와 식각을 이용하여 핀 폭을 앞서 얻은 폭 이하로 줄인다(100C).
게이트(107) 산화막과 게이트(107) 물질을 성장시키거나 증착한 후 게이트(107) 영역을 패터닝 하여 이온주입을 통하여 소오스/드레인 연장영역을 형성한다(100D).
게이트(107) 측면에 스패이서(108)를 형성한 후 이온주입을 통하여 소오스/드레인 영역을 형성한다(100E).
자기 정렬적 실리사이드(self-aligned silicide)에 의해 전극(109)을 형성하여 핀 전계 효과 트랜지스터를 제작한다(100F).
이러한 방법에 의한 소자는 단일 소자가 2개의 문턱 전압을 가지게 되는 DTMOS특성 또는 2-비트 비휘발성 메모리 동작 특성을 보일 수 없다.
상기의 문제점을 해결하기 위한 본 발명의 목적은, 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하여 DTMOS를 제작하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하여 2-비트 동작을 하는 비휘발성 메모리 소자를 제작하는 방법을 제공하는데 있다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것 이다.
본 발명은 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS와 2-비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 소자에 관한 것으로, (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리톤 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 전자 포획을 위하여 절연막 트랩에 전자를 포획시키는 SONOS구조로 질화막과 산화막을 순차적으로 성장 및 증착시키는 단계; (f) 게이트 물질을 증착 한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (c)단계의 high-k 물질을 증착 후, 전자의 포획을 위하여 SONOS 구조로 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에 너지를 이용하여 불순물을 주입하는 단계; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접 합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (c)단계의 동일한 두께의 게이트 산화막을 성장시킨 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주 입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 투시도 및 a-a'에서의 공정 단면도이다.
도시한 바와 같이, 실리콘 기판(201), 하부절연막(202), 실리콘(203) 및 하드 마스크(204)를 순차적으로 형성한다(200A).
여기서, 하드 마스크(204)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다.
하드 마스크(204) 패턴을 마스크로 하여 실리콘(203)을 이방 식각한다(200B).
여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리콘 영역의 패턴이 형성된다.
서로 다른 두께를 갖는 게이트 산화막을 형성하기 위하여 상기 실리콘 핀 한면을 선택하여 산소 이온 주입 각도를 조절하여 주입한다(200C).
여기서, 산소 이온 주입 각도는 45° 이상인 것이 바랍직하다.
산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막(205)을 성장시키고, 게이트 물질(206)을 증착하고, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입의 불순물을 실리콘 핀 한쪽의 게이트에 경사 주입하고, p+타입의 불순물을 실리콘 핀 반대쪽의 게이트에 경사 주입한다(200D).
여기서, 불순물 주입 각도는 45°이상이 되도록 하는 것이 바람직하다.
여기서, 도핑되어 있지 않은 게이트 물질(206)을 증착 한 후, n+타입의 불순 물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다.
도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층(Screen Oxide)을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다.
화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(206), 하드 마스크(204)를 제거하여 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(207)를 패터닝 한다(200E).
게이트 마스크(207)를 이용하여 게이트 영역을 형성한다(200F).
여기서, 실리콘 영역(203)에 게이트 산화막 성장시 형성된 산화막을 이용하여 게이트 물질(206)을 선택적으로 식각할 수 있다.
여기서, 소오스/드레인 영역 형성을 위하여 불순물 주입을 한다.
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다.
또한, 게이트 산화막이 두꺼운 쪽이 NMOS 얇은 쪽이 PMOS로 사용하는 경우보다, 얇은 쪽을 NMOS 두꺼운 쪽을 PMOS로 사용하는 것이 on-state와 off-state 각각 경우의 문턱전압차를 등가 시킬 수 있어 저전력소비-고속의 좋은 소자 특성을 얻을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도시한 바와 같이, 도 2의 200C 단계까지 동일한 과정을 진행하고, 산화과정을 통하여 비대칭적인 두께를 갖는 터널링 산화막(305)을 성장시키고, 하드 마스크(304)를 제거한다(300D).
전자의 포획을 위하여 질화막(306), 제어 산화막(307)을 순차적으로 성장 및 증착시킨 후, 게이트 물질(308)을 증착하고, 전자의 포획을 위한 막 구조는 실리콘 핀과 이후 공정에서 형성될 게이트 사이에 형성시키도록 하고, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입 과 p+타입의 불순물 주입 각도를 조절하여 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입한다(300E).
여기서, 도핑되어 있지 않은 게이트 물질(308)을 증착 한 후, n+타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다.
여기서, 게이트 물질은 폴리실리콘을 사용하며, n+타입 불순물은 As 또는 P을 주입하고, p+타입 불순물은 B 또는 BF2을 주입하도록 하고, 불순물 주입 각도는 45° 이상이 되도록 하는 것이 바람직하다.
도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도 달하는 채널링 효과를 제거하기 위하여 차단 산화층을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다.
화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(308), 제어 산화막(307), 질화막(306)과 터널링 산화막(305)을 제거함으로써, 접합되었던 게이트를 분리시킨다(300F).
게이트 영역을 형성하기 위하여 게이트 마스크(309)를 패터닝 하고, 게이트 마스크(309)를 이용하여 게이트 영역을 형성한다(300G).
여기서, 실리콘 영역(303)에 게이트 산화막 성장시 형성된 산화막을 이용하여 게이트 물질(308)을 선택적으로 식각할 수 있으며, 소오스/드레인 영역 형성을 위하여 불순물 주입을 한다.
게이트 산화막의 두께 차이가 클수록 2-비트 간의 문턱전압 차이가 증가하므로, 게이트 산화막의 두께 차이를 크게 하여 문턱전압 차이를 증가시켜 소자의 오동작을 방지하도록 한다.
또한, 게이트 산화막이 두꺼운 쪽이 NMOS, 얇은 쪽이 PMOS로 사용하는 경우보다 얇은 쪽을 NMOS, 두꺼운 쪽을 PMOS로 사용하는 것이 2-비트간 문턱 전압차를 증가시킬 수 있다.
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 것이 가능하게 된다.
또한, 절연막 트랩에 전자를 포획시키는 SONOS와 같은 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal)을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
즉, 동일한 게이트 산화막 두께와 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태(state)에 따른 문턱전압의 차가 크다는 장점을 가지고 있다.
도 4는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 유효 게이트 산화막(Effective Oxide Thickness, EOT)과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도시한 바와 같이, 실리콘 기판(401), 하부절연막(402), 실리콘(403) 및 하드 마스크(404)를 순차적으로 형성한다(400A).
여기서, 하드 마스크(404)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다.
하드 마스크(404) 패턴을 마스크로 하여 실리콘(403)을 이방 식각한다(400B).
여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리콘 영역의 패턴이 형성된다.
하드 마스크(404)를 제거하고, 서로 다른 두께의 유효 게이트 산화막을 형성하기 위하여, 실리콘 핀을 중심으로 한 양면에 서로 다른 유전상수를 갖는 high-k 물질(405, 406)을 경사지게 증착하는 방법(oblique sputtering or evaporation)으로 증착한다(400C).
여기서, 유효 게이트 산화막의 두께 차를 크게 하여 on-state와 off-state에서의 문턱전압차를 크게 하기 위하여 유전상수 비가 큰 두개의 high-k 물질을 이용하고, high-k 물질로는 Al2O3, ZrO2, HfO2 등을 이용할 수 있으며 사용하는 두 high-k 물질의 유전상수 비가 큰 것이 바람직하다.
또한, high-k 물질을 경사지게 증착시키기 위한 방법으로 high-k 물질을 경사지게 스퍼터링(sputtering)하는 대신에 기판을 high-k 물질 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다.
게이트 물질(407)을 증착한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입 불순물 주입 각도를 조절하여 실리콘 핀 한쪽에 게이트에 불순물을 주입하고, p+타입의 불순물 주입 각도를 조절하여 실리콘 핀 반대쪽의 게이트에 다른 타입의 불순물을 주입한다(400D).
여기서, 도핑되어 있지 않은 게이트 물질(407)을 증착 한 후, n+타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다.
여기서, 게이트 물질은 폴리실리콘을 사용하며, n+타입 불순물은 As 또는 P을 주입하고, p+타입 불순물은 B 또는 BF2을 주입하도록 하며, 주입 각도는 45° 이상이 되도록 하는 것이 바람직하다.
도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다.
화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(407), high-k 물질(405, 406)를 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(408)를 패터닝 한다(400E).
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 high-k 물질의 유전상수에 따른 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS 소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다.
또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하는 소자에 비하여, 실리콘 표면특성이 우수하고 소자제작이 간단하며 재현성이 높다는 장점을 가지고 있다.
또한, high-k 물질(405, 406)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
여기서, 동일한 게이트 산화막 두께를 갖는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태에 따른 문턱전압의 차가 크다는 장점을 가지고 있다.
또한, 절연막 트랩에 전자를 포획시키는 SONOS 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 등가(equivalent) 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도시한 바와 같이, 도 2의 200B 단계까지 동일한 과정을 진행하고, 하드 마스크를 제거하고, 산화과정을 통하여 동일한 두께의 게이트 산화막(504)을 성장시키고, 게이트 물질(505)을 증착한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입의 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한면의 게이트에 주입한다(500C).
여기서, 주입된 n+타입 dopant의 농도의 경향은 도면에 표시하였다.
서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 p-타입의 낮은 농도의 p타입 불순물을 주입 각도를 조절하여 실리콘 핀 다른면의 게이트에 깊게 주입한다(500D).
여기서, 주입된 p+타입 dopant의 농도의 경향은 도면에 표시하였다.
서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게 이트 형성을 위하여 p+타입의 높은 농도의 p타입 불순물을 주입각도를 조절하여 상기 실리콘 핀 다른면의 게이트에 얇게 주입한다(500E).
여기서, 주입된 p+타입 dopant의 농도의 경향은 도면에 표시하였다.
화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(505)을 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(506)를 패터닝 한다(500F).
여기서, 주입된 n, p타입 dopant의 농도의 경향은 도면에 표시하였다.
이와 같은 과정에 의해, p-와 p+로 dual implantation된 PMOS 영역은 게이트 도핑 농도가 낮기에 poly depletion effect가 크게 일어나 등가 게이트 산화막이 충분한 농도와 에너지로 n+타입으로 주입한 NMOS에 비하여 두꺼워지게 된다.
또한, 서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS 소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다.
또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하는 소자에 비하여, 실리콘 표면특성이 우수하고 소자제작이 간단하며 재현성이 높고 boron penetration 영향이 적게 일어난다는 장점을 가지고 있다.
또한, high-k 물질을 이용하는 소자에 비해 제작방법이 한층 간단하며 게이트 유전막과 실리콘 계면의 특성이 우수하고 기존의 CMOS 공정을 이용할 수 있다는 장점을 가지고 있다.
또한, 산화막(504)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막 을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
또한, 동일한 게이트 산화막 두께를 갖는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태에 따른 문턱전압의 차가 크다는 장점을 가지고 있다.
또한, 절연막 트랩에 전자를 포획시키는 SONOS 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 금속과 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다.
도시한 바와같이. 실리콘 기판(601), 하부절연막(602), 실리콘(603) 및 하드 마스크(604)를 순차적으로 형성한다(600A).
여기서, 하드 마스크(604)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다.
하드 마스크(604) 패턴을 마스크로 하여 실리콘(603)을 이방 식각한다(600B).
여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리 콘 영역의 패턴이 형성된다.
서로 다른 두께를 갖는 게이트 산화막을 형성하기 위하여 상기 실리콘 핀 한면을 선택하여 산소 이온 주입 각도를 조절하여 주입한다(600C).
여기서, 산소 이온 주입 각도는 45° 이상인 것이 바랍직하다.
서로 다른 일함수를 가지는 금속을 이용하여 이중 게이트를 형성하기 위하여 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 가지는 금속 물질(606, 607)을 경사지게 증착하는 방법(oblique sputtering or evaporation)으로 증착한다(600D).
여기서, On-state와 off-state에서의 문턱전압차를 크게 하기 위하여 일함수의 차가 큰 두개의 금속을 이용하고, 제1 금속(606)의 일함수는 5eV보다 크고 제2 금속(607)의 일함수가 4eV보다 작은 것이 바람직하다.
여기서, 금속(606, 607)을 경사지게 증착시키기 위한 방법으로 금속을 경사지게 스퍼터링하는 대신에 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다.
화학적, 기계적 연마 방법을 통하여 핀의 윗 부분의금속 물질(606, 607), 하드마스크(604)를 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(608)를 패터닝 한다(600E).
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 일함수를 가지는 금속을 이용한 이중게이트를 이용하기에 단일 MOS소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다.
또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하기에 동일한 두께의 게이트 산화막을 가지며 서로 다른 일함수를 가지는 금속을 이중게이트로 이용하는 구조에 비하여 On-state와 off-state에서의 문턱전압차가 더 크다는 장점을 가지고 있다.
또한, 게이트 산화막(605)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 유효 게이트 산화막과 서로 다른 일함수를 가지는 금속과 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
또한, 동일한 게이트 산화막 두께와 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 서로 다른 두께의 게이트 산화막에 의하여 문턱전압의 차가 크고, 서로 다른 두께의 유효 게이트 산화막과 폴리실리콘에 N+, P+ 도핑을 통하여 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 서로 다른 금속을 이용하는 경우의 일함수 차가 크기므로, 각각의 On-Off 상태(state)에 따른 문턱전압의 차가 크다는 장점을 가지고 있다.
또한, 절연막 트랩에 전자를 포획시키는 SONOS구조 대신 실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal)을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 비대칭적인 게이트 산화막와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS(Dynamic threshold voltage MOS)와 2-비트 비휘발성 메모리 소자 제조 방법은, 그 공정이 간단하며 재현성이 높고 FinFET 구조를 이용함으로써, 고밀도 집적이 가능하며 기존의 실리콘 소자 제작 공정과 호환 가능하다는 장점을 가지고 있으며, 소자의 성능을 향상시킬 수 있고 메모리 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다.
또한, 메모리 소자의 크기를 지속적으로 줄일 수 있고, 테라급 메모리의 개발이 가능하며 반도체 산업 전반에 걸쳐 파급 효과가 크다.

Claims (58)

  1. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계;
    (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor) 소자 제작 방법.
  2. 제1항에 있어서,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  3. 제1항에 있어서,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  4. 제1항에 있어서,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  5. 제1항에 있어서,
    상기 (e)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  6. 제1항에 있어서,
    상기 (e)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  7. 제1항에 있어서,
    상기 (e)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 차단 산화층(Screen Oxide)을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  8. 제1항에 있어서,
    상기 (e)단계의 게이트를 형성하기 위하여,
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  9. 제8항에 있어서,
    상기 게이트 물질은 폴리실리콘이고,
    상기 n+타입 불순물은 As 또는 P이고,
    상기 p+타입 불순물은 B 또는 BF2인,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  10. 제1항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;
    상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;
    상기 실리콘 채널의 일방으로 이온이 주입되어, 비대칭적인 두께로 형성된 상기 게이트 산화막; 및
    상기 게이트 산화막에 증착되고, 상기 실리콘 핀 양방으로 서로 다른 타입의 불순물이 각각 주입된 상기 게이트;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자.
  11. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리톤 영역의 한쪽을 선택하여 주입하는 단계;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계;
    (e) 전자 포획을 위하여 절연막 트랩에 전자를 포획시키는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조로 질화막과 산화막을 순차적으로 성장 및 증착 시키는 단계;
    (f) 게이트 물질을 증착 한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  12. 제11항에 있어서,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  13. 제11항에 있어서,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  14. 제11항에 있어서,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  15. 제11항에 있어서,
    상기 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  16. 제11항에 있어서,
    상기 (f)단계의 게이트를 형성하기 위하여,
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  17. 제16항에 있어서,
    상기 게이트 물질은 폴리실리콘이고,
    상기 n+타입 불순물은 As 또는 P이고,
    상기 p+타입 불순물은 B 또는 BF2인,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  18. 제11항에 있어서,
    상기 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  19. 제11항에 있어서,
    상기 (f)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  20. 제1항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방으로 이온이 주입되어 형성된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 게이트 산화막에 증착된 상기 게이트를 포함하는 제1 비휘발성 메모리 소자; 및
    상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에 형성된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 게이트 산화막에 증착된 상기 게이트를 포함하는 제2 비휘발성 메모리 소자;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자.
  21. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 EOT(effective oxide thickness)를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;
    (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  22. 제21항에 있어서,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  23. 제21항에 있어서,
    상기 (c)단계의 high-k 물질의 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  24. 제21항에 있어서,
    상기 (c)단계의 high-k 물질은 게이트 유전막으로 실리콘 핀의 한면에 AlO3를 다른 면에는 HfO2를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  25. 제21항에 있어서,
    상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 on-state/off-state의 문턱 전압 차를 크게하는 것에 의하여 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  26. 제21항에 있어서,
    상기 (c)단계의 high-k 물질을 경사지게 증착함에 있어서, 상기 실리콘을 포 함하는 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 실리콘을 포함하는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  27. 제21항에 있어서,
    상기 (d)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  28. 제21항에 있어서,
    상기 (d)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  29. 제21항에 있어서,
    상기 (d)단계의 게이트를 형성하기 위하여,
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  30. 제21항에 있어서,
    상기 게이트 물질은 폴리실리콘이고,
    상기 n+타입 불순물은 As 또는 P이고,
    상기 p+타입 불순물은 B 또는 BF2인,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  31. 제21항에 있어서,
    상기 (d)단계의 불순물 주입은, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  32. 제21항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;
    상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;
    상기 실리콘 채널의 양방(兩方)으로 각각 서로 다른 유전상수를 갖는 물질이 경사지게 증착되어, 상기 하부 절연막의 상면과 상기 실리콘 채널의 측면에 비대칭적인 두께로 형성된 상기 게이트 산화막; 및
    상기 게이트 산화막에 증착되고, 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물이 주입된 상기 게이트;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자.
  33. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적 으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계;
    (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하고, 상기 (c)단계의 high-k 물질을 증착 후, 전자의 포획을 위하여 SONOS 구조로 절연막 트랩에 전자를 포획시키는 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  34. 제33항에 있어서,
    상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제 작 방법.
  35. 제33항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방에서 제1 물질이 증착된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 게이트 산화막에 증착된 상기 게이트를 포함하는 제1 비휘발성 메모리 소자; 및
    상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에서 제2 물질이 증착된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 게이트 산화막에 증착된 상기 게이트를 포함하는 제2 비휘발성 메모리 소자;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 2-비트 비휘발성 메모리 소자.
  36. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계;
    (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계;
    (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P- type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  37. 제36항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  38. 제36항에 있어서,
    상기 (d)단계에서 실리콘 핀 한쪽의 게이트에 n-type의 불순물을 주입하고, 상기 (e)단계에서 실리콘 핀 다른 쪽의 게이트에 (f)단계에 주입될 p-type 불순물 보다 낮은 농도로 높은 에너지를 이용하여 p-type 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  39. 제36항에 있어서,
    상기 (d), (e) 및 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  40. 제36항에 있어서,
    상기 (d), (e) 및 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  41. 제36항에 있어서,
    상기 (d), (e) 및 (f)단계의 불순물 주입시, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입한 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  42. 제36항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 DTMOS 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;
    상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;
    상기 실리콘 채널에 형성된 상기 게이트 산화막; 및
    상기 게이트 산화막에 증착되고, 각각 상이한 방향에서 도핑농도가 다른 물질이 각각 주입된 상기 게이트;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자.
  43. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계;
    (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계;
    (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하고, 상기 (c)단계의 동일한 두께의 게이트 산화막을 성장시킨 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  44. 제43항에 있어서,
    상기 낮은 dopant 농도, 높은 주입 에너지로 주입되는 불순물의 농도와 주입 에너지에 따라 변화되는 등가 게이트 산화막과 반대쪽 게이트의 산화과정에 의해 형성된 게이트 산화막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  45. 제43항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널에 형성된 상기 게이트 산화막, 상기 게이트 산화막에 형성된 상기 질화막, 상기 질화막에 형성된 상기 산화막 및 상기 게이트 산화막에 증착되고, 제1 물질로 도핑된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자; 및
    상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 게이트 산화막, 상기 질화막, 상기 산화막 및 상기 게이트 산화막에 증착되고, 제2 물질로 도핑된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자.
  46. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적 으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계;
    (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  47. 제46항에 있어서,
    상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  48. 제46항에 있어서,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  49. 제46항에 있어서,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  50. 제46항에 있어서,
    상기 (e)단계의 금속 물질 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  51. 제46항에 있어서,
    상기 (e)단계의 게이트 물질은 실리콘 핀 한면에 일함수가 5eV보다 큰 금속물질과, 실리콘 핀 다른 면에는 일함수가 4eV보다 작은 금속물질을 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  52. 제46항에 있어서,
    상기 (e)단계의 게이트를 형성하는 금속물질의 일함수 차는 on-state/ off-state의 문턱 전압 차를 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  53. 제46항에 있어서,
    상기 (e)단계의 게이트 물질로 금속을 경사지게 증착하는 경우, 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법.
  54. 제46항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;
    상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;
    상기 실리콘 채널의 일방으로 이온이 주입되어, 비대칭적인 두께로 형성된 상기 게이트 산화막; 및
    상기 게이트 산화막의 양방(兩方)으로 경사지게 서로 다른 일함수를 갖는 물질이 각각 증착되어, 비대칭적인 두께로 형성된 상기 게이트;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자.
  55. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계;
    (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;
    를 포함하고, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  56. 제55항에 있어서,
    상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  57. 제55항에 있어서,
    상기 (d)단계의 게이트로 형성될 금속물질의 일함수 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법.
  58. 제55항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,
    상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방으로 제1 물질이 증착된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 산화막에 경사지게 제1 물질이 증착된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자; 및
    상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에서 제2 물질이 증착된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 산화막에 경사지게 제2 물질이 증착된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자.
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