TWI696246B - 控制矽-氧化物-氮化物-氧化物-矽電晶體之阻擋氧化物厚度的方法、製造半導體裝置的方法、半導體裝置以及記憶體裝置 - Google Patents

控制矽-氧化物-氮化物-氧化物-矽電晶體之阻擋氧化物厚度的方法、製造半導體裝置的方法、半導體裝置以及記憶體裝置 Download PDF

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Abstract

在整合之CMOS過程中控制閘極氧化物厚度的方法，其包括進行兩步驟的閘極氧化過程以同時氧化並且因此消耗NV閘極堆疊之蓋層的至少第一部分以形成阻擋氧化物，並且在第二區域中形成至少一金屬氧化物半導體(MOS)電晶體的閘極氧化物，其中至少一MOS電晶體的閘極氧化物是在閘極氧化過程的第一氧化步驟和第二氧化步驟二者期間形成。

Description

控制矽-氧化物-氮化物-氧化物-矽電晶體之阻擋氧化物厚度的方法、製造半導體裝置的方法、半導體裝置以及記憶體裝置 優先權
本申請於35 U.S.C.§119(e)的規範下要求於2015年3月9日提申的美國臨時申請案第62/130,106號的優先權和權益，其全部內容通過引用合併於此。
本揭示大致關於半導體裝置，尤其關於記憶體胞格及其製造方法，其包括將例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)堆疊的電荷捕陷閘極堆疊嵌入或整合形成到既有的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)裡的製造邏輯科技。
對於許多應用(例如單晶片系統)來說，想要在單一晶片或晶圓上整合基於金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)和非揮發性記憶體(non-volatile memory，NVM) 電晶體的邏輯裝置和介面電路。這整合可以嚴重衝擊MOS電晶體和NVM電晶體二者的製程。MOS電晶體典型而言使用標準或基線的互補式金屬氧化物半導體(CMOS)流程而製造，其涉及形成和圖案化導電的、半導性和介電的材料。這些材料的組成以及處理試劑的組成和濃度、用於此種CMOS流程的溫度在每個操作受到嚴格控制以確保所得的MOS電晶體將有適當的功能。
非揮發性記憶體裝置包括非揮發性記憶電晶體，例如基於矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)的電晶體，其包括電荷捕陷閘極堆疊，其中儲存或捕陷的電荷改變NVM電晶體的門檻電壓以將資訊儲存成邏輯1或0。電荷捕陷閘極堆疊的形成涉及形成(多個)氮化物或氮氧化物電荷捕陷層，其夾在二個介電層或氧化物層之間，典型而言使用顯著異於基線之CMOS流程的材料和過程來製造，並且其可以有害的衝擊MOS電晶體的製造或受到它的衝擊。尤其，形成MOS電晶體的閘極氧化物或介電質可以由於更動(多個)電荷捕陷層的厚度或組成而顯著劣化事先形成之電荷捕陷閘極堆疊的效能。附帶而言，這整合可以嚴重衝擊基線的CMOS流程，並且一般而言需要實質數目的遮罩組和過程步驟，其增加製造裝置的花費並且可以減少工作裝置的產出。
此外，對於整合製程乃很重要的是能夠控制NVM電晶體之頂部氧化物的厚度，以便符合例如門檻電壓Vts和/或等同的氧化物厚度(equivalent oxide thickness，EOT)之需求，同時滿足MOS電晶體的閘極氧化物厚度需求，特別是如果MOS電晶體是高電壓輸入/輸出(high voltage input/output，HV I/O)電晶體的話。
本發明的一態樣涉及一種方法，其包括：在晶圓上形成介電堆疊，其中該介電堆疊包括在該晶圓上的穿隧介電質、電荷捕陷層、覆蓋該電荷捕陷層的蓋層；圖案化該介電堆疊，以在該晶圓的第一區域中形成非揮發性記憶體(NVM)電晶體的非揮發性(NV)閘極堆疊，而同時移除在該晶圓之第二區域中的該介電堆疊；以及進行兩步驟的閘極氧化過程，以同時氧化該NV閘極堆疊之該蓋層的至少第一部分以形成阻擋氧化物，並且在該第二區域中形成至少一金屬氧化物半導體(MOS)電晶體的閘極氧化物，其中該至少一MOS電晶體的該閘極氧化物是在該兩步驟的閘極氧化過程的第一氧化步驟和第二氧化步驟二者期間形成。
本發明的另一態樣涉及一種方法，其包括：將晶圓劃分成多個第一區域和多個第二區域；在該晶圓上形成介電堆疊，其中該介電堆疊包括在該晶圓上的底部氧化物、多層的電荷捕陷膜、覆蓋該多層的電荷捕陷膜之底部和頂部氮化物蓋層、頂部犧牲性氧化物；圖案化該介電堆疊，以在該等第一區域的每一者中形成矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體的非揮發性(NV)閘極堆疊，而同時移除在該等第二區域之每一者中的該介電堆疊；進行兩步驟的閘極氧化過程，其包括乾式RTO過程和濕式基根ISSG過程，其中該乾式RTO過程在該等第二區域的每一者中形成至少一金屬氧化物半導體(MOS)電晶體的第一閘極氧化物，以及該濕式基根ISSG過程是在該乾式RTO過程之後立即進行，以同時氧化至少該底部氮化物蓋層以形成用於在該等第一區域的每一者中之該NV閘極堆疊的頂部氧化物，並且接著在該等第二區域的每一者中之該至少一金屬氧化物 半導體(MOS)電晶體的該第一閘極氧化物上形成氧化物和增加厚度。
本發明的又另一態樣涉及一種在整合的互補式金屬氧化物半導體(CMOS)流程中控制SONOS電晶體之阻擋氧化物厚度的方法，該方法包括：將晶圓劃分成第一區域和第二區域；在該第一區域中形成至少一SONOS電晶體，其中每個SONOS電晶體包括該阻擋氧化物，其具有第一操作厚度；以及在該第二區域中形成至少一MOS電晶體，其中該至少一MOS電晶體包括高電壓(HV)MOS電晶體，其中該HV MOS電晶體包括閘極氧化物，其具有第二操作厚度，其中該至少一SONOS電晶體和該至少一MOS電晶體乃同時形成，以及其中該等SONOS電晶體之每一者的該阻擋氧化物和該HV MOS電晶體的該閘極氧化物是在兩步驟的氧化過程中同時形成，該氧化過程包括：乾式RTO過程，以生長該HV MOS電晶體的該閘極氧化物到第一厚度，以及濕式基根ISSG過程，以同時形成該至少一SONOS電晶體之每一者的該阻擋氧化物，直到其厚度逼近該第一操作厚度為止，並且接著在該HV MOS電晶體的該閘極氧化物上生長氧化物到第二厚度，其中該第二厚度大於該第一厚度並且接近該HV MOS電晶體的該第二操作厚度。
102~120:製造記憶體胞格的方法步驟
202:隔離結構
204:基板或晶圓
206:第一區域
208:第二區域
209:襯墊氧化物
210:深N井
212:標準或低電壓(LV)MOS電晶體
214:高電壓(HV)MOS電晶體
216:表面
218:通道
220:圖案化的穿隧遮罩
222:離子植入
224:通道
226:NVM電晶體
228:穿隧介電質
230:電荷捕陷層
230a:第一或下電荷捕陷層
230b:第二或上電荷捕陷層
232:蓋層
232a:第一或下蓋層
232b:第二或上蓋層
234:犧牲性氧化物層
236:介電閘極堆疊
238:阻擋氧化物層
240:閘極氧化物
240a:第一閘極氧化物底層
240b:第一閘極氧化物頂層
242:圖案化的遮罩層
244:開口
246:第二閘極氧化物
248:閘極層
250、252、254:閘極
256:第一側壁間隔物
258、260:輕微摻雜的汲極(LDD)延伸物
262:第二側壁間隔物
264:源極和汲極區域
266:矽化物區域
268:應力誘發層或結構
本揭示藉由舉例且非限制的方式在伴隨的圖式中做示範。
圖1是流程圖，其示範製造包括基於嵌入SONOS之NVM電晶體和MOS電晶體的記憶體胞格之方法的具體態樣；圖2A~2N是示意圖，其示範根據圖1的方法之在記憶體胞格的製造期間記憶體胞格的部分截面圖；以及 圖2O是示意圖，其示範根據圖1和2A~2N的方法所製造而包括基於嵌入SONOS的NVM電晶體和MOS電晶體之完成記憶體胞格的部分截面圖。
以下敘述列出許多特定的細節，例如特定系統、構件、方法……的範例，以便提供對本發明之幾個具體態樣的良好理解。然而，熟於此技藝者將明白至少某些具體態樣可以沒有這些特定的細節而實施。於其他情形，熟知的構件或方法不詳細描述或是以簡單的方塊圖格式來呈現，以便避免不必要的模糊了在此所述的技術。因此，下文所列的特定細節祇是範例性的。特殊的實施例可以從這些範例性細節加以變化，並且仍思及是在本發明的精神和範圍裡。
在此參考圖式來描述包括嵌入之非揮發性記憶體(NVM)電晶體和金屬氧化物半導體(MOS)電晶體的記憶體胞格及其製造方法的具體態樣。然而，特殊的具體態樣可以沒有一或更多個這些特定細節來實施，或者可以與其他已知的方法、材料、設備做組合而實施。於以下敘述，列出了許多特定的細節，例如特定的材料、尺寸、濃度、過程參數……，以提供對本發明的徹底理解。於其他情形，熟知的半導體設計和製造技術並未以特殊細節來描述以避免不必要的模糊了本發明。本敘述中對於「具體態樣」、「一具體態樣」、「範例性具體態樣」、「某些具體態樣」、「多樣的具體態樣」的參考意謂與(多個)具體態樣相關的所述特殊特徵、結構或特性乃包括於本發明的至少一具體態樣中。此外，在本敘述的多樣地方所出現的「具體態樣」、「一具體態樣」、「範例性具體態樣」、「某些具體態樣」、「多樣的 具體態樣」等詞未必全部都是指相同的(多個)具體態樣。
本敘述包括參考伴隨的圖式，其形成實施方式的一部分。圖式顯示依據範例性具體態樣的示例。這些具體態樣也可以在此稱為「範例」，乃以足夠的細節來描述以使熟於此技藝者能夠實施在此所述之所請標的之具體態樣。可以組合具體態樣、可以利用其他的具體態樣、或者可以做出結構、邏輯和電的改變，而不偏離所請標的之範圍和精神。應了解在此所述的具體態樣不打算限制所請標的之範圍，而是讓熟於此技藝者能夠實施、製作和/或使用所請標的。
如在此所用的「之上」、「之下」、「之間」、「在……上」等詞是指一層相對於另一層的相對位置。如此，則舉例而言，沉積或配置於另一層之上或之下的一層可以直接接觸其他層或者可以具有一或更多個中介層。再者，沉積或配置在多層之間的一層可以直接接觸該等層或者可以具有一或更多個中介層。相對而言，在第二層「上」的第一層則是接觸著該第二層。附帶而言，提供一層相對於其他層的相對位置乃假設諸操作乃相對於起始晶圓而沉積、修改和移除諸膜，而不考慮晶圓的絕對指向。
NVM電晶體可以包括關於矽-氧化物-氮化物-氧化物-矽(SONOS)或浮置閘極科技所實施的記憶電晶體或裝置。現在將參考圖1和圖2A到2N來詳述將NVM電晶體整合或嵌入用於製造一或更多個MOS電晶體之標準或基線的CMOS流程裡之方法的具體態樣。圖1是流程圖，其示範製造記憶體胞格之方法或流程的具體態樣。圖2A~2N是方塊圖，其示範根據圖1方法而在記憶體胞格的製造期間之記憶體胞格的部分截面圖。圖2O是示意圖，其示範完成的記憶體胞格之具體態樣的部分截面圖。
參見圖1和圖2A，過程開始於在基板或晶圓204中形成多個隔離結構202(步驟102)。隔離結構202將正在形成的記憶體胞格隔離於晶圓204之比鄰區域(未顯示)中所形成的記憶體胞格。可選擇和附帶而言，可以併入隔離結構202以將正在晶圓204之第一區域206中形成的NVM電晶體隔離於正在第二區域208中形成的一或更多個MOS電晶體。於一具體態樣，隔離結構202可以包括介電材料，例如氧化物或氮化物，並且可以由任何習用的技術所形成，包括但不限於淺溝隔離(shallow trench isolation，STI)或局部矽氧化(local oxidation of silicon，LOCOS)。晶圓204可以由適合半導體裝置製造之任何單晶材料所組成的整塊晶圓，或者可以包括形成在晶圓上之適合材料做的頂部磊晶層。於一具體態樣，適合晶圓204的材料包括但不限於矽、鍺、矽-鍺或III-V族化合物半導體材料。
一般和可選擇而言，如圖2B所最佳顯示，襯墊氧化物209可以形成在晶圓204的表面216之上而在第一區域206和第二區域208二者。於一具體態樣，襯墊氧化物209可以是二氧化矽(SiO2)而具有從約10奈米(nm)到約20奈米的厚度，並且可以由熱氧化過程或當場蒸氣產生(in-situ steam generation，ISSG)過程來生長。
參見圖1和圖2B，然後穿過襯墊氧化物209將摻雜物植入晶圓204裡，以形成當中將形成NVM電晶體和/或MOS電晶體的井和用於MOS電晶體的通道(步驟104)。植入的摻雜物可以為任何類型和濃度，並且可以採用任何能量來植入，包括形成用於NVM電晶體和/或MOS電晶體的井或深井以及形成用於MOS電晶體之通道所需的能量。於特殊的具體態樣，如圖2B所示的範例，植入適當離子物種的摻雜物，以在將形成高電 壓(HV)MOS電晶體214(例如MOS輸入/輸出(I/O)電晶體)之上或之中的第二區域208中形成深N井210。於替代性具體態樣，也可以形成用於NVM電晶體和/或標準或低電壓(low voltage，LV)MOS電晶體(例如MOS電晶體212)的井或深井。要進一步體會井的形成是在晶圓204的表面216上沉積和圖案化遮罩層(例如光阻層)，並且植入適當能量的適當離子物種而達到適當的濃度。
於一具體態樣，用於一或更多個MOS電晶體214、212的通道218形成在晶圓204的第二區域208中。如同井的植入，通道218的形成是在晶圓204的表面216上沉積和圖案化遮罩層(例如光阻層)，並且植入適當能量的適當離子物種而達到適當的濃度。舉例而言，可以在從約10到約100千電子伏特(keV)的能量和從每平方公分約1×1012個到每平方公分約1×1014個的劑量下植入BF2以形成N型MOS(NMOS)電晶體。P型MOS(PMOS)電晶體可以藉由植入在任何適合劑量和能量下的砷或磷離子而類似的形成。要體會植入可以用於使用標準的微影術技術(包括圖案化的光阻層以遮罩用於MOS電晶體的某一通道)而同時或在分開的時刻來在二個MOS電晶體214、212形成通道218。
其次，參見圖1和圖2C，圖案化的穿隧遮罩(tunnel mask)220形成在襯墊氧化物209上或覆蓋之，透過穿隧遮罩中的窗口或開口而植入適當能量和濃度的離子(箭號222所代表)以形成用於NVM電晶體226的通道224，並且移除至少在第二區域208中的穿隧遮罩和襯墊氧化物(步驟106)。穿隧遮罩可以包括光阻層或是由圖案化之氮化物或氮化矽層所形成的硬遮罩。
於一具體態樣，用於NVM電晶體226的通道224是深銦摻雜的通道，其植入了能量從約50到約500千電子伏特(keV)和劑量從每平方公分約5×1011個到每平方公分約1×1013個的銦(In)以形成n通道NVM電晶體。於一具體態樣，植入銦以形成NVM電晶體226的通道224則把NVM電晶體之門檻電壓(VT)的均勻性(VT的σ)從約150毫伏特(mV)改善到約70~80毫伏特。可選擇或附帶而言，淺摻雜通道則是在通道224植入能量約20千電子伏特和劑量從每平方公分約5×1011個到每平方公分約1×1013個的砷。替代而言，可以植入BF2以形成n通道NVM電晶體，或者植入砷或磷以形成p通道NVM電晶體。於一替代性具體態樣，用於NVM電晶體226的通道也可以與MOS電晶體214、212的通道218同時形成。
光阻穿隧遮罩220可以使用氧電漿而灰化或剝除。硬遮罩可以使用濕式或乾式蝕刻過程而移除。襯墊氧化物209舉例而言是使用10：1的緩衝氧化物蝕刻(buffered oxide etch，BOE)而包含界面活性劑的濕式清潔過程而移除。替代而言，濕式清潔過程可以使用20：1的BOE濕式蝕刻、50：1的氟化氫(HF)濕式蝕刻、襯墊蝕刻、或任何其他類似基於氟化氫的濕式蝕刻化學來進行。
參見圖1和圖2D~2F，清潔或預先清潔晶圓204的表面209；形成或沉積多個介電層，例如氧化物-氮化物-氧化物(ONO)層或氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)層；遮罩形成或覆蓋在介電層上；以及蝕刻介電層以在第一區域206中形成介電閘極堆疊236(步驟108)。預先清潔可以是濕式或乾式過程，而本具體態樣則是使用HF或標準清潔(SC1和SC2)的濕式過程，並且對於晶圓204的材料是高度選擇性的。於一 具體態樣，SC1典型而言使用氫氧化銨(NH4OH)、過氧化氫(H2O2)、水(H2O)的1：1：5溶液在30℃到80℃下進行約10分鐘。於另一具體態樣，SC2是短時間浸沒在約30℃到80℃下的HCl、H2O2、H2O的1：1：10溶液。
參見圖2D，介電質或ONO或ONONO沉積開始於晶圓204的第一區域206中而在NVM電晶體226的至少通道224上形成穿隧介電質228，並且可以分散到有(多個)MOS電晶體之晶圓204的第二區域208。穿隧介電質228可以為任何的材料並且具有任何的厚度而適合允許電荷載子在施加閘極偏壓下穿隧到覆蓋的電荷捕陷層裡，同時當NVM電晶體未被偏壓時維持對洩漏的適合阻障。於特定具體態樣，穿隧介電質228是二氧化矽、氧氮化矽或其組合，並且可以使用ISSG或基根(radical)氧化的熱氧化過程而生長。
於一具體態樣，二氧化矽穿隧介電質228可以於熱氧化過程中熱生長。舉例而言，一層二氧化矽可以利用在750℃~800℃之含氧氣體或大氣(例如氧(O2)氣體)的乾式氧化而生長。熱氧化過程進行的持續時間差不多在50到150分鐘的範圍，以藉由氧化和消耗晶圓的暴露表面而生長厚度從約1.0奈米(nm)到約3.0奈米的穿隧介電質228。
於另一具體態樣，二氧化矽穿隧介電質228可以於基根氧化過程中生長，其涉及將彼此比例為差不多1：1的氫(H2)和氧(O2)氣體流入處理腔室裡而無點燃事件(例如形成電漿)，該點燃事件典型而言會是用於熱解H2和O2以形成蒸氣。反而是允許H2和O2在差不多約900℃到約1100℃的溫度範圍和差不多約0.5托耳到約10托耳的壓力範圍下反應以在晶圓的表面形成基根(radical)，例如OH基根、HO2基根或O二基根。基根氧化過程 進行的持續時間差不多是在約1到約10分鐘的大約範圍，以藉由氧化和消耗晶圓的暴露表面而生長厚度從約1.0奈米(nm)到約4.0奈米的穿隧介電質228。將了解在圖2D和後續圖中，為了清楚起見，穿隧介電質228的厚度相對於襯墊氧化物209而言有所誇大，其差不多是7倍厚。於一具體態樣，基根氧化過程中所生長的穿隧介電質228即使在減少厚度下仍可以比濕式氧化技術所形成的穿隧介電質還緻密和由每立方公分有實質較少的氫原子所組成。於特定具體態樣，基根氧化過程是在能夠處理多個晶圓的批次處理腔室或爐中來進行以提供高品質的穿隧介電質228，而不衝擊製造設施所可以要求的產出(每小時的晶圓數)需求。
於另一具體態樣，穿隧介電層228是以化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積而沉積，並且是由介電層所組成，其可以包括但不限於二氧化矽、氧氮化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氧氮化鉿、氧化鉿鋯、氧化鑭。於又一具體態樣，穿隧介電質228可以是雙層介電區域，其包括例如但不限於二氧化矽或氧氮化矽之材料做的底層，以及可以包括但不限於氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氧氮化鉿、氧化鉿鋯、氧化鑭之材料做的頂層。
再度參見圖2D，電荷捕陷層形成在穿隧介電質228上或覆蓋之。一般而言，如所示的具體態樣，電荷捕陷層是多層的電荷捕陷層230，其包括多層而包括至少第一或下電荷捕陷層230a和第二或上電荷捕陷層230b；第一或下電荷捕陷層230a較靠近穿隧介電質228，而第二或上電荷捕陷層230b相對於第一電荷捕陷層而言是貧氧的，並且包括分布在多層之電 荷捕陷層中的主要電荷陷阱。
多層之電荷捕陷層230的第一電荷捕陷層230a可以包括氮化矽(Si3N4)、富矽的氮化矽或氧氮化矽(SiOxNy(HO))層。舉例而言，第一電荷捕陷層230a可以包括厚度在約2.0奈米和約6.0奈米之間的氮氧化矽層，其形成是使用二氯矽烷(DCS)/氨(NH3)和一氧化二氮(N2O)/NH3氣體混合物而比例和流速設計成提供富矽的和富氧的氮氧化物層之CVD過程。
多層之電荷捕陷層230的第二電荷捕陷層230b然後直接或間接形成在第一電荷捕陷層230a之上。於一具體態樣，第二電荷捕陷層230b可以包括氮化矽和氧氮化矽層，其所具有之氧、氮和/或矽的化學計量組成異於第一電荷捕陷層230a。第二電荷捕陷層230b可以包括厚度在約2.0奈米和約8.0奈米之間的氮氧化矽層，並且可以藉由CVD過程而形成或沉積，其使用的過程氣體包括DCS/NH3和N2O/NH3氣體混合物而比例和流速設計成提供富矽的、貧氧的頂部氮化物層。於一替代性具體態樣，第一和第二電荷捕陷層230a和b之氧、氮和/或矽的化學計量組成可以彼此相同或逼近。
於另一具體態樣，在第一和第二電荷捕陷層230a和230b之間可以形成介電層和/或氧化物層(未顯示)，而使多層的電荷捕陷層230為NON堆疊。於某些具體態樣，多層的電荷捕陷層230是分裂的電荷捕陷層，其進一步包括薄的中間氧化物層(未顯示)而分開第一(下)和第二(上)電荷捕陷層230a和230b。中間氧化物層實質減少了電子電荷在從穿隧而程式化到第一電荷捕陷層230a裡的期間累積在第二電荷捕陷層230b之邊界的可能性，而導致漏電流要低於習用的記憶體裝置。於一具體態樣，中間氧化物 層是使用熱或基根氧化而氧化到所選深度來形成。基根氧化舉例而言可以使用溫度在1000~1100℃的單一晶圓工具或溫度在800~900℃的批次反應器工具而進行。H2和O2氣體的混合物可以在差不多1：1的比例下使用壓力在10~15托耳的單一晶圓工具或壓力在300~500托耳的批次過程、使用單一晶圓工具的1~2分鐘或使用批次過程的30分鐘到1小時而引入過程腔室。於某些具體態樣，基根氧化過程沒有點燃事件，其例如形成電漿而典型來說會用於熱解H2和O2以形成蒸氣。反而是允許H2和O2在第一電荷捕陷層230a的表面反應以形成基根，例如OH基根、HO2基根或O二基根，而形成中間氧化物層。
如在此所用，「富氧的」(oxygen-rich)和「富矽的」(silicon-rich)等詞乃相對於化學計量的氮化矽或「氮化物」而言，其為此技藝所通常採用而具有Si3N4的組成和差不多2.0的折射率(refractive index，RI)。因此，「富氧的」氮氧化矽從化學計量的氮化矽偏移朝向較高重量%的矽和氧(亦即減少了氮)。富氧的氮氧化矽膜因此更像二氧化矽，並且RI朝向純二氧化矽的1.45 RI而減少。類似而言，在此描述成「富矽的」膜從化學計量的氮化矽偏移朝向較高重量%的矽，而氧少於「富氧的」膜。富矽的氮氧化矽膜因此更像矽，並且RI朝向純矽的3.5 RI而增加。
再度參見圖2D，多個介電層進一步包括蓋層232，其形成在電荷捕陷層230上或覆蓋之。於一具體態樣，蓋層232包括氮化矽，其全部或部分被後續氧化以形成覆蓋電荷捕陷層230的阻擋氧化物。於一些具體態樣，蓋層232可以是具有均質組成之單一層的氮化物(未顯示)、具有化學計量組成梯度之單一層的氮化物、或如所示之具體態樣而可以是多層的 蓋層，其包括至少第一或下蓋層232a(其覆蓋第二電荷捕陷層230b)和第二或上蓋層232b(其覆蓋第一蓋層232a)。
於一具體態樣，第一蓋層232a可以包括氮化矽、富矽的氮化矽或富矽的氮氧化矽層而具有在2.0奈米和4.0奈米之間的厚度，其由使用N2O/NH3和DCS/NH3氣體混合物的CVD過程而形成。類似而言，第二蓋層232b也可以包括氮化矽、富矽的氮化矽或富矽的氮氧化矽層而具有在2.0奈米和4.0奈米之間的厚度，其由使用N2O/NH3和DCS/NH3氣體混合物的CVD過程而形成。可選擇而言，第一蓋層232a和第二蓋層232b可以包括不同的化學計量。舉例而言，第二蓋層232b相對於第一蓋層232a而言可以包括富矽或富氧的組成，以利於在氧化第一蓋層232a之前以乾式或濕式清潔過程來移除第二蓋層。替代而言，第一蓋層232a相對於第二蓋層232b而言可以包括富矽或富氧的組成以利於氧化第一蓋層232a。
參見圖2E，犧牲性氧化物層234形成在第二蓋層232b上或覆蓋之。於一具體態樣，犧牲性氧化物層234可以藉由在低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)腔室中的化學氣相沉積過程而形成或沉積。舉例而言，犧牲性氧化物層234可以使用包括矽烷或二氯矽烷(DCS)和含氧氣體(例如O2或N2O)的氣體混合物之過程氣體的CVD過程而沉積，其比例和流速設計成提供二氧化矽(SiO2)犧牲性氧化物層。於另一具體態樣，犧牲性氧化物層234可以包括二氧化矽層，其藉由熱氧化過程、當場蒸氣產生(ISSG)或基根氧化而生長，並且具有差不多在2.0奈米和4.0奈米之間的厚度。
參見圖2F，圖案化的遮罩層(未顯示)形成在犧牲性氧化物層 234上或覆蓋之。接下來，犧牲性氧化物層234、蓋層232a和b、電荷捕陷層230a和b被蝕刻或圖案化以形成閘極堆疊236而覆蓋NVM電晶體226的通道224，並且從晶圓204的第二區域208移除犧牲性氧化物層234、蓋層232a和b、電荷捕陷層230a和b。於一具體態樣，圖案化的遮罩層(未顯示)可以包括使用標準微影技術所圖案化的光阻層，並且犧牲性氧化物層234、蓋層232、電荷捕陷層230可以使用乾式蝕刻過程而蝕刻或移除，該過程包括一或更多個分開的步驟以停止在穿隧介電層228或靠近晶圓204的表面216。
參見圖1，進行閘極氧化物或GOX預先清潔，形成用於二MOS電晶體214、212的閘極氧化物，並且沉積和圖案化閘極層以形成用於NVM電晶體226和二個MOS電晶體的閘極(步驟110)。參見圖2G，在GOX預先清潔過程期間，於高度選擇性的清潔過程中，從閘極堆疊236移除閘極堆疊236的犧牲性氧化物層234和部分的蓋層232或多層蓋層232中之實質所有的最頂層(例如第二蓋層232b)。於特定的具體態樣，高度選擇性的清潔過程甚至可以移除部分的第一蓋層232a。於一具體態樣，這清潔過程可以同時或一併進一步移除任何殘餘的氧化物，例如氧化物穿隧介電質228和襯墊氧化物209，其剩餘在第一區域206中而在閘極堆疊236外以及在第二區域208中，以在該區域中製備晶圓204而供閘極氧化物生長。於一具體態樣，調整蓋層232的厚度以允許部分或實質所有的第二蓋層232b(甚至可以是部分的第一蓋層232a)被GOX預先清潔所消耗。於一具體態樣，犧牲性氧化物層234和第二蓋層232b在使用10：1之緩衝氧化物蝕刻(BOE)而包含界面活性劑的濕式清潔過程中移除。替代而言，濕式清潔過程可以使用 20：1的BOE濕式蝕刻、50：1的氟化氫(HF)濕式蝕刻、襯墊蝕刻或任何其他類似基於氟化氫的濕式蝕刻化學來進行。
這GOX預先清潔的具體態樣之有利之處在於它實質上不影響基線的CMOS過程，不管是在預先清潔步驟(步驟110)或後續氧化步驟(步驟112)皆如此，反而是將它用於整合NVM電晶體製造。
參見圖2H和2I，於一具體態樣，連貫的進行兩步驟的氧化過程以氧化至少蓋層的剩餘部分或多層蓋層232的第一蓋層232a或部分的第二電荷捕陷層230b，以形成覆蓋第二電荷捕陷層230b的阻擋氧化物層238。於一具體態樣，採用兩步驟的氧化過程以氧化第一蓋層232a來形成阻擋氧化物層238，而同時或一併氧化在第二區域208中的晶圓204之至少部分的表面216以形成閘極氧化物240而覆蓋至少一MOS電晶體的至少通道218。據此，一般而言，重要的是能夠將兩步驟的氧化過程加以建構以便生長NVM電晶體226的頂部氧化物層和(多個)MOS電晶體212、214的(多個)閘極氧化物而達到其個別想要的操作厚度。於一具體態樣，閘極氧化物厚度乃使得NVM電晶體226的最終頂部氧化物是差不多30~45Å厚以便符合對於ONO堆疊之可靠度的需求。然而，於某些其他具體態樣，(多個)MOS電晶體可以是I/O電晶體，其I/O閘極氧化物須要是厚很多以便支援較高的I/O電壓。舉例來說，於一具體態樣，區域208中的某一MOS電晶體是高電壓I/O電晶體，因此需要厚的閘極氧化物(大於100Å到200Å)。於此種流程，雖然I/O閘極氧化物可以達到其所需的厚度，不過由於它們在(多個)MOS電晶體之閘極氧化物的氧化期間接受相同的環境，故NVM電晶體226的頂部氧化物可以生長得太厚。結果，NVM電晶體226可以不符 合對於有效氧化物厚度(EOT)和程式/抹除Vts的需求。替代而言，沉積的頂部氧化物可以受到保護並且是最終NVM堆疊中的頂部氧化物，然而NVM堆疊的可靠度可能受到較差品質之頂部氧化物的負面衝擊。
因此，於一具體態樣，提出新穎之兩步驟的氧化過程以確保同時達成NVM電晶體226的頂部氧化物238和(多個)MOS電晶體的閘極氧化物240所想要的厚度，而同時維持生長之氧化物層的品質。於一具體態樣，第一步驟是乾式快速熱氧化(rapid thermal oxidation，RTO)，並且第兩步驟是快速的濕式基根氧化，例如當場蒸氣產生(ISSG)。參見圖2H，氧化過程開始於乾式RTO，其在批次或單一晶圓處理腔室中進行而有或沒有點燃事件(例如電漿)。舉例而言，於一具體態樣，裝置接受快速熱氧化過程，其涉及將氧(O2)氣體流入處理腔室裡。允許O2氣體在差不多1000~1100℃的溫度範圍、差不多0.5~5托耳的壓力範圍下反應以形成第一閘極氧化物做的底層240a。於一具體態樣，第一閘極氧化物做的底層240a藉由氧化矽晶圓204而生長在晶圓204的至少部分表面216上而在第二區域208中以覆蓋至少一MOS電晶體的至少通道218，以及生長在第一區域206中而在閘極堆疊236外。然而，於一具體態樣，乾式RTO過程對於ONO閘極堆疊236的第一蓋層232a(其為氮化物或氮氧化物)具有極少或沒有影響，並且實際上沒有氧化物生長在閘極堆疊236上。於一替代性具體態樣，乾式RTO過程可以由快速分子氧化(乾式或濕式)所取代，其為非基根氧化過程。由於在此過程期間沒有基根形成，故第一蓋層232a(其為氮化物或氮氧化物)將實際上沒有氧化物生長在閘極堆疊236上，而同時第一閘極氧化物做的底層240a形成在晶圓204的至少部分表面216上而在第二區域208中以覆蓋至少一MOS 電晶體的至少通道218。於一具體態樣，在乾式RTO氧化過程或其某一替代性氧化過程之後，第一閘極氧化物做的底層240a可以具有從約85Å到約95Å和更大的厚度。
在第一閘極氧化物底層240a生長了想要的厚度之後，氧化過程可以立即進行到第二濕式快速和基根氧化過程(例如當場蒸氣產生(ISSG))的分開步驟。參見圖2I，舉例而言，濕式快速和基根氧化可以在批次或單一晶圓處理腔室中進行而有或沒有點燃事件(例如電漿)。舉例而言，於一具體態樣，阻擋氧化物層238和第一閘極氧化物做的頂層240b可以在濕式基根氧化過程中生長，其涉及將氫(H2)和氧(O2)氣體流入處理腔室裡而彼此比例差不多是1：1但無點燃事件(例如形成電漿)，該點燃事件典型而言會是用於熱解H2和O2以形成蒸氣。反而是允許H2和O2在差不多1000~1100℃的溫度範圍、差不多0.5~10托耳的壓力範圍下反應以在蓋層232或第一蓋層232a的表面形成基根，例如OH基根、HO2基根或O二基根基根。氧化過程進行的持續時間對於使用ISSG過程的單一晶圓來說是差不多在1~5分鐘的範圍，或者對於使用批次爐過程來說是30~120分鐘，以藉由氧化和消耗第一蓋層232a來生長阻擋氧化物層238，其並且可以是部分的第二電荷捕陷層230b。在同一期間，第一閘極氧化物做的頂層240b生長在第一閘極氧化物底層240a上而在第二區域208中以覆蓋至少一MOS電晶體的至少通道218。於一具體態樣，在第二濕式基根氧化過程(例如ISSG)之後，阻擋氧化物層238可以具有從約30Å到約45Å的厚度。同時，生長了第一閘極氧化物頂層240b以完成閘極氧化物層240的形成而到約105Å到約200Å的厚度。於替代性具體態樣，第兩步驟的濕式快速和基根氧化可以由 例如化學氣相沉積(CVD)或其他基根氧化過程所取代，其在批次或單一晶圓處理腔室中進行而有或沒有點燃事件(例如電漿)，祇要氧化物將同時生長或沉積在NVM電晶體的閘極堆疊236上和(多個)MOS電晶體的第一閘極氧化物底層240a上即可。於一具體態樣，在如前面所述的兩步驟氧化過程之後，NVM電晶體的頂部氧化物238和至少一MOS電晶體的閘極氧化物240之間的厚度比例是在1：2.33(105奈米/45奈米)到1：6.67(200奈米/30奈米)的大約範圍裡。
於一具體態樣，藉由控制第一步驟之乾式RTO過程和第兩步驟之濕式ISSG過程的參數，例如持續時間、溫度、壓力、反應物……，則達成第一區域206中之NVM電晶體的阻擋氧化物層238和第二區域208中之至少一MOS電晶體的閘極氧化物層240的目標厚度。下表示範實施所提之兩步驟氧化過程的範例：
Figure 104140726-A0305-02-0022-1
於本範例，乾式RTO過程(第一氧化步驟)在矽上生長約100Å的氧化物，其可以在晶圓204的第二區域208中生長約95Å的氧化物，並且對於為氮化物或氮氧化物的第一蓋層232a有極少的影響。濕式ISSG過程(第二氧化步驟)正常而言在矽上生長70Å的氧化物，其在晶圓204的第二區域208中建立閘極氧化物240的厚度高達差不多115Å，而這於一具體態樣可以是HV I/O閘極氧化物的目標。ONNO或ONONO閘極堆疊236的頂部 氧化物僅在濕式ISSG過程期間生長。對於矽上70Å的氧化而言，藉由消耗閘極堆疊236之第一蓋層232a和或許第二電荷捕陷層230b中的氮化物而生長差不多45Å的氧化物。於一具體態樣，用於SONOS的頂部氧化物之約45Å的目標厚度可以是想要的以符合EOT和Vts需求。於其他具體態樣，可以調整快速乾式熱氧化和基根濕式氧化的參數，以在單一過程中達到NVM電晶體和MOS電晶體所想要的頂部氧化物厚度。此外，二個氧化皆使用快速熱過程則使STI的填隙介電質(例如隔離結構202中的介電質)和ONO堆疊之間的交互作用減到最少。它使填隙介電質中的溼氣跑出和影響ONO厚度的情形減到最少，該情形可以衝擊SONOS裝置的Vts。
於一具體態樣，二個閘極氧化步驟是在單一晶圓工具中進行。乾式熱氧化和濕式基根氧化過程也可以在二個不同的工具中來做，例如快速熱退火(rapid thermal anneal，RTA)的單一晶圓工具用於乾式RTO過程，而後續ISSG的單一晶圓工具用於ISSG過程。替代而言，乾式和濕式RTO可以在一個ISSG工具中進行。於這特殊的具體態樣，氧化起初是藉由升高晶圓溫度到1000~1100℃的範圍並且僅將O2流入達所需的時間而進行以完成乾式RTO過程。接下來，引入H2以便開始ISSG氧化。二個氧化步驟的操作溫度較佳而言保持在相同的數值。
於一替代性具體態樣，乾式RTO和濕式ISSG氧化步驟的順序可以逆轉。裝置首先在批次或單一晶圓處理腔室中接受濕式ISSG氧化而有或沒有點燃事件(例如電漿)，其中頂部氧化物238’可以生長在NVM電晶體的閘極堆疊236上和第二區域208中的第一閘極氧化物底層240a’上而覆蓋至少一MOS電晶體的至少通道218。當達到NVM電晶體236之頂部 氧化物238’所想要的厚度時，可以終止濕式ISSG氧化。接下來，可以開始乾式RTO步驟以繼續在第一閘極氧化物底層240a’上生長第一閘極氧化物頂層240b’，直到達成閘極氧化物240所想要的組合厚度為止。乾式RTO步驟對於在濕式ISSG氧化期間生長的NVM電晶體236之頂部氧化物238’的厚度具有極少到沒有的影響。
於另一替代性具體態樣，二個氧化步驟都在ISSG過程中來做，因而二個氧化步驟都將氧化NVM電晶體之閘極堆疊236的第一蓋層232a。於本具體態樣，在第一ISSG氧化步驟之後，施加光罩，使得僅NVM電晶體區域的閘極堆疊236使用光阻而暴露。使用這光罩，則進行HF蝕刻以移除僅生長在和消耗NVM電晶體的第一蓋層232a之部分氮化物的氧化物。在邊緣過程之後，移除光阻，並且晶圓接受第二濕式ISSG過程，以藉由消耗其餘的第一蓋層232a而形成MOS電晶體的其餘閘極氧化物240，並且也形成NVM電晶體的頂部氧化物238，直到達成想要的厚度為止。於這特殊的具體態樣，可以需要額外的光罩。
於某些具體態樣，如上所簡略解釋，乾式基根RTO步驟和/或濕式基根ISSG氧化步驟可以在批次爐中進行。於這些具體態樣，流程是相同的，但是在每次氧化，一批晶圓(100~125片晶圓)同時接受氧化。這具體態樣假設可以得到能夠用於基根氧化的批次型工具。對於要成功的進行此方案來說，填隙介電質(例如隔離結構202中的介電質)和ONO堆疊須要是高品質而沒有或有最少的溼氣含量。
於一具體態樣，生長的閘極氧化物240包括在第一氧化步驟期間生長的一層第一閘極氧化物底層240a和在第二氧化步驟期間生長的第 一閘極氧化物頂層240b，而在閘極氧化物層240a和240b之間可以展現或可以不展現不同的化學計量和/或結構。
於某些具體態樣，例如圖2J到2N所示，方法進一步包括雙重閘極氧化物流程而能夠製造LV MOS電晶體212和HV MOS電晶體214二者。參見圖2J，圖案化的遮罩層242形成在晶圓204的第一和第二區域206、208之上。圖案化的遮罩層242可以是光阻層，其使用標準的微影技術而圖案化，並且包括在第二區域208中的通道218之上的至少一開口244。厚的第一閘極氧化物240在暴露區域中使用BOE蝕刻而被蝕刻，其條件類似於上面相對於移除犧牲性氧化物層234所述，然後移除圖案化的遮罩層242。
參見圖2K，晶圓204使用不蝕刻氧化物的濕式蝕刻來清潔，以便保護HV MOS電晶體212的第一閘極氧化物240和閘極堆疊236的阻擋氧化物層238。晶圓204然後接受熱氧化過程以生長薄的第二閘極氧化物246，其具有例如從約1奈米到約3奈米的適當厚度。於某些具體態樣，第二閘極氧化物246可以覆蓋了沉積層(未顯示)，例如氧氮化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氧氮化鉿、氧化鉿鋯、氧化鑭。
參見圖2L，適合容許NVM電晶體226的偏壓和MOS電晶體214、212的操作之任何導電或半導性材料做的閘極層248形成在閘極堆疊236、HV MOS電晶體214的第一閘極氧化物240、MOS電晶體212的第二閘極氧化物246之上。於一具體態樣，閘極層248是由物理氣相沉積所形成，並且是由包含金屬的材料所組成，其可以包括但不限於金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳。 於另一具體態樣，閘極層是由CVD過程所形成，並且是由單一摻雜的多晶矽層所組成，其然後可以圖案化以形成NVM電晶體226和MOS電晶體214、212的控制閘極。
參見圖2M，閘極層248使用遮罩層(未顯示)和標準的微影技術而圖案化以停止在阻擋氧化物層238、第一閘極氧化物240、第二閘極氧化物246的表面上，藉此形成用於NVM電晶體226之閘極堆疊236的閘極250、用於HV MOS電晶體214的閘極252、用於MOS電晶體212的閘極254。
參見圖1和圖2N，沉積和蝕刻第一間隔物層以形成第一側壁間隔物256而相鄰於MOS電晶體212、214的閘極252、254和NVM電晶體226，並且植入一或更多個輕微摻雜的汲極(lightly-doped drain，LDD)延伸物258而相鄰於一或更多個MOS電晶體212、214的側壁間隔物256並且在其之下延伸(步驟112)。
其次，SONOS LDD遮罩形成在晶圓204之上，並且植入輕微摻雜汲極延伸物(LDD 260)而相鄰於NVM電晶體226。最後，沉積和蝕刻第二間隔物層以形成第二側壁間隔物262而相鄰於NVM電晶體226的閘極堆疊236(步驟114)。
於一或更多個替代性具體態樣，可以採用或修改如圖1到2N所示範和描述的製造步驟以製造基於浮置閘極的NVM電晶體，而取代或附加到整合基線的CMOS過程中之基於SONOS的NVM電晶體226。
參見圖1和2O，實質完成了NVM電晶體226、HV MOS電晶體214和LV MOS電晶體212，則進行源極和汲極植入以形成用於所有電 晶體的源極和汲極區域264，並且進行矽化物過程(步驟116)。如所示，矽化物區域266可以形成在暴露的閘極250、252、254和暴露的源極和汲極區域264上。矽化物過程可以是此技藝之任何通常所採用者，典型而言包括預先清潔蝕刻、鈷或鎳金屬沉積、退火、濕式剝除。
參見圖1和圖2O，可選擇而言，製造包括嵌入或整合形成之基於SONOS的NVM電晶體和(多個)MOS電晶體之記憶體胞格的方法進一步包括以下步驟：在NVM電晶體226的閘極堆疊236之上形成應力誘發層或結構268，例如應力誘發氮化物層，以增加資料維持性和/或改善程式化時間和效率(步驟118)。尤其，誘發應力到NVM電晶體226的電荷捕陷層230裡改變了當中形成之電荷陷阱的能階，藉此增加電荷捕陷層的電荷維持性。附帶而言，在晶圓204的表面216之中或之上而靠近(較佳而言包圍)晶圓之形成NVM電晶體226之通道224的區域來形成應力誘發結構268，則將減少能帶間隙，並且視應變類型而定，將增加載子移動性。舉例而言，拉伸應變(其中晶圓204之晶格中的原子之間距離被伸展)增加了電子的移動性，而使N型電晶體更快。壓縮應變(其中該等距離被縮短)則藉由增加電洞的移動性而在P型電晶體中產生類似效應。這二種應變都誘發的因素也就是減少能帶間隙並且增加載子移動性，而將導致NVM電晶體226有更快和更有效率的程式化。
應變誘發結構268可以包括使用高深寬比過程(high aspect ratio process，HARPTM)之氧化過程所形成的預先金屬介電質(pre-metal dielectric，PMD)層、使用電漿增進的化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)所形成之壓縮或拉伸的氮化物層、或雙三級丁基胺 基矽烷(BTBAS)氮化物層。
於特定的具體態樣，例如圖2O所示，應力誘發結構268也可以形成在一或更多個MOS電晶體之上以誘發MOS電晶體之通道中的應變。
最後，接著做標準或基線的CMOS流程以實質完成前端裝置製造(步驟120)，而產出圖2O所示的結構。圖2O是方塊圖，其示範根據圖1和2A~2N的方法所製造而包括基於嵌入SONOS的NVM電晶體和MOS電晶體之完成記憶體胞格的部分截面圖。
因此，已經描述了包括嵌入或整合形成之基於SONOS的NVM電晶體和MOS電晶體的記憶體胞格及其製造方法的具體態樣。雖然本揭示已經參考特定的範例性具體態樣來描述，但是將明白可以對這些具體態樣做出多樣的修飾和改變，而不偏離本揭示之較廣的精神和範圍。據此，說明書和圖式是要視為示例性的而非限制性的。
提供本揭示的摘要以符合聯邦法規第37章第1.72(b)條，其要求摘要將允許讀者快速確認技術揭示之一或更多個具體態樣的性質。據所理解而提出的是它將不用於解讀或限制請求項的範圍或意義。附帶而言，於前面的【實施方式】，可以看到多樣的特色一起成群在單一具體態樣中以使本揭示流暢。這種揭示方法不是要解讀成反映出打算讓所請具體態樣需要多於每項申請專利範圍明確所述的特色。反而是如以下申請專利範圍所反映，發明標的之特色少於單一揭示之具體態樣的所有特色。因此，以下的申請專利範圍在此併入【實施方式】，而每一項申請專利範圍皆自己代表分開的具體態樣。
敘述中對於一具體態樣的參考乃意謂關於該具體態樣所述之特殊的特色、結構或特徵包括於電路或方法的至少一具體態樣中。說明書的多樣地方出現「一具體態樣」一詞未必總是指同一具體態樣。
於前面的說明書，本發明已經參考其特定的範例性具體態樣而描述。然而，將明白可以對它們做出多樣的修飾和改變，而不偏離本發明如附上之請求項所列的較廣精神和範圍。說明書和圖式據此是要視為示例性的而非限制性的。
102~120:製造記憶體胞格的方法步驟

Claims (39)

  1. 一種製造半導體裝置的方法，其包括：在晶圓上形成介電堆疊，其中該介電堆疊包括在該晶圓上的穿隧介電質、電荷捕陷層以及覆蓋該電荷捕陷層的蓋層；圖案化該介電堆疊，以在該晶圓的第一區域中形成非揮發性記憶體(NVM)電晶體的非揮發性(NV)閘極堆疊，而同時移除在該晶圓之第二區域中的該介電堆疊；以及進行兩步驟的閘極氧化過程，以同時氧化該非揮發性閘極堆疊之該蓋層的至少第一部分以形成阻擋氧化物，並且在該第二區域中形成至少一金屬氧化物半導體(MOS)電晶體的閘極氧化物，其中該至少一金屬氧化物半導體電晶體的該閘極氧化物是在該兩步驟的閘極氧化過程的第一氧化步驟和第二氧化步驟二者期間形成。
  2. 如申請專利範圍第1項的方法，其中在進行該兩步驟的閘極氧化過程之後，該非揮發性閘極堆疊的該阻擋氧化物和該至少一金屬氧化物半導體電晶體的該閘極氧化物的厚度之間的比例是在1：2.33到1：6.67的大約範圍裡。
  3. 如申請專利範圍第1項的方法，其中該閘極氧化過程的該第二氧化步驟是在該第一氧化步驟之後立即進行。
  4. 如申請專利範圍第3項的方法，其中在該閘極氧化過程的該第一氧化步驟之後，該至少一金屬氧化物半導體電晶體的該閘極氧化物生長到第一厚度，並且其中在該閘極氧化過程的該第二氧化步驟期間，該閘極氧化物接著生長到第二厚度，其中該第二厚度大於該第一厚度。
  5. 如申請專利範圍第4項的方法，其中在完成該閘極氧化過程的該第一和該第二氧化步驟之後，該非揮發性記憶體電晶體的該阻擋氧化物達到範圍在大約30Å到45Å的厚度，同時該至少一金屬氧化物半導體電晶體的該閘極氧化物達到範圍在大約105Å到200Å的該第二厚度。
  6. 如申請專利範圍第3項的方法，其中該閘極氧化過程的該第一氧化步驟包括濕式當場蒸氣產生(ISSG)過程，並且該閘極氧化過程的該第二氧化步驟包括乾式快速熱氧化(RTO)過程。
  7. 如申請專利範圍第1項的方法，其中在該閘極氧化過程的該第一氧化步驟期間，該非揮發性閘極堆疊之該蓋層的該至少第一部分在化學計量和化學上維持實質未改變的。
  8. 如申請專利範圍第1項的方法，其中該閘極氧化過程的該第一氧化步驟包括乾式快速熱氧化(RTO)過程。
  9. 如申請專利範圍第1項的方法，其中該閘極氧化過程的該第二氧化步驟包括濕式當場蒸氣產生(ISSG)過程。
  10. 如申請專利範圍第9項的方法，其中該閘極氧化過程的該第一氧化步驟包括快速分子氧化。
  11. 如申請專利範圍第1項的方法，該第一和該第二氧化步驟中的至少一者是在單一晶圓處理腔室或批次晶圓處理腔室中進行。
  12. 如申請專利範圍第1項的方法，其中該介電堆疊進一步包括沉積在該蓋層之頂部上的犧牲性氧化物層，其中該蓋層包括氮化物或氮氧化物並且劃分成第一部分和第二部分，其中該第二部分沉積於該第一部分之上，並且其中該非揮發性閘極堆疊的該阻擋氧化物藉由消耗該蓋層的至少該第 一部分而形成。
  13. 如申請專利範圍第12項的方法，在進行該兩步驟的閘極氧化過程之前，該方法進一步包括：進行閘極氧化物(GOX)預先清潔過程，以移除該犧牲性氧化物和該非揮發性閘極堆疊之該蓋層的至少該第二部分，而同時移除在該晶圓之表面上的任何剩餘氧化物，因此暴露該晶圓在該第二區域中的該表面，其中該蓋層的該第二部分相對於該第一部分而言包括富氧的組成以利於移除該蓋層的該第二部分。
  14. 如申請專利範圍第1項的方法，其中在該晶圓上形成該介電堆疊之前，該方法進一步包括：在該晶圓的該第一區域中植入銦達到範圍大約在每平方公分5×1011個到每平方公分1×1013個的劑量，以形成該非揮發性記憶體電晶體的通道。
  15. 如申請專利範圍第1項的方法，其中該閘極氧化過程的該第一和該第二氧化步驟都在當場蒸氣產生處理腔室中進行並且接受差不多800℃到1100℃的溫度範圍，其中在該第一氧化步驟期間僅將氧引入該當場蒸氣產生處理腔室，並且其中在該第二氧化步驟期間將氧和氫都引入。
  16. 如申請專利範圍第1項的方法，其中該第一和該第二氧化步驟都是當場蒸氣產生過程，以及其中在進行該兩步驟的閘極氧化過程的該第一和該第二氧化步驟之間，該方法進一步包括：圖案化開口，以僅暴露在該第一氧化步驟期間由該非揮發性閘極堆疊之該蓋層的該第一部分之部分被氧化所形成的第一阻擋氧化物，以及移除該非揮發性閘極堆疊中的該第一阻擋氧化物。
  17. 一種製造半導體裝置的方法，其包括：將晶圓劃分成多個第一區域和多個第二區域；在該晶圓上形成介電堆疊，其中該介電堆疊包括在該晶圓上的底部氧化物、多層的電荷捕陷膜、覆蓋該多層的電荷捕陷膜之底部和頂部氮化物蓋層以及頂部犧牲性氧化物；圖案化該介電堆疊，以在該等第一區域的每一者中形成矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體的非揮發性(NV)閘極堆疊，而同時移除在該等第二區域之每一者中的該介電堆疊；進行兩步驟的閘極氧化過程，其包括乾式快速熱氧化過程和濕式基根(radical)當場蒸氣產生過程，其中該乾式快速熱氧化過程在該等第二區域的每一者中形成至少一金屬氧化物半導體(MOS)電晶體的第一閘極氧化物，以及該濕式基根當場蒸氣產生過程是在該乾式快速熱氧化過程之後立即進行，以同時氧化至少該底部氮化物蓋層以形成用於在該等第一區域的每一者中之該非揮發性閘極堆疊的頂部氧化物，並且接著在該等第二區域的每一者中之該至少一金屬氧化物半導體(MOS)電晶體的該第一閘極氧化物上形成氧化物和增加厚度。
  18. 如申請專利範圍第17項的方法，其中在進行該兩步驟的閘極氧化過程之後，該非揮發性閘極堆疊的該頂部氧化物和該至少一金屬氧化物半導體電晶體的該第一閘極氧化物的厚度之間的比例是在1：2.33到1：6.67的大約範圍裡。
  19. 一種在整合的互補式金屬氧化物半導體(CMOS)過程的流程中控制 矽-氧化物-氮化物-氧化物-矽電晶體之阻擋氧化物厚度的方法，該方法包括：將晶圓劃分成第一區域和第二區域；在該第一區域中形成至少一矽-氧化物-氮化物-氧化物-矽電晶體，其中每個矽-氧化物-氮化物-氧化物-矽電晶體包括該阻擋氧化物，其具有第一操作厚度；以及在該第二區域中形成至少一金屬氧化物半導體電晶體，其中該至少一金屬氧化物半導體電晶體包括高電壓(HV)金屬氧化物半導體電晶體，其中該高電壓金屬氧化物半導體電晶體包括閘極氧化物，其具有第二操作厚度，其中該至少一矽-氧化物-氮化物-氧化物-矽電晶體和該至少一金屬氧化物半導體電晶體乃同時形成，以及其中該等矽-氧化物-氮化物-氧化物-矽電晶體之每一者的該阻擋氧化物和該高電壓金屬氧化物半導體電晶體的該閘極氧化物是在兩步驟的氧化過程中同時形成，該氧化過程包括：乾式快速熱氧化過程，以生長該高電壓金屬氧化物半導體電晶體的該閘極氧化物到第一厚度，以及濕式基根當場蒸氣產生過程，以同時形成該至少一矽-氧化物-氮化物-氧化物-矽電晶體之每一者的該阻擋氧化物，直到其厚度逼近該第一操作厚度為止，並且接著在該高電壓金屬氧化物半導體電晶體的該閘極氧化物上生長氧化物到第二厚度，其中該第二厚度大於該第一厚度並且接近該高電壓金屬氧化物半導體電晶體的該第二操作厚度。
  20. 如申請專利範圍第19項的方法，其中該至少一矽-氧化物-氮化 物-氧化物-矽電晶體之該阻擋氧化物的該第一操作厚度是在30Å到45Å的大約範圍裡，而該高電壓金屬氧化物半導體電晶體之該閘極氧化物的該第二操作厚度是在105Å到200Å的大約範圍裡，並且其中該阻擋氧化物的該第一操作厚度和該閘極氧化物的該第二操作厚度之間的比例是在1：2.33到1：6.67的大約範圍裡。
  21. 一種半導體裝置，其包括：非揮發性記憶體(NVM)電晶體，其形成在晶圓的第一區域中，其中該非揮發性記憶體電晶體包括非揮發性閘極堆疊，其包含在該晶圓的頂表面上方的穿隧介電層、在該穿隧介電層上方的電荷捕陷層以及在該電荷捕陷層上方的阻擋氧化物，並且其中該阻擋氧化物包括第一厚度；場效電晶體(FET)，其形成在該晶圓的第二區域中，其中該場效電晶體包括在該晶圓的該頂表面上方的閘極氧化物，並且其中該閘極氧化物在兩階段氧化過程中成長至第二厚度；以及氮化物結構，其設置在該非揮發性閘極堆疊上方，其中該氮化物結構改變了被配置成在該電荷捕陷層中形成之電荷陷阱的能階，藉此增加該電荷捕陷層的電荷維持性。
  22. 如申請專利範圍第21項的半導體裝置，其中該兩階段氧化過程是基線的互補式金屬氧化物半導體(CMOS)製程流程的一部分，該兩階段氧化過程包含分開執行之乾式快速熱氧化(RTO)過程步驟以及濕式當場蒸氣產生(ISSG)過程步驟。
  23. 如申請專利範圍第22項的半導體裝置，其中該場效電晶體的該閘極氧化物在該乾式快速熱氧化過程步驟以及該濕式當場蒸氣產生過程步驟兩 者中成長以達到該第二厚度。
  24. 如申請專利範圍第23項的半導體裝置，其中該非揮發性記憶體電晶體的該閘極氧化物和該阻擋氧化物係同時在該兩階段氧化過程中形成，並且其中該阻擋氧化物在該濕式當場蒸氣產生過程步驟中最初地成長以達到該第一厚度。
  25. 如申請專利範圍第24項的半導體裝置，其中該阻擋氧化物在該濕式當場蒸氣產生過程步驟中透過氧化而形成，因此消耗了設置在該電荷捕陷層上的蓋層，其中該蓋層包括氮化物或氮氧化物。
  26. 如申請專利範圍第21項的半導體裝置，其中在該第一厚度和該第二厚度之間的比例是在1：2.33到1：6.67的大約範圍裡。
  27. 如申請專利範圍第21項的半導體裝置，其中該第一厚度係在30Å至45Å的大約範圍裡，同時該第二厚度係在105Å至200Å的大約範圍裡。
  28. 如申請專利範圍第21項的半導體裝置，其中該電荷捕陷層是多層結構，其至少包括：下電荷捕陷層，其在該穿隧介電層上方，該下電荷捕陷層包括氮化矽(Si3N4)、富矽的氮化物、氧氮化矽(SiOxNy(Hz))或其組合；以及上電荷捕陷層，其在該下層電荷捕陷層上方，該上電荷捕陷層包括氮化矽、SiOxNy(Hz)或其組合，其中該上電荷捕陷層進一步包含具有異於該下電荷捕陷層之氧、氮或矽成分的化學計量組成，以及其中該上電荷捕陷層與該下電荷捕陷層相比是貧氧的。
  29. 如申請專利範圍第21項的半導體裝置，其中該場效電晶體是高電壓 電晶體。
  30. 如申請專利範圍第21項的半導體裝置，其進一步包括：銦摻雜的通道，其設置在該非揮發性記憶體電晶體的該穿隧介電層下方。
  31. 一種半導體裝置，其包括：非揮發性記憶體(NVM)電晶體，其形成在晶圓的第一區域中，其中該非揮發性記憶體電晶體包括非揮發性閘極堆疊，其包含在該晶圓的頂表面上方的穿隧介電層、在該穿隧介電層上方的電荷捕陷層以及在該電荷捕陷層上方的阻擋氧化物，其中該阻擋氧化物包括第一厚度；氮化物結構，其設置在該非揮發性閘極堆疊上方，其中該氮化物結構改變了被配置成在該電荷捕陷層中形成之電荷陷阱的能階，藉此增加該電荷捕陷層的電荷維持性；以及複數個場效電晶體(FET)，其形成在該晶圓的第二區域中，其中該複數個場效電晶體中的每個場效電晶體包括在該晶圓的該頂表面上方的閘極氧化物，並且其中該複數個場效電晶體中的至少一個場效電晶體的閘極氧化物包含第二厚度，其中在該第一厚度和該第二厚度之間的比例是在1：2.33到1：6.67的大約範圍裡。
  32. 如申請專利範圍第31項的半導體裝置，其中該複數個場效電晶體中的該至少一個場效電晶體是高電壓電晶體，其包含在105Å至200Å的大約範圍裡之該第二厚度。
  33. 如申請專利範圍第31項的半導體裝置，其中該至少一個場效電晶體 的該閘極氧化物和該非揮發性記憶體電晶體的該阻擋氧化物在兩階段氧化過程中同時形成，並且其中該兩階段氧化過程包含分開執行的第一氧化過程步驟和第二氧化過程步驟。
  34. 如申請專利範圍第33項的半導體裝置，其中該非揮發性記憶體電晶體的該阻擋氧化物在該第二氧化過程步驟中最初地成長以達到該第一厚度。
  35. 如申請專利範圍第33項的半導體裝置，其中該至少一個場效電晶體的該閘極氧化物在該第一氧化過程步驟和該第二氧化過程步驟兩者中成長以達到該第二厚度。
  36. 如申請專利範圍第33項的半導體裝置，其中該第一氧化過程步驟包含乾式快速熱氧化(RTO)過程步驟，並且該第二氧化過程步驟包含濕式當場蒸氣產生(ISSG)過程步驟。
  37. 一種記憶體裝置，其包括：晶圓，其被分成複數個第一區域和複數個第二區域，其中在該複數個第一區域的每個第一區域中，形成非揮發性記憶體(NVM)電晶體，其中該非揮發性記憶體電晶體包括非揮發性閘極堆疊，其包含在該晶圓的頂表面上方的穿隧介電層、在該穿隧介電層上方的電荷捕陷層以及在該電荷捕陷層上方的阻擋氧化物，並且其中該阻擋氧化物包括第一厚度，其中氮化物結構設置在該非揮發性閘極堆疊上方，其中該氮化物結構改變了被配置成在該電荷捕陷層中形成之電荷陷阱的能階，藉此增加該電荷捕陷層的電荷維持性，以及在該複數個第二區域的每個第二區域中，形成至少一個場效電晶體 (FET)，其中該至少一個場效電晶體包括在該晶圓的該頂表面上方的閘極氧化物，並且其中該至少一個場效電晶體的該閘極氧化物在兩階段氧化過程中成長至第二厚度。
  38. 如申請專利範圍第37項的記憶體裝置，其中該兩階段氧化過程是基線的互補式金屬氧化物半導體(CMOS)製程流程的一部分，該兩階段氧化過程包含分開執行之乾式快速熱氧化(RTO)過程步驟以及濕式當場蒸氣產生(ISSG)過程步驟。
  39. 如申請專利範圍第37項的記憶體裝置，其中該第一厚度係在30Å至45Å的大約範圍裡，同時該第二厚度係在105Å至200Å的大約範圍裡。
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