TWI683354B - 製造記憶體單元的方法和整合氧化物-氮化物-氧化物堆疊構造到厚閘極氧化物互補式金屬氧化物半導體基線製程和製程流程的方法 - Google Patents
製造記憶體單元的方法和整合氧化物-氮化物-氧化物堆疊構造到厚閘極氧化物互補式金屬氧化物半導體基線製程和製程流程的方法 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 192
- 230000008569 process Effects 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 230000015572 biosynthetic process Effects 0.000 title claims description 17
- 230000010354 integration Effects 0.000 title description 4
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims description 64
- 238000007254 oxidation reaction Methods 0.000 claims description 64
- 230000004888 barrier function Effects 0.000 claims description 35
- 230000005641 tunneling Effects 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 239000001301 oxygen Substances 0.000 claims description 20
- 229910052760 oxygen Inorganic materials 0.000 claims description 20
- 238000005229 chemical vapour deposition Methods 0.000 claims description 19
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 239000000203 mixture Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 8
- 230000000903 blocking effect Effects 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 150000003254 radicals Chemical class 0.000 description 26
- 239000007789 gas Substances 0.000 description 16
- 239000000463 material Substances 0.000 description 15
- 239000000377 silicon dioxide Substances 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 14
- 230000005284 excitation Effects 0.000 description 12
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 11
- 238000002955 isolation Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 229910052735 hafnium Inorganic materials 0.000 description 7
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 6
- 230000001939 inductive effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 4
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical compound O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000010923 batch production Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000004094 surface-active agent Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 125000001424 substituent group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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Abstract
本發明提供一種整合矽-氧化物-氮化物-氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)電晶體到互補式金屬-氧化物-矽(complementary metal-oxide-silicon，CMOS)基線製程之方法，該方法包括以下步驟：在基板之上形成閘極氧化物層，在該閘極氧化物層之上形成介電質堆疊，將該介電質堆疊圖案化以直接在該基板之上形成該SONOS電晶體之非揮發性(non-volatile，NV)閘極堆疊，及將該閘極氧化物層圖案化以形成至少一種金屬-氧化物-矽(metal-oxide-silicon，MOS)電晶體之閘極氧化物。
Description
本發明大體上係關於半導體裝置，且更特定言之係關於記憶體單元及其製造方法，其在現有互補式金屬氧化物半導體(CMOS)製造邏輯技術中包括包埋或整合形成之電荷捕獲閘極堆疊。
優先權
本申請案根據35 U.S.C.§ 119(e)主張2016年9月27日提交之美國臨時申請案第62/400,493號之優先權及權益，其以全文引用的方式併入本文中。
對於許多應用，諸如系統單晶片，需要整合邏輯裝置且連接基於金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)及非揮發性記憶體(non-volatile memory，NVM)電晶體之電路於單一晶片或晶圓上。在一些具體實例中，此整合可嚴重影響MOS電晶體與NVM電晶體製造過程。MOS電晶體典型地使用標準或基線互補式金屬氧化物半導體(CMOS)製程流程製成，其涉及導電、半導電及介電
材料之形成及圖案化。嚴格控制用於各操作之此等材料之組成物以及加工試劑之組成及濃度及用於此類CMOS製程流程之溫度，以確保所得MOS電晶體起適當作用。
非揮發性記憶體裝置包括非揮發性記憶體電晶體，諸如基於矽-氧化物-氮化物-氧化物-矽(SONOS)之電晶體，包括電荷捕獲閘極堆疊，其中儲存或俘獲之電荷會改變NVM電晶體之臨限電壓以按邏輯「1」或「0」儲存資訊。電荷捕獲閘極堆疊形成可涉及安置於兩個介電質或氧化層之間的氮化物或氮氧化物電荷捕獲層之形成。電荷捕獲閘極堆疊典型地使用一定材料及方法製成，該等材料及方法與基線CMOS製程流程之該等材料及方法不同明顯且可不利地影響MOS電晶體之製造或受其影響。詳言之，形成MOS電晶體之閘極氧化物或介電質可藉由改變電荷捕獲層之厚度或組成使先前形成之電荷捕獲閘極堆疊之效能明顯降低。另外，此整合亦可影響基線CMOS製程流程，且一般需要大量遮罩組及製程步驟，由此增加了製造裝置之費用且可降低操作裝置之產量。
此外，對於整合之製造製程而言重要的是能夠控制NVM電晶體之頂介電質或阻擋介電質之厚度，例如以滿足諸如所需臨限電壓Vt及/或等效氧化物厚度(EOT)之要求，同時符合MOS電晶體之閘極氧化物厚度目標，若該等MOS電晶體係高電壓輸入/輸出(HV I/O)或HV電晶體尤其如此。
根據本發明之一態樣，提供一種方法，其包含：在基板之第一及第二區之上形成第一閘極氧化物層；移除第一閘極氧化物層之第一部
分以在第一區中產生第一開口；在閘極氧化物層之上形成介電質堆疊，其中該介電質堆疊包括穿隧介電質、電荷捕獲層及阻擋氧化物層；將介電質堆疊圖案化以在第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除第二區中之介電質堆疊；及使第一閘極氧化物層圖案化以在第二區中形成高電壓(HV)電晶體之第一閘極氧化物。
根據本發明之另一態樣，提供一種整合矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體到互補式金屬-氧化物-矽(CMOS)基線製程之方法，該方法包含：在基板之上形成閘極氧化物層；在該閘極氧化物層之上形成介電質堆疊；將該介電質堆疊圖案化以直接在基板上形成SONOS電晶體之非揮發性(NV)閘極堆疊；及將閘極氧化物層圖案化以形成至少一種金屬-氧化物-矽(MOS)電晶體之閘極氧化物。
根據本發明之另一態樣，提供一種整合矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體到互補式金屬氧化物半導體(CMOS)製程流程之方法，該方法包含：在基板之第一及第二區之上形成閘極氧化物層；移除第一區中閘極氧化物層之一部分以產生複數個開口；各在第一區中之一個開口內形成至少一種SONOS電晶體，其中各SONOS電晶體包括阻擋氧化物；及在第二區中形成至少一種MOS電晶體，其中該至少一種MOS電晶體包括高電壓(HV)MOS電晶體，且其中該HVMOS電晶體包括由將閘極氧化物層圖案化形成之閘極氧化物。
202‧‧‧隔離結構/STI
204‧‧‧基板/晶圓
206‧‧‧第一區
208‧‧‧第二區
209‧‧‧襯墊氧化物
210‧‧‧深N井
211‧‧‧閘極氧化物
211'‧‧‧閘極氧化物
216‧‧‧表面
217‧‧‧頂表面
218‧‧‧通道
220‧‧‧穿隧遮罩
222‧‧‧箭頭
224‧‧‧通道
226‧‧‧NVM電晶體
228‧‧‧穿隧介電質/穿隧電介質層
230‧‧‧多層電荷捕獲層
230a‧‧‧第一(下部)電荷捕獲層
230b‧‧‧第二(上部)電荷捕獲層
230c‧‧‧介電質及/或氧化物層/中間氧化物層
232‧‧‧阻擋氧化物層
232'‧‧‧阻擋氧化物層
234‧‧‧圖案化遮罩層
236‧‧‧閘極堆疊
242‧‧‧圖案化遮罩層
244‧‧‧開口
246‧‧‧第二閘極氧化物/閘極氧化物
248‧‧‧閘極層
250‧‧‧閘極
252‧‧‧閘極
254‧‧‧閘極
256‧‧‧第一側壁間隔物
258‧‧‧輕度摻雜汲極延伸部分
260‧‧‧輕度摻雜汲極延伸部分
262‧‧‧第二側壁間隔物
264‧‧‧源極及汲極區
266‧‧‧矽化物區
268‧‧‧應力誘導層/結構
在附圖之諸圖中藉由舉例而非作為限制來說明本發明。
圖1係說明製造記憶體單元之方法的具體實例之流程圖，該
記憶體單元包括基於包埋之SONOS的NVM電晶體及MOS電晶體；圖2A至圖2N係說明在根據圖1之方法製造記憶體單元期間記憶體單元之一部分的橫截面視圖之代表圖；圖2O係說明根據圖1及圖2A至圖2N之方法製成的包括基於包埋之SONOS的NVM電晶體及MOS電晶體的成品記憶體單元之一部分的橫截面視圖之代表圖；圖3係說明根據圖1方法之一個具體實例製成的SONOS之程式狀態臨限電壓(Vtp)優勢之代表圖；及圖4係說明根據圖1方法之一個具體實例製成的SONOS之Vtp(壽命終止)分佈之代表圖。
以下描述闡述大量特定細節，諸如特定系統、組分、方法等之實例，以便提供對本發明之若干具體實例之充分理解。然而，對於熟習此項技術者將係顯而易見的是，至少一些具體實例可在無此等特定細節下來實踐。在其他情況下，熟知的組分或方法不進行詳細描述或以簡單框圖格式形式呈現，以避免不必要地混淆本文所述之技術。因此，下文所闡述之特定細節僅係例示性的。特定實施方案可與此等例示性細節不同且仍涵蓋於本發明之精神及範疇內。
在此參看圖描述包括包埋之非揮發性記憶體(NVM)電晶體及金屬氧化物半導體(MOS)電晶體之記憶體單元的具體實例及其製造方法。然而，特定具體實例可在無此等特定細節中之一或多者下實施，或與先前技術之其他已知方法、材料及設備之組合來實施。在以下描述中，
闡述諸如特定材料、尺寸、濃度及方法參數等之許多特定細節，以便提供對本發明之透徹理解。在其他情況下，在特定細節中尚未描述熟知半導體設計及製造技術，以避免不必要地混淆本發明。在描述中提及「一具體實例(an embodiment)」、「一個具體實例(one embodiment)」、「一實例性具體實例(an example embodiment)」、「一些具體實例(some embodiments)」及「各種具體實例(various embodiments)」意謂結合具體實例描述之特定特性、結構或特徵包括在本發明之至少一個具體實例中。此外，描述中不同位置之短語「一具體實例」、「一個具體實例」、「一實例性具體實例」、「一些具體實例」及「各種具體實例」之出現不一定均指同一具體實例。
該描述包括對附圖之參考，該附圖形成【實施方式】之一部分。圖式展示對例示性具體實例之說明。對在本文中亦可稱為「實施例(example)」之此等具體實例充分詳細描述，以使熟習此項技術者能夠實踐本文所述之所主張之本發明之具體實例。可將該等具體實例組合，可利用其他具體實例，或可在不背離所主張之本發明之範疇及精神下做出結構、邏輯及電氣改變。應理解本文所述之具體實例並不意欲限制本發明之範疇，而使熟習此項技術者能夠實踐、進行及/或使用本發明。
如本文中所使用之術語「在之上(over)」、「在之下(under)」、「在之間(between)」及「在上(on)」係指一個層相對於其他層之相對位置。因此，例如沉積或安置於一個層之上或之下的另一層可與其他層直接接觸或可具有一或多個介入層。此外，沉積或安置於各層之間的一個層可與各層直接接觸或可具有一或多個介入層。相反，「在」第二層「上」之第一層與該第二層接觸。另外，提供一個層相對於其他層之相對定位，在不
考慮晶圓之絕對定向下，假設相對於起始晶圓進行沉積、修改及移除膜操作。
NVM電晶體可包括記憶體電晶體或與矽-氧化物-氮化物-氧化物-矽(SONOS)或浮動閘極技術相關實施之裝置。整合或嵌入NVM電晶體至標準或基線CMOS製程流程中製造一或多種MOS電晶體之方法的具體實例現將參看圖1及圖2A至圖2N詳細描述。圖1係說明製造記憶體單元或陣列之方法或製程流程之具體實例的流程圖。圖2A至圖2N係說明在根據圖1方法製造記憶體單元期間記憶體單元之一部分的橫截面視圖之框圖。圖2O係說明成品記憶體單元或陣列之具體實例之一部分的橫截面視圖之代表圖。
在諸如智慧卡應用之應用的一些具體實例中，將NVM電晶體包埋於MOS電晶體中，包括HV I/O或HV MOS電晶體，其中需要厚閘極氧化物。舉例而言，在一個具體實例中，MOS電晶體中之一者係高電壓I/O電晶體，且因此需要大致厚度高達100Å至200Å之厚閘極氧化物。在一些製程流程中，HV MOS閘極氧化物及NVM阻擋氧化物同時形成。儘管HV MOS閘極氧化物可形成/生長至其所要厚度，但因為在HVMOS電晶體之閘極氧化物氧化期間，NVM電晶體之阻擋或頂部氧化物經受相同環境，所以其可生長至過厚。因而，NVM電晶體可能未滿足EOT及程式/擦除Vt之要求。
在本發明中，引入且描述將具有雙層氮化物之氧化物-氮化物-氧化物(ONO)或ONONO電荷捕獲堆疊嵌入至將厚閘極氧化物用於其HV或HV I/O裝置之CMOS製程中之製程。在一些具體實例中，前述ONO
堆疊形成順序可能不適合於CMOS製程流程，該流程包括製造用於一些HV MOS電晶體之厚I/O閘極氧化物層。在此類製程流程中，原位蒸汽生成(in-situsteam generation，ISSG)或自由基氧化製程對於NVM電晶體之頂部氧化物層與HV I/O MOS電晶體之閘極氧化物層的閘極氧化可能並不理想。為獲得HV I/O MOS電晶體之閘極氧化物之目標厚度，可使ONO堆疊上所生長之頂部氧化物暴露於ISSG製程過長且結果會過厚。另外，HV I/O MOS電晶體之閘極氧化物可藉由鍋爐製程或快速熱氧化(rapid thermal oxidation，RTO)製程生長。在該等具體實例中，鍋爐製程或RTO製程可自隔離結構，諸如淺槽隔離(shallow trench isolation，STI)介電質獲得水分以擴散至ONO膜中，且改變NVM電晶體之關鍵穿隧氧化物層之厚度或厚度均勻性。因而，NVM電晶體之臨限電壓可降低。此外，鍋爐及RTO製程係在極高溫(高達大致1100℃)下操作。高溫可導致ONO堆疊之氮化物層之捕獲密度改變，其亦可使NVM電晶體之臨限電壓降低。
此處所述之具體實例可針對製造過程，該製造過程確保NVM電晶體之ONO堆疊符合厚度及可靠性要求，而不會降低ONO堆疊效能，此係歸因於包埋系統中HV MOS電晶體之厚閘極層氧化。
參看圖1及圖2A，該製程以在基板或晶圓204中形成多個隔離結構或STI 202開始(步驟102)。隔離結構202會隔離形成之記憶體單元與晶圓204之鄰接區域(圖中未示)中形成之記憶體單元。視情況且另外，可併入隔離結構202以隔離在晶圓204之第一區206中形成之NVM電晶體與在第二區208中形成之MOS電晶體中之一或多者。在一個具體實例中，隔離結構202可包括介電材料，諸如氧化物或氮化物，且可由任何習
知技術形成，包括(但不限於)淺槽隔離(STI)或矽局部氧化(local oxidation of silicon，LOCOS)。晶圓204可為由適用於半導體裝置製造之任何單晶材料構成之大塊晶圓，或可包括形成於晶圓上之適合材料之頂部磊晶層。在一個具體實例中，適合用於晶圓204之材料包括(但不限於)矽、鍺、矽-鍺或III-V族化合物半導體材料。
視情況且在一些具體實例中，如圖2A中最佳所示，襯墊氧化物209可形成於第一區206與第二區208中晶圓204之表面216之上。在一個具體實例中，襯墊氧化物209可係厚度約10奈米(nm)至約20nm之二氧化矽(SiO2)，且可藉由熱氧化製程或原位蒸汽生成(ISSG)製程或此項技術中已知之其他氧化製程生長。應理解，在一些具體實例中，襯墊氧化物209可能非必需或可不形成。
參看圖1及圖2B，接著使摻雜劑穿過襯墊氧化物209植入晶圓204中以形成將形成NVM電晶體及/或MOS電晶體之孔及用於MOS電晶體之通道(步驟104)。根據系統設計，可存在或可不存在安置於第一區206與第二區208之間的隔離結構202。植入之摻雜劑可具有任何類型及濃度，且可以任何能量植入，包括形成用於NVM電晶體及/或MOS電晶體之孔或深孔及形成用於MOS電晶體之通道所需之能量。在一個特定具體實例中，例如2B圖中所說明，植入適當離子物種之摻雜劑以在第二區208中形成深N井210，在該井之上或之中將形成高電壓(HV)MOS電晶體214，諸如輸入/輸出(I/O)MOS電晶體。在替代具體實例中，亦可形成用於NVM電晶體226及/或標準或低電壓(LV)MOS電晶體212(諸如MOS電晶體)之井或深井。進一步應理解，諸如深N井210之井可藉由在晶圓204之表
面216上沉積遮罩層(諸如光阻層)且圖案化，且以適當能量至適當濃度植入適當離子物種而形成。
在一個具體實例中，在晶圓204之第二區208中形成用於MOS電晶體214、212中之一或多者之通道218。如同井植入一般，通道218由在晶圓204之表面216上沉積遮罩層(諸如光阻層)且圖案化且以適當能量至適當濃度植入適當離子物種而形成。在一個具體實例中，例如，BF2可以約10千電子伏(keV)至約100keV之能量及約1e12cm-2至約1e14 cm-2之劑量植入，以形成N型MOS(NMOS)電晶體。P型MOS(PMOS)電晶體同樣可由植入任何適合劑量及能量之砷(As)或磷(P)離子而形成。應理解，在MOS電晶體214、212中使用標準微影技術(包括遮蔽MOS電晶體214、212之通道中之一者的經圖案化光阻層)下亦可使用植入同時或在不同時間形成通道218。
接下來，參看圖1及圖2C，閘極氧化物211層直接或間接形成於晶圓204之上(步驟106)。在一個具體實例中，如圖2C中最佳所示，該製程在預清除襯墊氧化物製程中襯墊氧化物209完全移除時起始。襯墊氧化物預清除可涉及例如使用含有界面活性劑之10：1緩衝氧化物蝕刻(buffered oxide etch，BOE)的濕式清除製程。另外，濕式清除製程可使用20：1 BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似的基於氫氟酸之濕式蝕刻化學反應進行。在移除襯墊氧化物209之後，閘極氧化物211層由快速熱乾氧化(rapid thermal dry oxidation，RTO)製程、習知或鍋爐氧化製程、快速自由基濕式氧化製程(rapid and radical wet oxidation process)(諸如原位蒸汽生成(ISSG))、化學氣相沉積製程(chemical
vapor deposition process，CVD)或此項技術中已知之其他氧化物形成製程或其組合而形成。
在一個具體實例中，例如，氧化製程以在分批或單一個晶圓處理腔室中在有或無諸如電漿之激發事件下進行之乾式RTO開始。舉例而言，裝置經受涉及使氧(O2)氣體流入處理腔室中之快速熱氧化製程。允許O2氣體在大致1000℃至1100℃範圍內之溫度下大致0.5托至5托範圍內之壓力下反應以形成閘極氧化物211層。在一個具體實例中，閘極氧化物211層藉由氧化矽晶圓204而於晶圓204之表面216之至少一部分上生長。在一個替代具體實例中，RTO製程可經作為非自由基氧化製程的快速分子氧化(乾式或濕式)取代。在另一具體實例中，閘極氧化物211由諸如原位蒸汽生成(ISSG)之濕式快速自由基氧化製程而形成。濕式快速自由基氧化可在分批或單一個晶圓處理腔室中在有或無諸如電漿之激發事件下進行。舉例而言，在一個具體實例中，閘極氧化物211層可在涉及在無激發事件(諸如電漿形成)下使氫(H2)及氧(O2)氣體以大致1：1之彼此比率流入處理腔室之濕式自由基氧化製程中生長，該激發事件典型地原本用以熱解H2及O2以形成蒸汽。實際上，允許H2及O2在大致1000℃至1100℃範圍內之溫度下在大致0.5托至10托範圍內之壓力下反應以形成基團，諸如OH基團、HO2基團或O二價基團。對於單一個晶圓使用ISSG製程，氧化製程進行大致1至5分鐘範圍內之持續時間，或對於實現閘極氧化物211層之生長的分批鍋爐製程，進行30至120分鐘。在該時段期間，閘極氧化物211層生長於第一與第二區206與208中。在替代具體實例中，濕式快速自由基氧化可經諸如化學氣相沉積(CVD)或在分批或單一個晶圓處理腔
室中在有或無諸如電漿之激發事件下進行之其他自由基氧化製程之製程取代，只要氧化物生長或沉積以形成MOS電晶體之閘極氧化物211層即可。在一個具體實例中，藉由控制閘極氧化物211層形成中之操作參數，可獲得目標厚度之閘極氧化物211層。該等參數可包括RTO、ISSG、鍋爐氧化及CVD製程之持續時間、溫度、壓力、反應物等。如後續部分中所闡述，閘極氧化物211層之至少一部分保留於成品裝置中作為HV或HV I/OMOS電晶體214之閘極氧化物211。在一個具體實例中，為耐受相對較高的工作電壓，閘極氧化物211層之所需厚度之目標可為大致100
至200
之間的或其他厚度。應理解，此類範圍僅係說明性的且並不意欲加以限制。在一個具體實例中，閘極氧化物211層可在圖2C中所述之製程中形成達比所需厚度更厚。如圖2I中最佳所示，可在後續製程中移除過量閘極氧化物211層，以獲得HV I/OMOS電晶體214之所需或最終厚度之閘極氧化物211。
參看圖1及圖2D，在替代具體實例中，在晶圓204之上形成閘極氧化物211'層(步驟106)。如圖2D中最佳所示，在如先前所描述之襯墊氧化物預清除製程期間，襯墊氧化物209並未完全移除。在一個具體實例中，可完全省略襯墊氧化物預清除製程。因而，可降低襯墊氧化物預清除製程中可發生之STI溝槽拐角STI氧化物凹陷，由此又可使電荷洩漏降至最低。在另一具體實例中，進行襯墊氧化物預清除製程，但不移除全部襯墊氧化物209。接著在前述製程中至少在剩餘或底層襯墊氧化物209之上形成閘極氧化物211層。在兩個具體實例中，剩餘襯墊氧化物209變為成品閘極氧化物211'層之一部分。在一個具體實例中，襯墊氧化物預清除製程及閘極氧化物形成製程之操作參數可經組態以得到組合厚度之閘極氧化物
211'層。如先前論述，閘極氧化物211'層之組合厚度可大於所需或最終閘極厚度，且在後續製程中可移除過量閘極氧化物211'層。在一個具體實例中，因為襯墊氧化物209及閘極氧化物211層分開地且獨立地形成，所以其在化學上化學計算量組成及比率及/或在物理上均可有不同此外，組合結構中襯墊氧化物209與閘極氧化物211層之間可存在接口(圖中未示)。
接下來，參看圖1及圖2E及圖2F，圖案化穿隧遮罩220形成於閘極氧化物211或211'層上或對其加以覆蓋，將適當能量及濃度之離子(由箭頭222表示)穿過穿隧遮罩220中之窗口或開口植入以在第一區206中形成用於NVM電晶體226之通道224，及移除至少第二區208中之穿隧遮罩220及閘極氧化物211或211'層(步驟108)。穿隧遮罩220可包括光阻層或由圖案化氮化物或氮化矽層形成之硬式遮罩。
在一個具體實例中，用於NVM電晶體226之通道224可為以約50千電子伏(keV)至約500keV之能量及約5e11cm-2至約1e13cm-2之劑量植入銦(In)之深銦摻雜通道，以形成n通道NVM電晶體226。在一個具體實例中，植入銦以形成用於NVM電晶體226之通道224會由VT總和由約150毫伏(mV)改至約70-80mV改良成品NVM電晶體之臨限電壓(VT)均勻性。視情況或另外，在通道224處淺摻雜通道中以約20keV之能量及約5e11cm-2至約1e13cm-2之劑量植入砷。另外，可植入BF2以形成n通道NVM電晶體，或植入砷或磷以形成p通道NVM電晶體。在一個替代具體實例中，用於NVM電晶體226之通道亦可與MOS電晶體214、212之通道218同時形成。
在一個具體實例中，如圖2F中所示出，可例如在清除製程
中使用含有界面活性劑之10：1緩衝氧化物蝕刻(BOE)移除穿隧遮罩220中窗口或開口中之閘極氧化物211或211'。另外，濕式清除製程可使用20：1BOE濕式蝕刻、50：1氫氟酸(HF)濕式蝕刻、襯墊蝕刻或任何其他類似的基於氫氟酸之濕式蝕刻化學反應進行。隨後或同時，穿隧遮罩220包括可使用氧電漿灰化或剝離之光阻材料。另外，可使用濕式或乾式蝕刻製程移除硬穿隧遮罩220。
參看圖1及圖2G至圖2I，將晶圓204之表面216清除或預清除，形成或沉積多個電介質層諸如氧化物-氮化物-氧化物或ONO層或氧化物-氮化物-氧化物-氮化物-氧化物或ONONO層，遮罩形成於電介質層上或對其加以覆蓋，且將電介質層蝕刻以在第一區206中形成介電質閘極堆疊236(步驟110)。預清除可為濕式或乾式製程。在一個具體實例中，其可為使用HF或標準清洗(SC1)及(SC2)之濕式製程，且對晶圓204之材料具有高度選擇性。在一個具體實例中，SC1典型地在30℃至80℃下使用氫氧化銨(NH4OH)、過氧化氫(H2O2)及水(H2O)之1：1：5溶液進行約10分鐘。在另一具體實例中，SC2係在約30℃至80℃下短浸沒於HCl、H2O2及H2O之1：1：10溶液中。
參看圖2G，介電質或ONO或ONONO沉積以在晶圓204之第一區206中至少在NVM電晶體226之通道224之上形成穿隧介電質228起始，且可擴散於晶圓204之第二區208中形成MOS電晶體212及/或214之閘極氧化物211或211'之上。穿隧介電質228可為任何材料且具有適合於在所施加之閘極偏壓下使電荷載流子穿隧至覆蓋電荷捕獲層中同時當NVM電晶體226不偏置時作為防洩漏之適合屏障的任何厚度。在某些具體實例
中，穿隧介電質228係二氧化矽、氮氧化物或其組合，且可藉由熱氧化製程使用ISSG或自由基氧化生長。
在一個具體實例中，二氧化矽穿隧介電質228可在熱氧化製程中以熱方式生長。舉例而言，二氧化矽層可在750℃至800℃下在含氧氣體或氛圍(諸如氧(O2)氣體)中利用乾式氧化生長。進行熱氧化製程大致50至150分鐘範圍內之持續時間以藉由氧化及消耗晶圓之暴露表面實現相對均勻厚度約1.0奈米(nm)至約3.0nm之穿隧介電質228之生長。應理解，此類範圍僅係說明性的且並不意欲加以限制。
在另一具體實例中，二氧化矽穿隧介電質228可在涉及在無激發事件(諸如電漿形成)下使氫(H2)及氧(O2)氣體以大致1：1之彼此比率流入處理腔室中之自由基氧化製程中生長，該激發事件典型地原本用以熱解H2及O2以形成蒸汽。實際上，允許H2及O2在大致900℃至1100℃範圍內之溫度下在大致0.5托至10托範圍內之壓力下反應以在晶圓表面形成基團，諸如OH基團、HO2基團或O二價基團。進行自由基氧化製程大致1至10分鐘範圍內之持續時間以藉由氧化及消耗晶圓之暴露表面實現厚度約1.0奈米(nm)至約4.0nm之穿隧介電質228之生長。應理解，在圖2G及後續圖中，穿隧介電質228之厚度可相對於閘極氧化物211或211'層增加，其出於透明度之目的厚達大致7倍。在一個具體實例中，在自由基氧化製程中生長之穿隧介電質228可更緻密且由與每立方公分由濕式氧化技術形成之穿隧介電質相比實質上更少之氫原子構成，甚至厚度降低。在某些具體實例中，自由基氧化製程在能夠加工多個晶片之分批處理腔室或鍋爐中進行，以得到高品質穿隧介電質228，而不影響製造設備可能需要之輸
送量(晶片量/小時)要求。
在另一具體實例中，穿隧電介質層228藉由化學氣相沉積(CVD)或原子層沉積來沉積且由電介質層構成，該電介質層可包括(但不限於)二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯及氧化鑭。在又一具體實例中，穿隧介電質228可為雙層介電質區，包括諸如(但不限於)二氧化矽或氮氧化矽之材料的底層，及可包括(但不限於)氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯及氧化鑭之材料的頂層。
又參看圖2G，電荷捕獲層形成於穿隧介電質228上或對其加以覆蓋。一般而言，如在所示具體實例中，電荷捕獲層可為包含多個層之多層電荷捕獲層230，其至少包括在物理上更接近穿隧介電質228之下部或第一電荷捕獲層230a，及相對於第一次電荷捕獲層貧氧之上部或第二電荷捕獲層230b，且該電荷捕獲層包含分佈於多層電荷捕獲層230中之電荷陷阱中之大多數。
多層電荷捕獲層230之第一電荷捕獲層230a可包括氮化矽(Si3N4)、富矽之氮化矽或氮氧化矽(SiOxNy(HO))層。舉例而言，第一電荷捕獲層230a可包括由CVD製程使用經調整會得到富矽及富氧氮氧化物層之比率及流速之二氯矽烷(DCS)/氨(NH3)與氧化亞氮(N2O)/NH3氣體混合物形成之厚度約2.0nm與約6.0nm之間的氮氧化矽層。
多層電荷捕獲層230之第二電荷捕獲層230b接著直接或間接形成於第一電荷捕獲層230a之上。在一個具體實例中，第二電荷捕獲層230b可包括氧、氮及/或矽之化學計算量比與第一次電荷捕獲層230a不同之
氮化矽及氮氧化矽層。第二電荷捕獲層230b可包括厚度在約2.0nm與約8.0nm之間的氮氧化矽層，且可藉由CVD製程使用經調整會得到富矽但貧氧之頂部氮化物層之比率及流速之包括DCS/NH3與N2O/NH3氣體混合物製程氣體形成或沉積。在一個替代具體實例中，第一及第二電荷捕獲層230a及230b之氧、氮及/或矽之化學計算量組成可彼此相同或近似。
在另一具體實例中，可存在一種形成於第一與第二電荷捕獲層230a及230b之間的介電質及/或氧化物層230c，從而使多層電荷捕獲層230形成NON堆疊。在一些具體實例中，多層電荷捕獲層230係分離的電荷捕獲層，進一步包括分隔第一(下部)及第二(上部)電荷捕獲層230a及230b之薄中間氧化物層230c。中間氧化物層230c大體上降低在程式化期間聚積於第二電荷捕獲層230b之邊界的電子電荷穿隧至第一電荷捕獲層230a之概率，從而產生與習知記憶體裝置相比較低之漏電流。在一個具體實例中，中間氧化物層230c可由使用熱或自由基氧化氧化至第一電荷捕獲層230a之所選深度而形成。自由基氧化可例如在1000至1100℃之溫度下使用單一個晶圓工具，或在800至900℃下使用分批反應器工具進行。可將大致1：1比率之H2及O2氣體之混合物在10至15托下使用單一個晶圓工具或對於分批製程在300至500托之壓力引入至處理腔室中，使用單一個晶圓工具維持1至2分鐘或使用分批製程維持30分鐘至1小時。在一些具體實例中，自由基氧化製程並無激發事件，諸如形成電漿，該激發事件典型地原本用以熱解H2及O2以形成蒸汽。實際上，允許H2及O2在第一電荷捕獲層230a之表面反應以形成基團，諸如OH基團、HO2基團或O二價基團，以形成中間氧化物層230c。
如本文所用，術語「富氧(oxygen-rich)」及「富矽(silicon-rich)」係關於化學計算量之氮化矽，或在此項技術中通常所用之「氮化物(nitride)」具有(Si3N4)之組成且折射率(RI)係大致2.0。因此，「富氧」氮氧化矽引起自化學計算量之氮化矽向較高重量%之矽及氧(亦即氮降低)之偏移。因此，富氧氮氧化矽膜更類似於二氧化矽且RI降至純二氧化矽之1.45RI。類似地，本文中描述為「富矽」之膜引起自化學計算量之氮化矽向較高重量%之矽及比「富氧」膜少之氧之偏移。因此，富矽氮氧化矽膜更類似於矽且RI增至純矽之3.5RI。
又參看圖2G，電介質層之數目進一步包括形成於電荷捕獲層230上或對其加以覆蓋之阻擋氧化物層232。在一個具體實例中，阻擋氧化物層232包括在低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)腔室中由CVD製程形成之二氧化矽層。舉例而言，阻擋氧化物層232可藉由CVD製程使用經調整會得到二氧化矽(SiO2)層之比率及流速之製程氣體(包括矽烷或二氯矽烷(DCS)及含氧氣體(諸如O2或N2O)之氣體混合物)來沉積。在另一具體實例中，阻擋氧化物層232可包括藉由熱氧化製程、原位蒸汽生成(ISSG)或自由基氧化生長之二氧化矽層。在一個具體實例中，沉積之阻擋氧化物層232可經保護且作為最終NVM閘極堆疊236中之阻擋氧化物232，然而，NVM堆疊之可靠性可受較差品質之阻擋氧化物232不利影響。
參看圖2H，在一替代具體實例中，形成阻擋氧化物層232'。在一個具體實例中，阻擋氧化物層232'使用ISSG生長。在ISSG期間，第二電荷捕獲層230b之至少一部分經氧化及消耗，以形成阻擋氧化物層232'。
製程在犧牲性氧化物層(圖中未示)形成於第二電荷捕獲層230b上或對其加以覆蓋時起始。在一個具體實例中，犧牲性氧化物層可在低壓化學氣相沉積(LPCVD)腔室中由化學氣相沉積製程形成或沉積。舉例而言，犧牲性氧化物層可藉由CVD製程使用經調整會得到二氧化矽(SiO2)犧牲性氧化物層之比率及流速之製程氣體(包括矽烷或二氯矽烷(DCS)與含氧氣體(諸如O2 N2O)之氣體混合物)來沉積。在另一具體實例中，犧牲性氧化物層可包括藉由熱氧化製程、原位蒸汽生成(ISSG)或自由基氧化生長且具有大致2.0nm與4.0nm之間的厚度之二氧化矽層。應理解，此類範圍僅係說明性的且並不意欲加以限制。隨後，藉由濕式蝕刻製程至少部分移除犧牲性氧化物層。在一個具體實例中，氧化製程可即刻進展至諸如ISSG之濕式快速自由基氧化製程之分開的步驟。參看圖2H，例如，濕式快速自由基氧化可在分批或單一個晶圓處理腔室中在有或無諸如電漿之激發事件下進行。舉例而言，在一個具體實例中，阻擋氧化物層232'可在涉及在無激發事件(諸如電漿形成)下使氫(H2)及氧(O2)氣體以大致1：1之彼此比率流入處理腔室之濕式自由基氧化製程中生長，該激發事件典型地原本用以熱解H2及O2以形成蒸汽。實際上，允許H2及O2在大致1000至1100℃範圍內之溫度下在大致0.5至10托範圍內之壓力下反應以在第二電荷捕獲層230b之表面形成基團，諸如OH基團、HO2基團或O二價基團。對於單一個晶圓使用ISSG製程，氧化製程進行大致1至5分鐘範圍內之持續時間，或對於生長的分批鍋爐製程，進行30至120分鐘，以藉由氧化及消耗第一與第二區206及208中之第二電荷捕獲層230b實現阻擋氧化物層232'生長。在一個具體實例中，在諸如ISSG之濕式自由基氧化製程之後，阻擋氧化物
層232'可具有約30Å至約45Å之厚度。應理解，此類範圍僅係說明性的且並不意欲加以限制。在替代具體實例中，濕式快速自由基氧化之步驟可經諸如化學氣相沉積(CVD)或在分批或單一個晶圓處理腔室中在有或無諸如電漿之激發事件下進行之其他自由基氧化製程之製程取代，只要氧化物生長或沉積於第二電荷捕獲層230b上即可。使用諸如ISSG之氧化製程之生長阻擋氧化物層232'之益處中之一者係與阻擋氧化物層232相比所生長之阻擋氧化物層232'可具有較均勻的結構及較佳的氧化物品質，該阻擋氧化物層可由沉積法形成。
在另一替代具體實例中，並無犧牲性氧化物層沉積於第二電荷捕獲層230b之上。阻擋氧化物層232"(圖中未示)使用如先前所描述之自由基氧化及其他製程(諸如ISSG)藉由氧化及消耗第二電荷捕獲層230b之一部分而形成。
應理解，如圖2C及圖2D中所描繪，無論形成方法如何，阻擋氧化物層232或232'與閘極氧化物211或211'層之形成分開且在其後形成。
參看圖2I，圖案化遮罩層234形成於第一區206中通道224之上之阻擋氧化物層232或232'上或對其加以覆蓋。隨後，阻擋氧化物層232或232'、電荷捕獲層230及穿隧電介質層228經蝕刻或圖案化以形成覆蓋NVM電晶體226之通道224的閘極堆疊236。同步或同時，可移除晶圓204之至少第二區208中之阻擋氧化物層232或232'、電荷捕獲層230及穿隧電介質層228。在一個具體實例中，圖案化遮罩層234可包括使用標準微影技術圖案化之光阻層，且阻擋氧化物層232或232'、電荷捕獲層230及穿
隧電介質層228可使用包括一或多個單獨步驟之乾式蝕刻製程來進行蝕刻或移除以在第一及第二區206及208中之閘極氧化物211或211'層之頂表面217處終止。在一個具體實例中，諸如電漿蝕刻及反應性離子蝕刻(reactive-ion etching，RIE)乾式蝕刻製程可蝕刻掉或移除閘極氧化物211或211'層之頂部部分。在一個具體實例中，第二區208中HV I/OMOS電晶體214之閘極氧化物211或211'之所需或最終厚度可藉由乾式蝕刻製程控制。在一個具體實例中，根據系統要求及設計，HV I/OMOS電晶體214之閘極氧化物211或211'之最終或所需厚度可經組態而呈約100Å至200Å或其他厚度。應理解，此類範圍僅係說明性的且並不意欲加以限制。在一個具體實例中，在如先前所描述之氧化製程之後，NVM電晶體之阻擋氧化物232或232'與MOS電晶體中之至少一者之閘極氧化物211或211'之間的厚度比率在大致1：2.22(100nm/45nm)至1：6.67(200nm/30nm)之範圍內。應理解，此類範圍僅係說明性的且並不意欲加以限制。
在一個具體實例中，形成HV I/O MOS電晶體214之閘極氧化物211或211'及NVM電晶體226之阻擋氧化物232或232'之分開的步驟可在單一個晶圓工具中進行。乾式熱氧化及濕式自由基氧化製程可在兩種不同工具中實現，諸如對於乾式RTO製程係快速熱退火(RTA)單一個晶圓工具，且隨後對於ISSG製程係ISSG單一個晶圓工具。另外地，乾式及濕式RTO可在一個ISSG工具中進行。在此特定具體實例中，氧化首先藉由使晶圓溫度升高至1000至1100℃之範圍內且僅O2流動所要之時間量進行，以完成乾式RTO製程。隨後，引入H2以起始ISSG氧化。兩個氧化步驟之操作溫度較佳保持於相同值。
在一些具體實例中，如上文所簡單闡述，乾式基團RTO步驟及/或濕式基團ISSG氧化步驟可在分批鍋爐進行。在此等具體實例中，製程流程相同，但在各氧化中，一批晶片(100至125個晶片)同時經受氧化。此具體實例假定可獲得用於自由基氧化之可容的分批型工具。為使此流程成功進行，諸如隔離結構202及ONO堆疊中之介電質的間隙填充介電質需要具有高品質，且水分含量係零或最低。
參看圖1，在一些具體實例中，諸如圖2J至圖2N中所示之該等具體實例，該方法進一步包括能夠製造LV MOS電晶體212與HVMOS電晶體(諸如HV I/OMOS電晶體214)之雙閘極氧化物製程流程。參看圖2J，圖案化遮罩層242形成於晶圓204之第一及第二區206、208之上。圖案化遮罩層242可為使用標準微影技術圖案化之光阻層，且在第二區208中之通道218之上包含至少一個開口244。厚閘極氧化物211或211'層在暴露區中在類似於上文關於移除犧牲性氧化物層所描述之條件下使用BOE蝕刻來蝕刻，且接著移除圖案化遮罩層242。
參看圖2K，使用濕式蝕刻清潔晶圓204，該濕式蝕刻不蝕刻氧化物以保護HVMOS電晶體212之厚閘極氧化物211或211'及閘極堆疊236之阻擋氧化物層232或232'。晶圓204接著經受熱氧化製程以生長具有諸如約1nm至約3nm或其他厚度之適當厚度之MOS電晶體212之薄第二閘極氧化物246。在一些具體實例中，第二閘極氧化物246可與諸如氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鉿鋯及氧化鑭之沉積層(圖中未示)重疊。
參看圖2L，適於容納NVM電晶體226之偏壓及MOS電晶
體214、212之操作的任何導電或半導電材料之閘極層248形成於閘極堆疊236、HVMOS電晶體214之厚閘極氧化物211或211'及LV MOS電晶體212之薄閘極氧化物246之上。在一個具體實例中，閘極層248由物理氣相沉積形成且由含金屬材料構成，該含金屬材料可包括(但不限於)金屬氮化物、金屬碳化物、金屬矽化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷及鎳。在另一具體實例中，閘極層由CVD製程形成且由單一個摻雜多晶矽層構成，其可接著圖案化以形成NVM電晶體226及MOS電晶體214、212之控制閘極。
參看圖2M，閘極層248使用遮罩層(圖中未示)及標準微影技術圖案化以在阻擋氧化物層232或232'、厚閘極氧化物211或211'及薄閘極氧化物246之表面終止，由此形成用於NVM電晶體226之閘極堆疊236之閘極250、用於HVMOS電晶體214之閘極252及用於MOS電晶體212之閘極254。
參看圖1及圖2N，沉積第一間隔物層且蝕刻以在靠近MOS電晶體212、214之閘極252、254及NVM電晶體226處形成第一側壁間隔物256，且在靠近MOS電晶體212、214中之一或多者之側壁間隔物256處且在其之下植入一或多個輕度摻雜汲極延伸部分(LDD 258)(步驟116)
接下來，SONOS LDD遮罩形成於晶圓204之上且在靠近NVM電晶體226處植入輕度摻雜汲極延伸部分(LDD 260)。最終，沉積第二間隔物層且蝕刻以在靠近NVM電晶體226之閘極堆疊236處形成第二側壁間隔物262(步驟118)。
在一或多個替代具體實例中，如圖1至圖2N中所示及所述
之製造步驟可經調適或經修飾以製造替代或除整合之基線CMOS製程中之基於SONOS之NVM電晶體226外之基於浮動閘極之NVM電晶體。
參看圖1及圖2O，在NVM電晶體226、HVMOS電晶體214及LVMOS電晶體212大體上完整之情況下，進行源極及汲極植入以形成所有電晶體之源極及汲極區264，且進行矽化物製程(步驟120)。如所描繪，矽化物區266可形成於暴露之閘極250、252及254及暴露之源極及汲極區264上。矽化物製程可為此項技術中通常所用的任何製程，其典型地包括預清除蝕刻、鈷或鎳金屬沉積、退火及濕式汽提。
參看圖1及圖2O，製造包括基於包埋或整體形成之SONOS的NVM電晶體MOS電晶體MOS電晶體之記憶體單元之方法視情況進一步包括於NVM電晶體226之閘極堆疊236之上形成應力誘導層或結構268(諸如應力誘導氮化物層)以增加資料保持力及/或以改良程式化時間及效率之步驟(步驟122)。詳言之，向NVM電晶體226之電荷捕獲層230中的誘導應力會改變其中形成之電荷陷阱之能級，由此增加電荷捕獲層之電荷保持力。另外，在晶圓204之中或表面216上接近且較佳圍繞其中形成NVM電晶體226之通道224的晶圓區處形成應力誘導結構268將降低帶隙，且視應變類型而定，增加載劑遷移率。舉例而言，將晶圓204之晶格中原子間距離拉伸之拉伸應變會增加之遷移率遷移率，從而使N型電晶體更快。將該等距離縮短之壓縮應變藉由增加電洞遷移率在P型電晶體產生類似作用。此等兩個應力誘導性因子，亦即降低的帶隙及增加的載劑遷移率，將致使NVM電晶體226之程式化更快且更有效。
應力誘導結構268可包括使用高縱橫比製程(High Aspect
Ratio Process，HARPTM)氧化製程形成之金屬前介電質(pre-metal dielectric，PMD)層、使用電漿增強式化學氣相沉積(PECVD)形成之壓縮或拉伸氮化物層或雙第三丁基胺基矽烷(BTBASBis-Tertiary Butyl Amino Silane，(BTBAS))氮化物層。
在某些具體實例中，諸如圖2O中所示之該具體實例，應力誘導結構268亦可形成於MOS電晶體中之一或多者之上以在MOS電晶體通道中誘導應力。
最終，繼續標準或基線CMOS製程流程至前端裝置製造大體上完成(步驟124)，從而產生圖2O中所示之結構。圖2O係說明成品記憶體單元之一部分的橫截面視圖之框圖，該成品記憶體單元包括根據圖1及圖2A至圖2N之方法製成的基於包埋之SONOS的NVM電晶體及MOS電晶體。
圖3及4係說明根據本發明之一具體實例之NVM電晶體之臨限電壓(Vt)均勻性改良的圖表。提及圖3及圖4，展示根據本發明之一具體實例製成之NVM電晶體之可靠性效能大大改良，因為ONO層不以任何方式受HV MOS電晶體之厚閘極氧化物生長影響。不論厚閘極氧化物由鍋爐製程抑或RTO製程形成，結果均保持一致。此外，NVM電晶體通道中之摻雜劑可能未參看HV MOS電晶體之厚閘極氧化物形成製程之熱預算。因此，發生摻雜劑擴散之可能性較低。如圖4中最佳所示，摻雜劑波動之隨機性亦較小且NVM電晶體之VT總和大大改良。
本發明之摘要遵照37 C.F.R.§1.72(b)提供，其需要將允許讀者快速確定本技術發明之一或多個具體實例之性質的摘要。該發明摘要在
具有以下理解之情況下提交：其將不用於解釋或限制申請專利範圍之範疇或意義。另外，在前述實施方式中，可見出於精簡本發明之目的在單一具體實例中將各種特徵分組在一起。不應將此本發明之方法解釋為反映以下意圖：所主張之具體實例需要比各技術方案中明確敍述更多的特徵。實情為，如以下申請專利範圍所反映，本發明之標的在於單一所揭示具體實例之少於全部的特徵。因此，以下申請專利範圍據此併入實施方式中，其中各技術方案就其自身而言作為單獨具體實例。
在本說明書中提及一個具體實例或一具體實例意謂結合具體實例描述之特定特性、結構或特徵包括於電路或方法之至少一個具體實例中。本說明書中之各種位置處出現之短語一個具體實例不一定皆指示同一具體實例。
在前述說明書中，本發明已參看本發明之特定示例性具體實例加以描述。然而，可在不偏離如隨附申請專利範圍中所闡述的本發明之更廣泛精神及範疇之情況下，對本發明做出各種修改及改變將係顯而易見的。因此，應在說明性意義上而非限制性意義上看待說明書及圖式。
Claims (20)
- 一種製造記憶體單元的方法，其包含：在基板之第一區及第二區之上形成第一閘極氧化物層；移除該第一閘極氧化物層之第一部分以在該第一區中產生第一開口；形成介電質堆疊在該第一閘極氧化物層之上且直接接觸該第一閘極氧化物層，其中該介電質堆疊包括穿隧介電質、電荷捕獲層及阻擋氧化物層；將該介電質堆疊圖案化以在該第一區中形成非揮發性記憶體(NVM)電晶體之非揮發性(NV)閘極堆疊，同時移除該第二區中之該介電質堆疊；及將該第一閘極氧化物層圖案化以在該第二區中形成高電壓(HV)電晶體之第一閘極氧化物。
- 如申請專利範圍第1項之方法，其中形成該第一閘極氧化物層包括進行至少一個習知熱氧化製程、快速熱氧化(RTO)製程、原位蒸汽生成(ISSG)製程、快速分子氧化、化學氣相沉積製程或其組合。
- 如申請專利範圍第1項之方法，其進一步包含：在形成該第一閘極氧化物層之前，在該第一區及該第二區中之該基板上形成襯墊氧化物；至少移除該襯墊氧化物之頂層；及於該襯墊氧化物之底層上形成該第一閘極氧化物層。
- 如申請專利範圍第3項之方法，其中該第一閘極氧化物層及該襯墊氧化物包括不同化學組成及化學計算量比率。
- 如申請專利範圍第1項之方法，其進一步包含：使該第一閘極氧化物層形成達第一厚度；及在移除該第二區中之該介電質堆疊期間將該第一閘極氧化物層調節至第二厚度，其中該第二厚度係該高電壓電晶體之該第一閘極氧化物之最終厚度。
- 如申請專利範圍第5項之方法，其中該第二厚度大致在100埃與200埃之間。
- 如申請專利範圍第6項之方法，其中該非揮發性閘極堆疊之阻擋氧化物之厚度與該高電壓電晶體之該第二厚度之間的比率大致在1：6.67至1：2.22之範圍內。
- 如申請專利範圍第1項之方法，其中該電荷捕獲層包括多層結構，該方法進一步包含：在該穿隧介電質之上形成該多層結構之下部氮氧化物層；及在該下部氮化物層之上形成該多層結構之上部氮氧化物層，其中該上部氮氧化物層及該下部氮氧化物層包括不同化學計算量比率之矽、氮及氧。
- 如申請專利範圍第8項之方法，其進一步包含：在該上部氮氧化物層與該下部氮氧化物層之間形成中間氧化物層。
- 如申請專利範圍第1項之方法，其中形成該阻擋氧化物層包括：進行化學氣相沉積製程以在該電荷捕獲層之上沉積該阻擋氧化物層。
- 如申請專利範圍第1項之方法，其中形成該阻擋氧化物層包括：在該電荷捕獲層之上沉積犧牲性氧化物層； 移除該犧牲性氧化物層之至少一部分；及藉由氧化且因此消耗該電荷捕獲層之頂部部分而形成該阻擋氧化物層。
- 如申請專利範圍第1項之方法，其進一步包含：在該第一開口內至少部分形成該非揮發性閘極堆疊。
- 如申請專利範圍第1項之方法，其進一步包含：移除該第一閘極氧化物層之第二部分以在該第二區中產生第二開口；及在該基板之上在該第二開口內至少部分形成低電壓(LV)電晶體之第二閘極氧化物。
- 如申請專利範圍第1項之方法，其進一步包含：在形成該閘極氧化物層之前，在該第一區及該第二區中之該基板上形成襯墊氧化物；及在該襯墊氧化物之上形成該第一閘極氧化物層。
- 如申請專利範圍第1項之方法，其中將該介電質堆疊圖案化包括：進行乾式蝕刻製程，其包括電漿蝕刻或反應性離子蝕刻(RIE)中之至少一者。
- 一種整合矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體到互補式金屬-氧化物-矽(CMOS)基線製程之方法，該方法包含：在基板之上形成閘極氧化物層；在該閘極氧化物層之上形成介電質堆疊；將該介電質堆疊圖案化以直接在該基板上形成該矽-氧化物-氮化物-氧化物-矽電晶體之非揮發性(NV)閘極堆疊，其包括移除超出該非揮發性閘極堆疊之該介電質堆疊以及該閘極氧化物層之頂部部分；及 將該閘極氧化物層圖案化以形成至少一種金屬-氧化物-矽(MOS)電晶體之閘極氧化物。
- 如申請專利範圍第16項之方法，其進一步包含：移除該閘極氧化物層之一部分以產生開口，其中在該開口內至少部分形成該矽-氧化物-氮化物-氧化物-矽電晶體之該非揮發性閘極堆疊。
- 如申請專利範圍第16項之方法，其中將該介電質堆疊圖案化包括：進行乾式蝕刻製程以移除超出該非揮發性閘極堆疊之該介電質堆疊，其中該乾式蝕刻製程進一步移除該閘極氧化物層之該頂部部分。
- 一種整合矽-氧化物-氮化物-氧化物-矽(SONOS)電晶體到互補式金屬氧化物半導體(CMOS)製程流程之方法，該方法包含：在基板之第一區及第二區之上形成閘極氧化物層；移除該第一區中該閘極氧化物層之部分以產生複數個開口；形成至少一矽-氧化物-氮化物-氧化物-矽電晶體，每一矽-氧化物-氮化物-氧化物-矽電晶體是在該第一區中之一個開口內，其中每一矽-氧化物-氮化物-氧化物-矽電晶體包括阻擋氧化物；及在該第二區中形成至少一金屬-氧化物-矽電晶體，其中該至少一金屬-氧化物-矽電晶體包括高電壓(HV)金屬-氧化物-矽電晶體，且其中該高電壓金屬-氧化物-矽電晶體包括由將該閘極氧化物層圖案化形成之閘極氧化物，且其中該高電壓金屬-氧化物-矽電晶體之該閘極氧化物之厚度由蝕刻製程控制。
- 如申請專利範圍第19項之方法，其中該至少一矽-氧化物-氮化物-氧化物-矽電晶體之阻擋氧化物及該閘極氧化物層由兩個獨立的製程步驟形 成，且其中該高電壓金屬-氧化物-矽電晶體之該閘極氧化物之該厚度由乾式蝕刻製程控制。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201662400493P | 2016-09-27 | 2016-09-27 | |
| US62/400,493 | 2016-09-27 | ||
| US15/370,149 | 2016-12-06 | ||
| US15/370,149 US9824895B1 (en) | 2016-09-27 | 2016-12-06 | Method of integration of ONO stack formation into thick gate oxide CMOS flow |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201826352A TW201826352A (zh) | 2018-07-16 |
| TWI683354B true TWI683354B (zh) | 2020-01-21 |
Family
ID=60303236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106115612A TWI683354B (zh) | 2016-09-27 | 2017-05-11 | 製造記憶體單元的方法和整合氧化物-氮化物-氧化物堆疊構造到厚閘極氧化物互補式金屬氧化物半導體基線製程和製程流程的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9824895B1 (zh) |
| TW (1) | TWI683354B (zh) |
| WO (1) | WO2018063459A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108630605B (zh) * | 2017-03-22 | 2020-12-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN109119422B (zh) * | 2018-08-28 | 2020-08-07 | 上海华虹宏力半导体制造有限公司 | 1.5-t sonos器件制作工艺方法 |
| CN109461739B (zh) * | 2018-10-18 | 2020-10-27 | 上海华力微电子有限公司 | 一种改善sonos存储器之多晶硅薄膜沉积特性的方法 |
| KR102212751B1 (ko) | 2019-07-26 | 2021-02-04 | 주식회사 키 파운드리 | 비휘발성 메모리 소자 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20150060983A1 (en) * | 2013-08-28 | 2015-03-05 | Globalfoundries Inc. | Semiconductor structure including a split gate nonvolatile memory cell and a high voltage transistor, and method for the formation thereof |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265268B1 (en) | 1999-10-25 | 2001-07-24 | Advanced Micro Devices, Inc. | High temperature oxide deposition process for fabricating an ONO floating-gate electrode in a two bit EEPROM device |
| US6689653B1 (en) | 2003-06-18 | 2004-02-10 | Chartered Semiconductor Manufacturing Ltd. | Method of preserving the top oxide of an ONO dielectric layer via use of a capping material |
| US7390718B2 (en) | 2004-02-20 | 2008-06-24 | Tower Semiconductor Ltd. | SONOS embedded memory with CVD dielectric |
| US6946349B1 (en) | 2004-08-09 | 2005-09-20 | Chartered Semiconductor Manufacturing Ltd. | Method for integrating a SONOS gate oxide transistor into a logic/analog integrated circuit having several gate oxide thicknesses |
| US7361543B2 (en) * | 2004-11-12 | 2008-04-22 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
| US8189397B2 (en) | 2008-01-08 | 2012-05-29 | Spansion Israel Ltd | Retention in NVM with top or bottom injection |
| US7943460B2 (en) * | 2009-04-20 | 2011-05-17 | International Business Machines Corporation | High-K metal gate CMOS |
| US9102522B2 (en) | 2009-04-24 | 2015-08-11 | Cypress Semiconductor Corporation | Method of ONO integration into logic CMOS flow |
| US8409950B1 (en) | 2010-11-08 | 2013-04-02 | Northrop Grumman Systems Corporation | Method for integrating SONOS non-volatile memory into a sub-90 nm standard CMOS foundry process flow |
| US9484432B2 (en) * | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
| KR101437268B1 (ko) | 2012-02-02 | 2014-09-02 | 사회복지법인 삼성생명공익재단 | 방사선 세기 변조체 제조 방법 및 장치 |
| CN103632942B (zh) | 2012-08-24 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | Cmos工艺中集成sonos器件和ldmos器件的方法 |
| CN104576522B (zh) | 2013-10-16 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 表面沟道cmos逻辑器件和sonos器件的集成方法 |
| US20150171104A1 (en) | 2013-12-12 | 2015-06-18 | Cypress Semiconductor Corporation | Complementary sonos integration into cmos flow |
| US8916432B1 (en) | 2014-01-21 | 2014-12-23 | Cypress Semiconductor Corporation | Methods to integrate SONOS into CMOS flow |
| US8993457B1 (en) * | 2014-02-06 | 2015-03-31 | Cypress Semiconductor Corporation | Method of fabricating a charge-trapping gate stack using a CMOS process flow |
| US10096696B2 (en) * | 2014-06-03 | 2018-10-09 | Micron Technology, Inc. | Field effect transistors having a fin |
| US9218978B1 (en) | 2015-03-09 | 2015-12-22 | Cypress Semiconductor Corporation | Method of ONO stack formation |
-
2016
- 2016-12-06 US US15/370,149 patent/US9824895B1/en active Active
-
2017
- 2017-05-11 TW TW106115612A patent/TWI683354B/zh active
- 2017-06-19 WO PCT/US2017/038136 patent/WO2018063459A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140239374A1 (en) * | 2013-02-26 | 2014-08-28 | Cypress Semiconductor Corporation | Embedded sonos based memory cells |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201826352A (zh) | 2018-07-16 |
| US9824895B1 (en) | 2017-11-21 |
| WO2018063459A1 (en) | 2018-04-05 |
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