CN105340068B - 存储器晶体管到高k、金属栅极cmos工艺流程中的集成 - Google Patents

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Abstract

描述了包括基于嵌入式SONOS的非易失性存储器(NVM)和MOS晶体管的存储器单元以及形成存储器单元的方法。一般地，所述方法包括：在包括NVM区和多个MOS区的基底的所述NVM区中形成NVM晶体管的栅极堆叠；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成包括在所述NVM晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个MOS区中的高k栅极电介质的阻挡电介质。在一个实施例中，第一金属层被沉积在高k电介质材料的上面以及被图案化以同时形成在所述NVM晶体管的所述栅极堆叠上面的金属栅极和在MOS区中的一个中的场效应晶体管的金属栅极。

Description

存储器晶体管到高K、金属栅极CMOS工艺流程中的集成
相关申请的交叉引用
本申请根据35 U.S.C.119(e)要求于2013年9月27日递交的美国临时专利申请序列号61/883,873的优先权的权益，其通过引用并入本文。
技术领域
本公开一般地涉及半导体器件，并且更具体涉及包括基于嵌入式或一体形成的SONOS的非易失性存储器(NVM)晶体管和包括高k电介质和金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元以及用于制造该存储器单元的方法。
背景
对于许多应用，诸如片上系统，期望的是基底基于金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)晶体管在单个芯片或基底上集成逻辑器件和接口电路。这种集成会严重影响MOS晶体管和NVM晶体管的制造工艺。MOS晶体管通常是使用基准或基线互补金属氧化物半导体(CMOS)工艺流程来制造的，包含导体、半导体和电介质材料的形成和图案化。在这样的CMOS工艺流程中使用的这些材料的组合以及处理试剂的组合和浓度以及温度对于每个操作是严格控制的，以确保所得到的MOS晶体管将正常运行。
非易失性存储器(NVM)器件包括非易失性存储器晶体管、基于硅-氧化物-氮化物-氧化物-半导体(SONOS)的晶体管，其包括电荷捕获栅极堆叠，在其中存储或捕获的电荷改变非易失性存储晶体管的阈值电压以将信息存储为逻辑1或0。电荷捕获栅极堆叠的形成涉及在两个介电或氧化物层之间夹着的氮化物或氧氮化物电荷捕获层的形成，其使用显著不同于基线CMOS工艺流程的材料和工艺制造，并且可以不利地影响MOS晶体管的制造或受到MOS晶体管的制造的不利影响。
特别地，形成MOS晶体管的栅极氧化物或电介质可以通过改变电荷捕获层的厚度或组合物而显著降低先前形成的电荷捕获栅极堆叠的性能。在28nm以及大于28nm时，CMOS技术将切换成使用薄的高k电介质代替二氧化硅或氮氧化硅以及使用金属栅极而不是多晶硅。这些元素的工艺流程是与当前CMOS和NVM工艺流程显著不同的。此外，这种集成会严重影响基线CMOS工艺流程，并且通常需要相当数量的掩膜组和工艺步骤，这就增加了制造器件的费用，并可能降低工作器件的产量。
附图简述
本发明的实施例将从下面的详细描述中以及从下面提供的附图和所附权利要求中得到更充分的理解，其中：
图1是示出了用于制造包括非易失性存储器(NVM)晶体管和包括高k电介质和利用先栅极(gate first)方案的金属栅极的金属氧化物半导体(MOS)晶体管的存储器单元的方法的实施例的流程图；
图2A-2N是示出了根据图1的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；
图3是示出了用于制造包括NVM晶体管和包括高k电介质和利用后栅极(gatelast)方案的金属栅极的MOS晶体管的存储器单元的另一方法的另一实施例的流程图；
图4A-4I是示出了根据图3的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；
图5是示出了用于制造包括NVM晶体管和在捕获层中的高k电介质的MOS晶体管的存储器单元的方法的又一实施例的流程图；
图6A-6F是示出了根据图5的方法的存储器单元的制造期间的存储器单元的一部分的横截面视图的框图；
图7是示出了用于制造包括NVM晶体管和在隧道电介质中的高k电介质的MOS晶体管的存储器单元的方法的又一实施例的流程图；以及
图8A-8E是示出了根据图7的方法的存储器单元的制造期间存储器单元的一部分的横截面视图的框图。
详细描述
本文参照附图描述了将非易失性存储器(NVM)晶体管集成到包括具有高介电常数(高k)栅极电介质和金属栅极的金属-氧化物-半导体-场效应晶体管(MOSFET)的互补金属氧化物半导体(CMOS)制造工艺或工艺流程中以生产存储器单元的方法的实施例。然而，特定实施例可以不用这些具体细节中的一个或多个，或可以与其他已知的方法、材料以及装置结合来被实施。在下面的描述中，诸如具体的材料、尺寸和工艺参数等的许多具体细节被阐述以提供本发明的彻底理解。在其他实例中，公知的半导体设计和制造技术没有特别详细描述，以避免不必要地模糊本发明。整个说明书中对“实施例”的参考意味着结合该实施例描述的特定特征、结构、材料或特性被包括在本发明的至少一个实施例中。因此，在整个说明书的不同地方短语“在实施例中”的出现不一定都指本发明的相同实施例。此外，特定的特征、结构、材料或特性可以在一个或多个实施例中以任何合适的方式进行组合。
如本文所用的术语“在……上面”、“在……下方”、“在……之间”和“在……上”是指一个层相对于其他层的相对位置。因此，例如，沉积或布置在另一层上面或下方的一个层可以直接地与其它层接触或可具有一个或多个中间层。此外，沉积或布置在层间的一个层可以直接地与这些层接触或可具有一个或多个中间层。相反，第二层“上”的第一层与该第二层接触。此外，一个层相对于其它层的相对位置被提供，假定相对于起始基底的操作沉积、修改以及删除膜，而不考虑基底的绝对定向。
NVM晶体管可以包括使用硅-氧化物-氮化物-氧化物-硅(SONOS)或金属-氧化物-氮化物-氧化物-硅(MONOS)技术实现的存储晶体管或器件。
现在将参照图1和图2A至2N详细描述用于将NVM晶体管集成或嵌入到高k、金属栅极CMOS工艺流程中的方法的实施例。图1是示出了先栅极方法或工艺流程的实施例的流程图。图2A-2N是示出了根据图1的方法的存储器单元的制造期间，包括NVM晶体管和金属-氧化物-半导体(MOS)晶体管的存储器单元200的一部分的横截面视图的框图。
参照图1和图2A，该工艺开始于在晶片或基底204中形成许多隔离结构202(步骤102)。隔离结构202将正在形成的存储器单元从在基底204的相邻的区(未示出)中形成的存储器单元隔离和/或将正在该基底的NVM区208中形成的NVM晶体管206从正在多个相邻的MOS区212a-212c中形成的一个或多个MOS晶体管210a-210c隔离。隔离结构202包括诸如氧化物或氮化物的电介质材料，并且可以通过任何传统的技术来形成，该传统技术包括但不限于浅沟槽隔离(STI)或硅的局部氧化(LOCOS)。基底204可以是由适合于半导体器件制造的任何单晶或多晶材料组成的体晶片，或者可以包括形成在基底上的适合的材料的顶部外延层。适合的材料包括，但不限于，硅、锗、硅-锗或III-V族化合物半导体材料。
一般地，如在所示实施例中，衬垫氧化物214在NVM区208和MOS区212a-212c中的基底204的表面216的上面形成。衬垫氧化物214可以是具有从约10纳米(nm)至约20nm厚度的二氧化硅(SiO2)，并可以通过热氧化过程或在原位蒸汽生成(ISSG)来增长。
参照图1和图2B，掺杂剂然后通过衬垫氧化物214被注入到基底204，以同时形成在NVM区208和MOS区212a-c中的一个或多个势阱，并以形成用于将形成在MOS区中的MOS晶体管的沟道218(步骤104)。注入的掺杂剂可以是任何类型和浓度的，并且可以包括对形成用于NVM晶体管206和/或MOS晶体管210a-210c的势阱或深势阱以及形成用于MOS晶体管的沟道所必需的能量的任何能量被注入。在图2B中示出的特定的实施例中，合适的离子种类的掺杂剂被注入，以在NVM区中和在MOS区212b中形成深N势阱220，在MOS区212b上面或其中诸如输入/输出场效应晶体管(I/O FET)的高电压(HV)晶体管将被形成。尽管未示出，应该理解的是，势阱或深势阱也可以被形成用于在MOS区212a和212c中的标准或低电压晶体管，如低电压的场效应晶体管(LVFET)。该LVFET可以是PMOS LVFET(PLVFET)或NMOS LVFET(NLVFET)以及用于势阱的掺杂剂相应地被选择。应当进一步理解的是，势阱通过沉积和图案化掩膜层如在基底204的表面216之上的光刻胶或PR层，以及将合适的离子种类以适当的能量注入到适当的浓度而形成。
用于一个或多个MOS晶体管210a-210c的沟道218被形成在基底204的一个或多个MOS区212a-c中。随着势阱的注入，沟道218通过沉积以及图案化掩膜层如在基底204的表面216之上的光刻胶层，以及将合适的离子种类以适当的能量注入到适当的浓度而形成。例如，BF2可以以从约10到约100千电子伏(keV)的能量，和从约1e12cm-2至约1e14cm-2的剂量被注入，以形成N型MOS(NMOS)晶体管。P型MOS(PMOS)晶体管可以同样通过砷或磷离子以任何合适的剂量和能量的注入而形成。但是应该理解的是，注入可以用来同时或在不同的时间在所有MOS区212a-c中，使用包括图案化的光致抗蚀剂层的标准的光刻技术以掩膜MOS区中的一个来形成沟道218。
接下来，参照图1和图2C，图案化的隧道掩膜222形成在MOS区212a-c上或覆盖MOS区212a-c，且适宜的能量和浓度的掺杂剂是通过在隧道掩膜中的窗口或开口被注入以形成用于NVM晶体管206的沟道224，且至少在NVM区208中的隧道掩膜和衬垫氧化物214被移除(步骤106)。该隧道掩膜可以包括光致抗蚀剂层，或从图案化的氮化物和硅氮化物层形成的硬掩膜。
在一个实施例中，沟道224可以从约50至约500千电子伏(keV)的能量和从约5e11cm-2到约5e12cm-2的剂量被注入硼离子(BF2)，以形成p沟道NVM晶体管206。可替代地，砷或磷可以通过衬垫氧化物214被注入以形成n沟道NVM晶体管206。
例如，在NVM区208上面的衬垫氧化物214通过掩膜222在湿式清洗工艺中使用10：1的含有表面活性剂的缓冲氧化物蚀刻(BOE)被除去。可替代地，湿式清洗工艺可以使用20：1的BOE湿蚀刻、50：1的氢氟酸(HF)的湿式蚀刻、衬垫蚀刻或任何其他类似的基于氢氟酸的湿式蚀刻化学来实施。光致抗蚀剂隧道掩膜222可以使用氧等离子体被灰化或汽提。硬掩膜可以使用湿式或干式蚀刻工艺被除去。
参照图1和图2D-2E，如ONO层226统一表示的许多电介质或氧化物-氮化物-氧化物(ONO)层被形成或沉积在基底204的表面216的上面，掩膜被形成在ONO层上或覆盖ONO层，且ONO层被蚀刻以形成在NVM区208中的NVM晶体管206的栅极堆叠(步骤108)。任选地，该步骤可以在前面加上使用湿式或干式工艺完成的预清洗。在一个特定的实施例中，预清洗包括使用HF或对基底204的材料高度选择性的标准清洗(SC1)和SC2的湿式工艺。SC1通常使用氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的50至80℃的1：1：5溶液被实施约10分钟。SC2是在在HCI、H2O2和H2O的约50至80℃的1：1：10的溶液中的短浸没。
参照图2E，电介质或ONO沉积开始于至少在基底204的NVM区208中的NVM晶体管206的沟道224上面的隧道电介质230的形成。隧道电介质230可以是任何材料且具有适合于允许到隧道的电荷载流子进入在所施加的栅极偏压下方的上覆电荷捕获层，同时保持适合的屏障以当NVM晶体管206无偏压时进行渗漏的任意厚度。在某些实施例中，隧道电介质230是二氧化硅、氮氧化硅或它们的组合，并且可以使用ISSG或自由基氧化通过热氧化工艺增长。
在一个实施例中，二氧化硅隧道电介质230可以在热氧化工艺中热增长。例如，二氧化硅层可以利用在含有诸如氧气(O2)气体的气体或大气的氧中以750摄氏度(℃)-800℃的干式氧化被增长。热氧化工艺被进行大约在50至150分钟范围内的持续时间，以通过基底的暴露表面的氧化和消耗而实现具有从约1.0纳米(nm)至约3.0nm厚度的隧道电介质230的增长。
在另一个实施例中，二氧化硅隧道电介质230可以在涉及以彼此约1：1的比例使氢气(H2)和氧气(O2)气体流动进入处理室的自由基氧化过程中增长而无灼烧事件增长，诸如等离子体的形成，灼烧事件将通常以其它方式被用于热解H2和O2以形成蒸汽。相反，H2和O2被允许在大约在约900℃至约1000℃的范围内的温度以大约在约0.5约5乇范围内的压力进行反应以在基底的表面上形成自由基，如OH基、HO2基或O-双基。自由基氧化过程被实施大约在1至10分钟范围内的持续时间，以通过基底的暴露表面的氧化和消耗而实现具有从约1.0纳米(nm)至约4.0nm厚度的隧道电介质230的增长。将理解的是，为了清楚的目的，在此以及在随后的图中，隧道电介质230的厚度相对于衬垫氧化物214被增大，其大约厚7倍。在自由基氧化过程中增长的隧道电介质230即使在减小的厚度处是既比通过湿式氧化技术形成的隧道电介质更致密又由基本上比该隧道电介质更少的氢原子/立方厘米组成。在某些实施例中，自由基氧化过程是在能够处理多个基底的批量处理室或炉中进行，以提供高品质的隧道电介质230，而不会影响制造设施可能需要的吞吐量(晶片/小时)的要求。
在另一个实施例中，隧道电介质230通过化学气相沉积(CVD)或原子层沉积来沉积，且由可以包括，但不限于二氧化硅、氮氧化硅、氮化硅、铝、氧化铪、氧化锆、硅酸铪、硅酸锆、铪氧氮化物、铪的氧化锆和氧化镧的电介质层组成。在另一个实施例中，隧道电介质230是包括诸如，但不限于，二氧化硅或氮氧化硅的材料至少一个底层以及可以包括，但是不限于氮化硅、氧化铝、氧化铪、氧化锆、硅酸铪、硅酸锆、铪氧氮化物、铪的氧化锆和氧化镧的顶层的多层隧道电介质。
再参照图2E，电荷捕获层232形成在隧道电介质230上或覆盖隧道电介质230。一般地，如在所示实施例中，电荷捕获层是包含了包括至少更靠近隧道电介质230的富氧的、基本上电荷阱游离的下部或第一电荷捕获层232a，和相对于第一电荷捕获层富硅且贫氧并包括分布在多层电荷捕获层的电荷阱的一大部分的上部或第二电荷捕获层232b的多个层的多层电荷捕获层。
多层电荷捕获层232的第一电荷捕获层232a可以包括氮化硅(Si3N4)、富硅氮化硅或硅氧氮化物(SiOxNy(Hz))。例如，第一电荷捕获层232a可以包括具有约1.5nm至约4.0nm之间的厚度，通过CVD工艺使用成比例且在适合于提供一种富硅且富氧的氮化物层的流速的二氯硅烷(DCS)/氨气(NH3)和一氧化二氮(N2O)/NH3气体混合物而形成的氮氧化硅层。
然后，在第一电荷捕获层232a的上面形成多层电荷捕获层的第二电荷捕获层232b。第二电荷捕获层232b可以包括具有不同于第一电荷捕获层232a的组成的氧、氮和/或硅的化学计量组成的氮化硅和氮氧化硅层。第二电荷捕获层232b可以包括具有在约2.0nm至约10.0nm之间的厚度的氮氧化硅层，并可以通过CVD工艺使用包括成比例且在适合于提供一种富硅、贫氧的氮化物层的流速的DCS/NH3和N2O/NH3气体混合物而被形成或沉积。
如本文所用，术语“富氧”和“富硅”是相对于化学计量的氮化硅或“氮化物”的，通常部署在具有(Si3N4)且具备大约2.0的折射率(RI)的组合物的领域中。因此，“富氧”氮氧化硅带来从化学计量氮化硅向着硅和氧(即还原氮)的更高的重量百分比转变。因此富氧氮氧化硅薄膜是更类似二氧化硅且RI向着纯二氧化硅的1.45RI减少。同样地，在此描述为“富硅”的薄膜带来从化学计量氮化硅向着与比“富氧”薄膜的氧更少的硅的更高的重量百分比转变。因此富氧氮氧化硅薄膜是更类似硅且RI向着纯硅的3.5RI增加。
再参照图2E，电介质层的数目还包括形成在电荷捕获层232上或覆盖电荷捕获层232的阻挡电介质层或阻挡电介质234。在一个实施例中，阻挡电介质234可以包括下覆的第二电荷捕获层232b的氮化硅的氧化部分，其随后通过原位蒸汽生成(ISSG)或基团氧化以形成阻挡电介质234。在其它实施例中，阻挡电介质234可以包括氧化硅(SiO2)或氮氧化硅(SiON)，通过CVD沉积，在带或不带诸如等离子体的灼烧事件的批量或单一的基底处理室中被实施。阻挡电介质234可以是具有基本上均匀的组合物的氧化硅的单层、具有化学计量组成的梯度的氮氧化硅的单层，或如在下面的实施例中描述的，可以是包括至少覆盖第二电荷捕获层232b的下部或第一阻挡电介质层和覆盖第一阻挡介电层的第二阻挡介电层的多层阻挡电介质。
在一个实施例中，阻挡电介质234可以包括具有在2.0nm和4.0nm之间的厚度的通过CVD工艺使用N2O/NH3和DCS/NH3气体混合物形成的氮化硅、富硅氮化硅或富硅氮氧化硅层。
参照图1和2F，栅极氧化物或GOX预清洗被实施，并且用于MOS晶体管210a-210c的栅极氧化物形成在MOS区212a-c中(步骤110)。参照图2F，GOX预清洗从MOS区预和在高度选择性清洗工艺中的阻挡电介质234中的至少一部分除去衬垫氧化物214。此清洗工艺准备在的MOS区212a-c中的基底204用于栅极氧化物的增长。在一个示例性实现中，衬垫氧化物214是在湿式清洗工艺中被除去。可替代地，可以使用20：1的BOE湿式蚀刻、50：1的氢氟酸(HF)的湿式蚀刻、衬垫蚀刻或任何其他类似的基于氢氟酸的湿式蚀刻化学实施湿式清洗工艺。在其他实施例中，该清洗工艺化学被选择，以便仅除去阻挡电介质234的可忽略的部分。
在一些实施例中，如在图2F中所示，形成用于MOS晶体管210a-210c的栅极氧化物的氧化工艺是双栅氧化工艺，以使能这两者的制造：在用于诸如I/O FET 210b的HV晶体管的一个MOS区212b中的基底204的表面216上面的、第一厚栅极氧化物236，和用于在剩余的MOS区212a和212c中的诸如NLVFET 210a和PLVFET 210c的LV晶体管的第二较薄的栅极氧化物238。通常，双栅氧化工艺包括使用根据本文描述的方法的任何已知的氧化过程而在所有的MOS区212a-212c的上面形成较厚的栅极氧化物236、使用覆盖MOS区212b和NVM区208的标准平版印刷技术而形成图案化的光刻胶掩膜，以及通过使用含有表面活性剂的10：1的缓冲氧化物蚀刻(BOE)的湿蚀刻工艺来除去在MOS区212a和212c中的厚栅氧化物，其后光致抗蚀剂掩膜被剥离或除去且第二较薄的氧化物238被增长或沉积。较薄的栅极氧化物238可以被增长，例如，至从约1nm到约3nm的厚度。应该理解的是，通过控制厚栅氧化物236如最初形成的厚度，也没有必要在MOS区212b的上面形成附加的光致抗蚀剂掩膜，因为附加的氧化物仅仅非实质性地增加了厚栅氧化物的厚度。同样，形成较薄的栅极氧化物238的氧化工艺将几乎没有到没有对阻挡电介质234的不利影响。
在另一个实施例中，形成厚栅氧化物236的氧化工艺也用于在NVM晶体管206的栅极堆叠228的上面同时形成高温氧化物(HTO)，以提供较厚的氧化阻挡电介质234或多层阻挡电介质的附加HTO层。氧化工艺可以包括在带或不带诸如等离子体灼烧事件的批量处理或单一基底处理室中进行的原位蒸汽代(ISSG)、CVD或自由基氧化。例如，在一个实施例中，厚栅极氧化物236和阻挡电介质234的附加的或较厚的氧化物层可以在涉及以使彼此大约1：1的比例的氢气(H2)和氧气(O2)气体流动进入处理室而无诸如等离子体的形成的灼烧事件的自由基氧化工艺中增长，灼烧事件通常以其它方式被用于热解H2和O2以形成蒸汽。相反，H2和O2被允许以大约在约800℃-1000℃的范围内的温度以大约在约0.5约10乇范围内的压力进行反应以在阻挡电介质234的表面上形成自由基，如OH基、HO2基或O-双基自由基。氧化工艺使用ISSG工艺对于单个衬底被实施大约在1-5分钟范围内的持续时间用于单个基底，或者对于批式炉处理被实施大约在10-15分钟范围内的持续时间，以实现从约2nm至约4.5nm的厚度的阻挡电介质234和具有从约3nm到约7nm的厚度的栅极氧化物236的增长。
接下来，参照图1和图2G，高介电常数或高k电介质材料240被形成或沉积在NVM区208中和在MOS区212a-c中的NVM晶体管206的栅极堆叠上或其上面，以同时形成包括在NVM晶体管栅极堆叠228中的高k电介质材料的多层阻挡电介质234和包括栅极氧化物236或238的多层栅极电介质和在MOS区中的高k电介质材料(步骤112)。高k电介质材料240可以包括，但不限于，例如通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺沉积为物理厚度在约3.0nm和约8.0nm之间的氧化铪、氧化锆、硅酸铪、铪氧氮化物、氧化铪锆和氧化镧。
参照图1和2H，多层栅极的金属层被形成用于MOS晶体管210a-210c以及，任选地，被形成在NVM晶体管206上面(步骤114)。在一个实施例中，第一或P+金属层241(高功函数金属)沉积在基本上基底204的整个表面和形成在其上的所有层和结构、使用标准光刻技术形成的图案化的光致抗蚀剂掩膜(未示出)和被蚀刻以从MOS区210a和210b除去第一或P+金属层、停止在高k电介质材料240的表面上的P+金属层的上面，从而形成用于P型低电压MOS晶体管(PLVFET 210c)的高功函数栅极242以及，任选地，用于NVM晶体管206的高功函数栅极244。P+金属层241可以包括铝、钛或它们的化合物或合金，使用物理或化学气相沉积被沉积成从约20nm至约100nm的厚度。接下来，第二或N+金属层245(低功函数)被沉积在基本上基底204的整个表面的上面，包括PLVFET 210c的栅极242和NVM晶体管206的栅极244，图案化的光致抗蚀剂掩膜被形成和N+金属层被蚀刻以形成用于N型低电压MOS晶体管(NLVET210a)的非高或低功函数金属栅极246，和用于I/O FET 210b的低功函数金属栅极248。任选地，如果用于NVM晶体管206的高功函数栅极尚未从第一或P+金属层241形成，低功函数栅极244可以代替地被同时形成用于NVM晶体管206。N+金属层245可以包括使用物理或化学气相沉积被沉积成从约20nm至约100nm的厚度的钛、镧、铝或它们的化合物或合金。
接下来，参照图1和2I，多晶硅或聚乙烯层被沉积或形成在基本上基底204的整个表面和在其上形成的所有层和结构、使用标准的光刻技术形成的图案化的光致抗蚀剂掩膜(未示出)和被蚀刻以停在高k电介质材料240的表面上的多晶硅层和下覆金属层241和245的上面，从而形成MOS晶体管210a-c和NVM晶体管206的金属-多晶硅栅极250(步骤116)。多晶硅层可以使用化学气相沉积(CVD)被沉积成从约30nm至约100nm的厚度，并使用标准的多晶硅蚀刻化学，诸如对底层金属高度选择性的CHF3或C2H2或HBr/O2来蚀刻，接着是对高k电介质材料240的材料高度选择性的金属蚀刻。
参照图1和2J，第一间隔层被沉积并蚀刻以形成邻近MOS晶体管210a-c和NVM晶体管206的多晶硅栅极250和金属栅极242、244、246和248的第一侧壁间隔物252，且一个或多个轻掺杂漏极扩展(MOS LDD254)被注入到与MOS晶体管相邻的且一个或多个MOS晶体管(步骤118)。第一间隔层可以包括任何已知的CVD技术如本文所述被沉积成从约10nm至约30nm的厚度的氧化硅。MOS LDD 254通过以适当的能量将合适的离子种类注入到适当的浓度而形成。例如，PLVFET210a的漏极扩展254可以通过形成通过其MOS区212c被露出的光致抗蚀剂掩膜以及以从约10至约100千电子伏(keV)的能量和约1e12cm-2至约5e14cm-2的剂量通过光致抗蚀剂掩膜注入硼离子(BF2)来形成。任选地，用于PLVFET 210c的口袋或光晕注入(未示出)可以通过以20至70千电子伏特(KeV)的能量和2e12cm-2至约5e12cm-2的剂量注入砷或磷通过相同的光刻胶掩膜完成。类似地，NLVET 210a和I/O FET 210b的MOS LDD254可以通过以约10至约100千电子伏(keV的)的能量和大约1e12cm-2至约5e14cm-2的剂量注入砷或磷也通过适当图案化光刻胶掩膜来形成。用于NLVFET的光晕或口袋注入也可以通过此掩膜以5至约50千电子伏特的能量和1e12cm-2至5e12cm-2的剂量使用硼(BF2)完成。
接下来，参照图1和2K，ONO LDD掩膜形成在基底204的上面，轻掺杂漏极扩展(ONOLDD 256)被注入，邻近NVM晶体管206，SONOS口袋或光晕注入物258部分地扩展进入在被注入的NVM晶体管的栅极堆叠228的下方的沟道区224。ONO LDD 256和侧壁间隔物252可以使用与上述关于MOS LDD 254和第一侧壁间隔物252描述的那些基本相同的技术形成。例如，在一个实施例中，LDD注入物256可以通过，例如，以从约5至约25千电子伏(keV)的能量和从约5e12cm-2至约2e14cm-2的剂量的砷或磷的成角度的注入被形成。口袋或光晕注入物258可以通过以10至30千电子伏特的能量和1e12cm-2至3e12cm-2的剂量注入(BF2)来形成。第二间隔层被沉积和蚀刻以形成邻近NVM晶体管和MOS晶体管的第一侧壁间隔物252的第二侧壁间隔物260(步骤120)。
参照图1和2L，源极和漏极注入被实施以形成用于NVM晶体管206和所有MOS晶体管210a-c的源极和漏及(S/D)区262，硬掩膜(HM)被形成并图案化以仅暴露PLVFET 210c的S/D区，硅-锗(SiGe)层被沉积和蚀刻，以及硬掩膜被除去以在PLVFET的S/D区的上面形成应变诱导层264(步骤122)。此外，如所描绘，硅化物工艺可以被实施以在暴露的源极和漏及区262上形成硅化物。硅化物工艺可以是本领域中任何通常部署的工艺，通常包括预清洗蚀刻、镍金属沉积、退火和湿式剥离。
参照图1和2M，该方法还包括在MOS晶体管210a-C的上面形成应力诱导结构或层268，如应力诱导的氮化物层，，在基本上基底204的整个表面和形成在其上的所有的层和结构以及例如使用化学机械研磨(CMP)工艺被平坦化的ILD层上面沉积层间介电(ILD)层270(步骤124)。应力诱导层268可以包括，使用等离子体增强化学气相沉积(PECVD)或使用包括化学气相沉积的任何已知的技术被沉积或增长至从约30nm至约70纳米的厚度双-叔丁基氨基硅烷(BTBAS)氮化物层而形成的压缩或拉伸氮化物层。ILD层270可以包括，例如，使用任何已知的CVD技术如上所述被沉积或增长成从约0.5nm至约1.0nm的厚度的氧化硅。
参照图1和2N，第二ILD层274被沉积在基本上基底204的整个表面和在其上形成的所有的层和结构的上面，且触点276被形成到用于NVM晶体管和所有的MOS晶体管的S/D区和栅极(步骤126)。第二ILD层274可以包括，例如，使用任何已知的CVD技术如上所述被沉积或增长到从约0.5微米至约1.0微米的厚度的氧化硅。在一个替代实施例中，第二ILD层274可以基本上减少或完全省略，且触点276被形成通过仅第一ILD层272。触点276可以通过在第二ILD层274的上面形成图案化PR掩膜、使用如上所述的任何标准氧化物蚀刻工艺来蚀刻第二ILD层以停止在硅化物266上来形成。这样形成的触点开口然后用金属，如钨，使用化学气相沉积进行填充。
最后，标准或基线的CMOS工艺流程被继续以基本上完成前端设备制造(步骤128)，得到在图2N中所示的结构。
现在参照图3和图4A至4I详细描述用于将NVM晶体管集成或嵌入到高k、金属栅极CMOS工艺流程中的另一种方法的实施例。图3是示出了后栅极方法或工艺流程的实施例的流程图。图4A-4I是示出了根据图3的方法的存储器单元的制造期间，包括NVM晶体管和MOS晶体管的存储器单元200的一部分的横截面视图的框图。
参照图3，如用上述前栅极方法，该工艺开始于在晶片或基底204中形成许多隔离结构202(步骤302)。在这一点上，存储器单元200是基本上等同于上面描述的和图2A中所示的那个。
接下来，参照图3，掺杂剂然后被注入到基底204通过衬垫氧化物214，以在NVM区208和一个或多个MOS区212a-c中同时形成势阱，且以形成用于将形成在MOS区中的MOS晶体管的沟道218(步骤304)。在这一点上，存储器单元200是基本上等同于上面描述的和图2B中所示的那个。
参照图3，图案化隧道掩膜222形成在MOS区212a-c上或覆盖MOS区212a-c，且适宜的能量和浓度的掺杂剂被注入通过在隧道掩膜中的窗口或开口，以形成用于NVM晶体管206的沟道224，且在至少NVM区208中的隧道掩膜和衬垫氧化物被除去(步骤306)。在这一点上，存储器单元200是基本上等同于上面描述的和图2C中所示的那个。
接下来，参照图3，如ONO层226统一表示的许多介电或氧化物-氮化物-氧化物(ONO)层被形成或沉积在基底204的表面216，掩膜被形成在ONO层上或覆盖ONO层，且ONO层被蚀刻以形成在NVM区208中的NVM晶体管206的栅极堆叠(步骤308)。在这一点上，存储器单元200是基本上等同于上面描述的和图2D-2E中所示的那个。
参照图3，栅极氧化物或GOX预清洗被实施，并且用于MOS晶体管210a-210c的栅极氧化物形成在MOS区212a-c中(步骤310)。在这一点上，存储器单元200是基本上等同于上面描述的和图2F中所示的那个。在一些实施例中，如在图2F中所示，该氧化过程是双栅氧化工艺，以使能这两者的制造：在用于诸如I/O FET 210b的HV晶体管的一个MOS区212b中基底204的表面216上面的第一厚栅极氧化物236，和在剩余的MOS区212a和212c中的第二较薄的栅极氧化物238LV晶体管216，如NLVFET 210a和PLVFET 210c。
接下来，参照图3和4A，多晶硅或聚乙烯层被沉积或形成在包括厚的栅极氧化物236、薄的栅极氧化物238和阻挡电介质234，使用标准的光刻技术形成的图案化的光致抗蚀剂掩膜(未示出)和被蚀刻以停止在基底204的表面216上的多晶硅层的基本上基底204的整个表面的上面，从而在MOS晶体管210a-c的栅极氧化物236和238和在NVM晶体管206的栅极堆叠228中的ONO层226的上面形成虚设(dummy)多晶硅栅极250(步骤312)。多晶硅层可以被沉积、掩膜以及蚀刻，如上面结合前栅极方法和图2I所描述的。
参照图3和4B，第一间隔层被沉积并蚀刻，以形成邻近MOS晶体管210a-c和NVM晶体管206的多晶硅栅极250和金属栅极242、244、246和248的第一侧壁间隔物252，且一个或多个轻掺杂漏极扩展(MOS LDD254)被注入到与MOS晶体管相邻的和一个或多个MOS晶体管(步骤314)。第一侧壁间隔物252和MOS LDD 254可以被形成，如上面结合前栅极方法和图2J所描述。
接下来，参照图3和4C，ONO LDD掩膜形成在基底204的上面，轻掺杂漏极扩展(ONOLDD 256)被注入，邻近NVM晶体管206、SONOS口袋或光晕注入物258部分地扩展进入在被注入的NVM晶体管的栅极堆叠228的下方的沟道区224，且第二间隔层被沉积和蚀刻，以形成邻近NVM晶体管的第一侧壁间隔物252的第二侧壁间隔物260(步骤316)。ONO LDD256和第一侧壁间隔物256可以被形成，如上面结合前栅极方法和图2K所描述。
参照图3和4D，源极和漏极注入被实施，以形成用于NVM晶体管206和所有的MOS晶体管210a-c的S/D区262，硬掩膜被形成并图案化以仅暴露PLVFET 210c的S/D区，SiGe层被沉积和蚀刻，硬掩膜被除去，以在PLVFET的S/D区的上面形成应变诱导层264，以及硅化物工艺可以被实施以在暴露的S/D区262上形成硅化物266(步骤318)。应变诱发层264和硅化物266可以被形成，如上面结合前栅极方法和图2L所描述。
接下来，参照图3和4E，该方法还包括在MOS晶体管210a-C的上面形成应力诱导结构或层268，如应力诱导的氮化物层，，在基本上基底204的整个表面和形成在其上的所有的层和结构的上面沉积ILD层270，以及ILD层使用CMP工艺被平坦化，以暴露虚设多晶硅栅极250且虚设多晶硅栅极被除去(步骤320)。应力诱导结构或层268可以被形成，如上面结合前栅极方法和图2M以及2N所描述。虚设多晶硅栅极250可以使用标准的多晶硅蚀刻化学被蚀刻或除去，如上所述，这对于ILD层270的材料、第一和第二间隔物252、260、ONO层226和栅极氧化物236和238是高度选择性的。
参照图3和图4F，高k电介质材料240被形成或沉积在ONO层226和通过除去虚设多晶硅栅极250而暴露的栅极氧化物236和238上或其上面，以同时形成包括在NVM晶体管栅极堆叠228中的高k电介质材料的多层阻挡电介质234和包括栅极氧化物236、238的多层栅极电介质和在MOS区中的高k电介质材料(步骤322)。高k电介质材料240可以包括，但不限于，通过例如物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(CVD)、低压CVD(LPCVD)或等离子体增强CVD(PECVD)工艺被沉积为物理厚度在约3.0nm和约8.0nm之间的氧化铪、氧化锆、硅酸铪、铪氧氮化物、氧化铪锆和氧化镧。
参照图3和4G，多层金属栅极的第一金属层被形成用于MOS晶体管210a-210c，以及，任选地，用于NVM晶体管206(步骤324)。在一个实施例中，第一或P+金属层(高功函数)被沉积在基本上基底204的整个表面和在其上形成的所有的层和结构、使用标准光刻技术形成的图案化的光致抗蚀剂掩膜(未示出)且被蚀刻以停止在高k电介质材料240的表面上的P+金属层的上面，从而形成用于P型低电压MOS晶体管(PLVFET 210c)的高功函数栅极242和任选地用于NVM晶体管206的高功函数栅极244。接下来，第二或N+金属层(低功函数)被沉积在基本上基底204的整个表面的上面，包括PLVFET 210c的栅极242，图案化的光致抗蚀剂掩膜被形成和N+金属层被蚀刻以形成用于N型低电压MOS晶体管(NLVET210a)的低功函数金属栅极246、用于I/O FET 210b的金属栅极248。任选地，如果用于NVM晶体管206的高功函数栅极尚未从第一或P+金属层241形成，低功函数栅极244可以代替地被同时形成用于NVM晶体管206。
最后，参照图3和图4H和4I，厚的栅极金属层272被沉积，跟着通过使用CMP工艺的平坦化来形成完成用于NVM晶体管206和所有的MOS晶体管210a-c的多层金属栅极的形成的第二金属层，第二ILD层274被沉积且触点276被形成到用于NVM晶体管和所有的MOS晶体管的S/D区(步骤326)。厚的金属层272可以包括铝、钛、氮化钛、钨或它们的化合物或合金的共形层，其使用物理或化学气相沉积被沉积成从约0.1微米至约0.5微米的厚度。第二ILD层274可以包括，例如，使用如上所述的任何已知的CVD被沉积或增长到厚度为从约0.5μm至约1μm的氧化硅。触点276可以通过在第二ILD层274的上面形成图案化PR掩膜，使用如上所述的任何标准氧化物蚀刻工艺来蚀刻第二ILD层以停止在硅化物266上来形成。触点276可以形成，如上面结合前栅极方法和图2N所描述的。
现在参照图5和图6A至6F详细描述一种用于将NVM晶体管集成或嵌入到高k、金属栅极CMOS工艺流程中的方法的另一实施例。图5是示出了在其中高k电介质材料240被并入电荷捕获的方法或工艺流程的实施例的流程图。图6A-6F是示出了根据图5的方法的存储器单元的制造期间，包括NVM晶体管和MOS晶体管的存储器单元200的一部分的横截面视图的框图。
参照图5，如用上述前栅极方法，该工艺开始于在晶片或基底204中形成许多隔离结构202(步骤502)。接下来，掺杂剂然后通过衬垫氧化物214注入到基底204中，以在NVM区208和一个或多个MOS区212a-c中同时形成势阱，且以形成用于将形成在MOS区中的MOS晶体管的沟道218(步骤504)。图案化隧道掩膜222形成在MOS区212a-c上或覆盖MOS区212a-c，且适宜的能量和浓度的掺杂剂通过在隧道掩膜中的窗口或开口被注入，以形成用于NVM晶体管206的沟道224，且在至少NVM区208中的隧道掩膜和衬垫氧化物被除去(步骤506)。在这一点上，存储器单元200是基本上等同于上面描述的和图2C中所示的那个。
接下来，参照图5和图6A和6B，如ON层278统一表示的许多介电或氧化物和氧氮化物或氮化物层被形成或沉积在基底204的表面216，掩膜被形成在ON层上或覆盖ON层，且ON层被蚀刻以形成在NVM区208中的NVM晶体管206的栅极堆叠280(步骤508)。应该理解的是，到目前为止，在图6A和6B中所示的存储器单元200不同于图2D和2E的实施例之处在于NVM晶体管206的栅极堆叠280不包括阻挡电介质234。应当进一步理解的是，如与上述实施例，隧道电介质230和电荷捕获层232可以包括材料的一个或多个层。具体地，电荷捕获层232可以是或包括了包括至少更靠近隧道电介质230的富氧的、基本上电荷阱游离的下部或第一电荷捕获层232a，和相对于第一电荷捕获层富硅且贫氧并包括分布在多层电荷捕获层的电荷阱的一大部分的上部或第二电荷捕获层232b的多层电荷捕获层。
接下来，参照图5和6C，栅极氧化物或GOX预清洗被实施，并且用于MOS晶体管210a-210c的栅极氧化物形成在MOS区212a-c中(步骤510)。参照图2F，在一些实施例中，诸如所示出的，氧化过程是双栅氧化过程，以使能这两者的制造：，用于诸如I/O FET 210b的HV晶体管的一个MOS区212b中的基底204的表面216的上面的第一厚的栅极氧化物236，和在剩余的MOS区212a和212c中的第二较薄的栅极氧化物238LV晶体管216，如NLVFET 210a和PLVFET210c。厚的栅极氧化物236和薄的栅极氧化物238可以被形成，如上面结合前栅极方法和图2F所描述。
接下来，参照图5和图6D和6E，高介电常数或高k电介质材料240被形成或沉积在NVM晶体管206栅极堆叠280上或其上面、在NVM区208中和在MOS区212a-c中，以同时形成包括高k电介质材料的多层电荷捕获层232和包括栅极氧化物236、238多层栅极电介质，和在MOS区中的高k电介质材料(步骤512)。高-k电介质材料240可以包括任何上面结合前栅极方法以及图2G所描述的高k材料，并且可以通过CVD或ALD被沉积。
在一个实施例中，如在图6E中所示，多层电荷捕获层232可以包括，更靠近隧道电介质230的、富氧的基本上电荷阱游离的下部或第一电荷捕获层232a，富阱、富硅且贫氧的上部或第二电荷捕获层232b，和高k电介质材料240。应当认识的是，在此实施例的一些版本中，高K层也可以作为附加的电荷捕获层。
参照图5和6F，阻挡电介质234形成在高k电介质材料240上或覆盖高k电介质材料240，并被图案化(步骤514)。在一个实施例中，阻挡电介质234可以包括通过在带或不带如等离子体的灼烧事件的批量或单一基底处理室中实施的CVD而形成的氧化硅(SiO2)或氮氧化硅(SiON)。阻挡电介质234可以是具有基本上均匀的组合物的氧化硅的单层，或具有化学计量的组成梯度的氮氧化硅的单层。使用光致抗蚀剂掩膜和蚀刻，层234可以从MOS区212a-c被除去。
最后，该工艺可以用上面关于图1所示和描述的前栅极处理流程，或者上面关于图3所示和描述的栅极工艺流程继续。即，前栅极工艺流程可以被跟随开始于MOS晶体管210a-c的金属栅极的形成，以及任选地在步骤114中用于NVM晶体管206，并通过步骤128继续进行。类似地，在替代实施例中，后栅极工艺流程可以被跟随开始于多晶硅层的沉积以及用于MOS晶体管210a-c的虚设多晶硅栅极250的形成，以及任选地在步骤312中用于NVM晶体管206，并通过步骤326继续进行。
现在参照图7和图8A至8E详细描述一种用于将NVM晶体管集成或嵌入到高k、金属栅极CMOS工艺流程中的方法的另一实施例。图7是示出了在其中高k电介质材料240被并入隧道电介质230的方法或工艺流程的实施例的流程图。图8A-8E是示出了根据图7的方法的存储器单元的制造期间，包括NVM晶体管和MOS晶体管的存储器单元200的一部分的横截面视图的框图。
参照图7，如与上面描述的方法或工艺流程，该工艺开始于在晶片或基底204中形成许多隔离结构202(步骤702)，并通过衬垫氧化物214注入掺杂剂到基底204，以在NVM区208和一个或多个MOS区212a-c中同时形成势阱，并以形成用于将形成在MOS区中的MOS晶体管的沟道218(步骤704)。在这一点上，存储器单元200是基本上等同于上面描述的和图2B中所示的那个。
接下来，参照图7和图8A，栅极氧化物或GOX预清洗被实施，并且用于MOS区212a-c的栅极氧化物形成在MOS晶体管210a-210c中(步骤706)。在一些实施例中，如图8A所示，氧化过程是双栅氧化过程，以使能这两者的制造：，在用于如I/O FET 210b的HV晶体管的一个MOS区212b中的基底204的表面216的上面的第一厚的栅极氧化物236，和在剩余的MOS区212a和212c中的第二较薄的栅极氧化物238LV晶体管216，如NLVFET 210a和PLVFET 210c。厚的栅极氧化物236和薄的栅极氧化物238可以被形成，如上面结合前栅极方法和图2F所描述。
参照图7和图8B，使用光致抗蚀剂掩膜和BOE蚀刻形成在NVM区208中的任何栅极氧化物被除去以暴露在该区域中的表面216，且高介电常数或高k电介质材料240被形成或沉积在NVM区208上或其上面以及在该MOS区212a-c中，以同时形成在包括栅极氧化物236、238的MOS区中的高k隧道电介质282和多层栅极电介质，和高k电介质材料240(步骤708)。高k电介质材料240可以包括结合前栅极方法以及图2G进行描述的任意的高k电介质材料，并且可以通过CVD或ALD进行沉积。应当指出，图8B的实施例不同于上述所示和所描述的那些在于高k隧道电介质282直接在NVM区208中的基底204的表面216上形成，在形成包括氧化硅或硅-氮氧化物的隧道电介质230之前或代替该隧道电介质230。然而，可以理解的是，在替代实施例(未示出)中，高k隧道电介质282可以是多层隧道电介质的一部分，形成在氧化硅的上面，或在栅极氧化过程期间或跟随栅极氧化过程形成或增长在NVM区208中的硅氧氮化物。
接下来，参照图7和图8C，图案化隧道掩膜222形成在MOS区212a-c上或覆盖MOS区212a-c，且适宜的能量和浓度的掺杂剂通过在隧道掩膜中的窗口或开口被注入，以形成用于NVM晶体管206的沟道224(步骤710)。
参照图7和图8D和8E，如NO层284统一表示的被除去的隧道掩膜和许多电介质或氮化物-氧化物(NO)层被形成或沉积在基底204的表面216，掩膜被形成在ONO层上或覆盖ONO层，且ONO层被蚀刻以形成在NVM区208中的NVM晶体管206的栅极堆叠286(步骤712)。如与上述实施例，电荷捕获层232和阻挡电介质234可以包括材料的一个或多个层。具体地，电荷捕获层232可以是或包括了包括至少更靠近高k隧道电介质282的富氧的、基本上电荷阱游离的下部或第一电荷捕获层232a，和相对于第一电荷捕获层富硅且贫氧并包括分布在多层电荷捕获层的电荷阱的一大部分的上部或第二电荷捕获层232b的多层电荷捕获层。
最后，该工艺可以用上面关于图1所示和描述的前栅极工艺流程，或者上面关于图3所示和描述的后栅极工艺流程继续。即，前栅极工艺流程可以被跟随开始于MOS晶体管210a-c的金属栅极的形成，以及任选地在步骤114中用于NVM晶体管206，并通过步骤128继续进行。类似地，在替代实施例中，后栅极工艺流程可以被跟随开始于多晶硅层的沉积以及用于MOS晶体管210a-c的虚设多晶硅栅极250的形成，以及任选地在步骤312中用于NVM晶体管206，并通过步骤326继续进行。
因此，用于制造包括带有高k栅极电介质和/或高功函数金属栅极的嵌入式或整体地形成的基于ONO的NVM晶体管和MOS晶体管的存储器单元的方法的实施例进行了描述。尽管本公开内容已经参考特定的示例性实施例进行了描述，但显而易见的是，各种修改和改变可以对这些实施例做出而不脱离本公开的更宽的精神和范围。因此，说明书和附图应被认为是说明性的而不是限制性的。
本公开的摘要被提供以符合要求摘要将允许读者快速确定技术公开内容的一个或多个实施例的性质的37 CFR§1.72(b)。其基于它不会被用来解释或限制权利要求的范围或含义的理解被提交。另外，在前述详细说明中，可以看出，各种特征在单个实施例中组合在一起，用于简化本公开的目的。本公开的方法不应被解释为反映所要求保护的实施例需要比在每个权利要求中明确陈述的更多的特征的意图。相反，如以下权利要求所反映的，发明主题在于少于单个公开实施例的所有特征。因此，下面的权利要求由此被结合到详细说明中，每个权利要求独立地作为单独实施例。
说明书中对一个实施例或实施例的参考意味着结合该实施例描述的特定特征、结构或特性被包括在本电路或方法的至少一个实施例中。在本说明书中各个地方一个实施例中出现的短语不一定都指代相同实施例。

Claims (20)

1.一种方法，包括：
在基底的非易失性存储器区中形成非易失性存储器晶体管的栅极堆叠，所述基底包括所述非易失性存储器区和多个金属氧化物半导体区；以及
在所述非易失性存储器晶体管的所述栅极堆叠和所述多个金属氧化物半导体区的上面沉积高k电介质材料以同时形成阻挡电介质，所述阻挡电介质包括在所述非易失性存储器晶体管的所述栅极堆叠中的高k电介质材料和在所述多个金属氧化物半导体区中的高k栅极电介质。
2.根据权利要求1所述的方法，还包括在沉积所述高k电介质材料之前：
执行氧化工艺以同时在所述非易失性存储器晶体管的所述栅极堆叠和在所述多个金属氧化物半导体区中的至少一个中的输入/输出场效应晶体管的厚栅极氧化物的上面形成高温氧化物氧化物；
在所述非易失性存储器晶体管的所述栅极堆叠和所述输入/输出场效应晶体管的所述厚栅极氧化物的上面形成掩膜；
除去在剩余的多个金属氧化物半导体区的上面形成的所述栅极氧化物；以及
除去所述掩膜。
3.根据权利要求1所述的方法，还包括在高k电介质材料的上面沉积第一金属层以及图案化所述第一金属层以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面的金属栅极，和在所述多个金属氧化物半导体区中的第一金属氧化物半导体区中的第一类型的低电压场效应晶体管的金属栅极。
4.根据权利要求3所述的方法，还包括沉积以及图案化第二金属层以同时形成在所述多个金属氧化物半导体区中的第二金属氧化物半导体区中的第二类型的低电压场效应晶体管的金属栅极，和在所述多个金属氧化物半导体区中的第三金属氧化物半导体区中的输入/输出场效应晶体管。
5.根据权利要求1所述的方法，还包括在所述高k电介质材料的上面沉积金属层和多晶硅层以及图案化所述金属层和所述多晶硅层以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面，和在所述多个金属氧化物半导体区中的至少一个金属氧化物半导体晶体管的上面的多层金属——多晶硅栅极。
6.根据权利要求5所述的方法，其中，所述金属层包括P+金属层以形成所述非易失性存储器晶体管的高功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的高功函数的多层金属——多晶硅栅极。
7.根据权利要求5所述的方法，其中，所述金属层包括N+金属层以形成所述非易失性存储器晶体管的低功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的低功函数的多层金属——多晶硅栅极。
8.根据权利要求1所述的方法，还包括在形成所述非易失性存储器晶体管的所述栅极堆叠之前，在所述非易失性存储器区和所述多个金属氧化物半导体区中的至少一个金属氧化物半导体区中注入第一类型的离子，以同时形成所述非易失性存储器晶体管的势阱和至少一个金属氧化物半导体场效应晶体管的势阱。
9.一种方法，包括：
在基底的非易失性存储器区中形成非易失性存储器晶体管的栅极堆叠，所述基底包括所述非易失性存储器区和多个金属氧化物半导体区；
在所述非易失性存储器区和所述多个金属氧化物半导体区的上面沉积多晶硅层，以及图案化所述多晶硅层以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面，和在所述多个金属氧化物半导体区中的虚设多晶硅栅极；
形成邻近所述虚设多晶硅栅极的侧壁间隔物；
除去所述虚设多晶硅栅极；以及
在通过除去所述虚设多晶硅栅极而形成的开口中在所述非易失性存储器晶体管的所述栅极堆叠和所述多个金属氧化物半导体区的上面沉积高k电介质材料，以同时形成包括在所述非易失性存储器晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个金属氧化物半导体区中的高k栅极电介质的阻挡电介质。
10.根据权利要求9所述的方法，还包括在所述高k电介质材料的上面沉积金属层以同时形成用于所述非易失性存储器晶体管的多层金属栅极的第一层，和用于在所述多个金属氧化物半导体区中的至少一个金属氧化物半导体晶体管的多层金属栅极的第一层。
11.根据权利要求10所述的方法，其中，所述金属层包括P+金属层，以形成所述非易失性存储器晶体管的高功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的高功函数的多层金属——多晶硅栅极。
12.根据权利要求10所述的方法，其中，所述金属层包括N+金属层，以形成所述非易失性存储器晶体管的低功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的低功函数的多层金属——多晶硅栅极。
13.一种方法，包括：
在基底的非易失性存储器区中形成非易失性存储器晶体管的栅极堆叠，所述基底包括所述非易失性存储器区和多个金属氧化物半导体区，所述栅极堆叠包括在所述基底的表面上形成的隧道电介质和在所述隧道电介质上形成的电荷捕获层；以及
在所述非易失性存储器晶体管的所述栅极堆叠和所述多个金属氧化物半导体区的上面沉积高k电介质材料以同时形成包括在所述非易失性存储器晶体管的所述栅极堆叠的所述电荷捕获层中的所述高k电介质材料和在所述多个金属氧化物半导体区中的高k栅极电介质的多层电荷捕获层。
14.根据权利要求13所述的方法，还包括在所述非易失性存储器晶体管的所述栅极堆叠中的所述高k电介质材料的上面沉积氧化物以形成阻挡电介质。
15.根据权利要求14所述的方法，还包括在所述阻挡电介质和所述多个金属氧化物半导体区中的所述高k栅极电介质的上面沉积金属层和多晶硅层，以及图案化所述金属层和所述多晶硅层以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面，和在所述多个金属氧化物半导体区中的至少一个金属氧化物半导体晶体管的上面的多层金属——多晶硅栅极。
16.根据权利要求15所述的方法，其中，所述金属层包括P+金属层，以形成所述非易失性存储器晶体管的高功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的高功函数的多层金属——多晶硅栅极。
17.根据权利要求15所述的方法，其中，所述金属层包括N+金属层，以形成所述非易失性存储器晶体管的低功函数的多层金属——多晶硅栅极，和第一类型的低电压场效应晶体管的低功函数的多层金属——多晶硅栅极。
18.根据权利要求14所述的方法，还包括：
在所述阻挡电介质和所述多个金属氧化物半导体区中的所述高k栅极电介质的上面沉积多晶硅层，以及图案化所述多晶硅层以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面，和在所述多个金属氧化物半导体区中的虚设多晶硅栅极；
形成邻近所述虚设多晶硅栅极的侧壁间隔物；以及
除去所述虚设多晶硅栅极。
19.根据权利要求18所述的方法，还包括在通过除去所述虚设多晶硅栅极而形成的开口中而在所述阻挡电介质和所述高k栅极电介质的上面沉积第一金属层和第二金属层，以同时形成在所述非易失性存储器晶体管的所述栅极堆叠的上面，和在所述多个金属氧化物半导体区中的至少一个金属氧化物半导体晶体管的上面的多层金属栅极。
20.根据权利要求19所述的方法，其中，所述第一金属层包括P+金属层，以形成所述非易失性存储器晶体管的高功函数的多层金属栅极，和第一类型的低电压场效应晶体管的高功函数的多层金属栅极。
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