CN109950316B - 一种氧化铪基铁电栅场效应晶体管及其制备方法 - Google Patents

一种氧化铪基铁电栅场效应晶体管及其制备方法 Download PDF

Info

Publication number
CN109950316B
CN109950316B CN201910233623.6A CN201910233623A CN109950316B CN 109950316 B CN109950316 B CN 109950316B CN 201910233623 A CN201910233623 A CN 201910233623A CN 109950316 B CN109950316 B CN 109950316B
Authority
CN
China
Prior art keywords
hafnium oxide
layer
substrate
thin film
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910233623.6A
Other languages
English (en)
Other versions
CN109950316A (zh
Inventor
廖敏
曾斌建
周益春
廖佳佳
彭强祥
郇延伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiangtan University
Original Assignee
Xiangtan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiangtan University filed Critical Xiangtan University
Priority to CN201910233623.6A priority Critical patent/CN109950316B/zh
Priority to PCT/CN2019/080759 priority patent/WO2020191793A1/zh
Publication of CN109950316A publication Critical patent/CN109950316A/zh
Application granted granted Critical
Publication of CN109950316B publication Critical patent/CN109950316B/zh
Priority to US17/485,417 priority patent/US11502083B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation

Abstract

一种氧化铪基铁电栅场效应晶体管，包括：衬底；隔离区，设置在衬底的周边；栅结构，包括由下至上依次层叠设置在衬底上表面中部的缓冲层、浮栅电极、氧化铪基铁电薄膜层、控制栅电极和薄膜电极层；侧墙，设置在栅结构外侧；源区和漏区，相对设置在栅结构的两侧，由隔离区的内侧朝衬底的中部延伸形成；第一金属硅化物层，由隔离区的内侧朝侧墙延伸形成；第二金属硅化物层，设置在栅结构上表面，且其下表面紧贴栅结构；浮栅电极和控制栅电极的材料为HfNx，0<x≤1.1。本发明引入浮栅电极，可改善器件的工作特性，而采用热稳定性能优异的HfNx(0<x≤1.1)作为浮栅电极和控制栅电极，可缓解器件制备过程中的界面反应和元素扩散现象，提高了器件的电学可靠性。

Description

一种氧化铪基铁电栅场效应晶体管及其制备方法
技术领域
本发明涉及电子技术领域，尤其涉及一种氧化铪基铁电栅场效应晶体管及其制备方法。
背景技术
随着信息技术的不断发展，现有的计算机存储架构以及DRAM和FLASH等主流存储器越来越难以满足高速计算和低功耗的需求，发展新型存储器技术已成为必然趋势。2016年发布的国际器件与系统路线图(IRDS)指出，铁电栅场效应晶体管(FeFET)存储器是目前最具前景的新型存储器技术之一，具有存取速度快、功耗低、非挥发性和结构简单等优势。FeFET与传统的场效应晶体管(MOSFET)结构类似，以铁电薄膜材料替代栅氧介质层作为存储介质。目前，FeFET存储器的结构主要可分为两种，一是浮栅型FeFET，其栅结构为金属电极(M)/铁电薄膜(F)/金属电极(M)/缓冲层(I)/半导体(S)，即MFMIS，另一种是MFIS-FET，即栅结构为金属电极(M)/铁电薄膜(F)/缓冲层(I)/半导体(S)，即MFIS。相比MFIS-FET存储器，MFMIS-FET存储器具有更好的保持性能，且可以调节浮栅和控制栅的面积增加器件的存储窗口、降低擦写电压和提高疲劳性能。
现有技术中存在的浮栅型铁电栅场效应晶体管主要有以下三种，但这三种铁电栅场效应晶体管分别存在如下缺陷：
1、一种是栅结构为Pt/SrBi2Ta2O9/Pt/SrTa2O6/SiON/Si的MFMIS-FET，通过设计控制栅和浮栅的面积，使SrBi2Ta2O9铁电薄膜在较小的工作电压时即可处于饱和极化状态，实现了较大的存储窗口和优异的保持性能。然而，SrBi2Ta2O9铁电薄膜材料的微缩性较差，厚度一般大于200nm，另一方面惰性金属Pt较难刻蚀，使得基于Pt/SrBi2Ta2O9/Pt/SrTa2O6/SiON/Si结构的MFMIS-FET等比例缩小工艺受限。
2、一种是Pt/Pb(Zr0.52Ti0.48)O3/Poly-Si/SiO2/Si的n型MFPIS-FET。该结构将poly-Si作为浮栅，工艺更为简单，还可以阻挡Pb(Zr0.52Ti0.48)O3的成分向衬底扩散，更有利于铁电工艺和半导体工艺的集成。但是，Pb(Zr0.52Ti0.48)O3薄膜的微缩性较差，厚度一般大于70nm，且Pb为易挥发性元素增加了工艺集成难度，而顶电极依然采用惰性Pt，使得基于Pt/Pb(Zr0.52Ti0.48)O3/Poly-Si/SiO2/Si结构的MFMIS-FET等比例缩小工艺受限。
3、一种是氧化铪基铁电薄膜的MFMIS栅结构，该栅结构存在的不足之处是：该栅结构的浮栅(底电极)和控制栅(顶电极)均采用TaN电极，但TaN电极在退火过程中易与氧化铪基铁电薄膜反应生成界面层，且可能发生金属元素的扩散，因而降低了器件的电学性能；当进一步地缩小器件尺寸时，其电学性能退化现象更加明显。
发明内容
(一)发明目的
本发明的目的是针对现有浮栅型铁电栅场效应晶体管技术中存在的可靠性问题，以及工艺方面的不足等问题，提供一种氧化铪基铁电栅场效应晶体管及其制备方法，以实现该器件的高可靠集成。
(二)技术方案
为解决上述问题，本发明的第一方面提供了一种氧化铪基铁电栅场效应晶体管，包括：衬底；隔离区，设置在所述衬底的周边，其上表面不低于所述衬底的上表面，且底面不低于所述衬底的底面；栅结构，包括由下至上依次层叠设置在所述衬底上表面中部的缓冲层、浮栅电极、氧化铪基铁电薄膜层、控制栅电极和薄膜电极层；侧墙，设置在所述栅结构外侧，其内表面紧贴所述栅结构；源区和漏区，相对设置在所述栅结构的两侧，由所述隔离区的内侧朝向所述衬底的中部延伸形成，其上表面与所述衬底齐平，且底面不低于所述隔离区的底面；第一金属硅化物层，由所述隔离区的内侧朝向所述侧墙延伸形成，其上表面高于所述衬底的上表面，底面高于所述隔离区的底面，且所述第一金属硅化物层的长度小于所述源区或漏区的长度；第二金属硅化物层，设置在所述栅结构上表面，且其下表面紧贴所述栅结构；所述浮栅电极和控制栅电极的材料为HfNx，其中，0<x≤1.1。
进一步的，所述的缓冲层材料为SiO2、SiON、Al2O3、La2O3、HfO2、HfON、HfSiON、铝掺杂HfO2(Al:HfO2)中的任意一种或多种。
进一步的，所述缓冲层的厚度为3～10nm。
进一步的，所述浮栅电极和控制栅电极的厚度均为5～50nm。
进一步的，所述薄膜电极层的材料为多晶硅、非晶硅、W、TaN、TiN和HfNx(0＜x≤1.1)中的任意一种或多种。
进一步的，所述薄膜电极层的厚度为10～200nm。
进一步的，所述第一金属硅化物层和第二金属硅化物层的材料为TiSi2，CoSi2，NiSi2中的任意一种。
进一步的，所述第一金属硅化物层和第二金属硅化物层的厚度均为5～30nm。
进一步的，所述氧化铪基铁电薄膜层中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种；进一步优选的，所述掺杂元素为锆(Zr)、铝(Al)、硅(Si)和镧(La)中的至少一种。
进一步的，所述氧化铪基铁电薄膜层的厚度为3～20nm。
本发明第二方面提供了一种上述氧化铪基铁电栅场效应晶体管的制备方法，包括：
S1，清洗衬底；
S2，在所述衬底的周边设置隔离区，所述隔离区的上表面不低于所述衬底的上表面，且底面不低于所述衬底的底面；
S3，在所述衬底上形成多层薄膜结构；
S4，刻蚀S3形成的所述多层薄膜结构，形成栅结构；
S5，在所述衬底上、栅结构的两侧采用轻掺杂漏工艺分别形成第一轻掺杂区和第二轻掺杂区；
S6，在所述栅结构的两侧形成侧墙，所述侧墙的内表面紧贴所述栅结构；
S7，在所述侧墙两侧的第一轻掺杂区和第二轻掺杂区分别形成第一重掺杂区和第二重掺杂区；
S8，在S7形成的器件结构上沉积电极金属；
S9，将S8所形成的器件结构进行快速热退火，以激活步骤S5和S7中注入的离子以形成源区和漏区，以及在所述源区和漏区上方形成第一金属硅化物层，并在所述栅结构上表面形成第二金属硅化物层；
S10，刻蚀掉S8沉积的而S9退火未反应的电极金属，得到所述的氧化铪基铁电栅场效应晶体管。
进一步的，S3所述的形成多层薄膜结构的操作包括以下步骤：
S31，在所述衬底上表面形成缓冲层；优选的，形成缓冲层的工艺为原子层沉积工艺、化学气相沉积工艺、化学氧化工艺或热氧化工艺；
S32，在所述缓冲层上表面形成浮栅电极；优选的，形成浮栅电极的工艺为原子层沉积工艺、化学气相沉积工艺或磁控溅射工艺；
S33，在所述浮栅电极上表面形成掺杂氧化铪薄膜层；优选的，形成掺杂氧化铪薄膜层的工艺为原子层沉积工艺、金属有机物化学气相沉积工艺或磁控溅射工艺；
S34，在所述掺杂氧化铪薄膜层上表面形成控制栅电极；优选的，形成控制栅电极的工艺为磁控溅射工艺、化学气相沉积工艺、或原子层沉积工艺；
S35，在所述控制栅电极上表面形成薄膜电极层；优选的，形成薄膜电极层的工艺为磁控溅射工艺或化学气相沉积工艺。
进一步的，S4所述的刻蚀工艺为反应离子刻蚀工艺。
进一步的，S7所述的操作包括：采用离子注入工艺，在所述侧墙两侧的第一轻掺杂区和第二轻掺杂区分别形成第一重掺杂区和第二重掺杂区。
进一步的，S8所述的沉积电机金属的工艺为磁控溅射工艺或化学气相沉积工艺。
进一步的，S9所述的快速热退火操作中，还包括：
所述掺杂的氧化铪基薄膜层形成铁电相，形成掺杂的氧化铪基铁电薄膜层。
进一步的，S9所述的快速热退火操作中，退火温度为400～1000℃，退火时间为1～60秒；和/或所述快速热退火操作在真空或惰性气体中进行；优选的，所述惰性气体为N2或Ar。
进一步的，S10所述的刻蚀工艺为湿法刻蚀工艺。
(三)有益效果
本发明的上述技术方案具有如下有益的技术效果：
1、通过采用热稳定性能优异的HfNx(0<x≤1.1)作为浮栅电极和控制栅电极，HfNx(0<x≤1.1)作为Hf系金属，很好的解决了现有技术中的浮栅电极和控制栅电极在结晶退火过程中与氧化铪基铁电薄膜的界面反应，避免了元素扩散，提高了氧化铪基铁电栅场效应晶体管的电学可靠性。
2、本发明提供的氧化铪基铁电栅场效应晶体管的制备方法为前栅工艺，能够实现高的集成密度，并且引入自对准工艺，即以刻蚀后形成的栅结构为掩膜，然后采用离子注入工艺，在栅结构两侧形成轻掺杂区，这种方法可降低工艺难度。
3.采用RTA技术，简化了工艺操作，一方面激活了注入的离子形成氧化铪基铁电栅场效应晶体管的源区和漏区；另一方面使掺杂氧化铪薄膜层结晶形成铁电相，即形成氧化铪基铁电薄膜；还可在源区、漏区和栅结构上形成金属硅化物层，降低了接触电阻。
附图说明
图1是本发明实施例提供的氧化铪基铁电栅场效应晶体管的结构示意图；
图2是本发明实施例提供的氧化铪基铁电栅场效应晶体管的制备方法的流程图；
图3a-3f是本发明实施例提供的氧化铪基铁电栅场效应晶体管的制备过程示意图。
附图标记：
1：衬底；2：隔离区；3：栅结构；31：缓冲层；32：浮栅电极；33a：掺杂氧化铪薄膜层；33b：氧化铪基铁电薄膜层(由32a退火后形成)；34：控制栅电极；35：薄膜电极层；4：侧墙；5：源区；51a：第一轻掺杂区；52a：第一重掺杂区；51b:激活的第一轻掺杂区(由51a退火后形成)：52b：激活的第一重掺杂区(由52a退火后形成)：6：漏区；61a：第二轻掺杂区；62a：第二重掺杂区；61b:激活的第二轻掺杂区(由61a退火后形成)：62b：激活的第二重掺杂区(由62a退火后形成)；71：第一金属硅化物层；72：第二金属硅化物层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本发明进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在本发明的描述中，需要说明的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
图1是本发明实施例提供的氧化铪基铁电栅场效应晶体管的结构示意图。
请参照图1，本发明实施例提供一种氧化铪基铁电栅场效应晶体管，包括：衬底1、隔离区2、栅结构3、侧墙4、源区5、漏区6、第一金属硅化物层71和第二金属硅化物层72。
可选的，衬底1为p型或n型掺杂的单晶硅或绝缘体上硅(即Silicon-On-Insulator，简称为SOI)。
优选的，p型掺杂为掺杂元素硼(B)；n型为掺杂元素磷(P)或砷(As)。
隔离区2，设置在衬底1的周边，其上表面不低于衬底1的上表面，且底面不低于衬底1的底面。
可选的，隔离区2的材料为SiO2、Si3N4中的至少一种。
栅结构3，包括由下至上依次层叠设置在衬底1上表面中部的缓冲层31、浮栅电极32、氧化铪基铁电薄膜层33b、控制栅电极34和薄膜电极层35。
可选的，缓冲层31材料为SiO2、SiON、Al2O3、La2O3、HfO2、HfON、HfSiON、铝掺杂HfO2(Al:HfO2)中的任意一种或多种。
可选的，缓冲层31厚度为3～10nm。
可选的，氧化铪基铁电薄膜层33b中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种。
优选的，氧化铪基铁电薄膜层33b中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)和镧(La)中的至少一种。
可选的，氧化铪基铁电薄膜层33b的厚度为3～20nm。
可选的，浮栅电极32和控制栅电极34的材料为HfNx，HfNx中N原子数量为0＜x≤1.1。
可选的，浮栅电极32和控制栅电极34的厚度均为5～50nm。
可选的，薄膜电极层35的材料为多晶硅、非晶硅、W、TaN、TiN、HfNx(0＜x≤1.1)中的任意一种或多种。
可选的，薄膜电极层35的厚度为10～200nm。
侧墙4，设置栅结构3外侧，其内表面紧贴栅结构3。
源区5和漏区6，相对设置在栅结构3的两侧，由隔离区2的内侧朝向衬底1的中部延伸形成，其上表面与衬底1齐平，且底面不低于隔离区2的底面。
第一金属硅化物层71，由隔离区2的内侧朝向侧墙4延伸形成，其上表面高于衬底1的上表面，底面高于隔离区2的底面，且第一金属硅化物层71的长度小于源区5或漏区6的长度。第一金属硅化物层71的长度是指沿隔离区2的内侧朝向侧墙4延伸方向的尺寸，即图1中左右方向的尺寸；源区5(或漏区6)的长度是指沿隔离区2的内侧朝向衬底1的中部延伸方向的尺寸。
第二金属硅化物层72，设置在栅结构3上表面，且其下表面紧贴栅结构3。
可选的，第一金属硅化物层71和第二金属硅化物层72的材料为TiSi2，CoSi2，NiSi2中的任意一种。
可选的，第一金属硅化物层71和第二金属硅化物层72的厚度均为5～30nm。
在上述实施例中，当衬底1的材料为p型掺杂时，源区5和漏区6的材料为n型掺杂的单晶硅或绝缘体上硅；或者，当衬底1的材料为n型掺杂时，源区5和漏区6的材料为p型掺杂的单晶硅或绝缘体上硅。
在本发明的一个具体实施例中，该氧化铪基铁电栅场效应晶体管包括：衬底1、隔离区2、栅结构3、侧墙4、源区5、漏区6、第一金属硅化物层71和第二金属硅化物层72。
衬底1为p型掺杂的单晶硅；p型掺杂为掺杂元素硼(B)。
隔离区2，设置在衬底1的周边，其上表面不低于衬底1的上表面，且底面不低于衬底1的底面，其中，隔离区2的材料为SiO2。
栅结构3，包括由下至上依次层叠设置在衬底1上表面中部的缓冲层31、浮栅电极32、氧化铪基铁电薄膜层33b、控制栅电极34、薄膜电极层35；其中，缓冲层31的材料为HfO2,厚度为5nm；氧化铪基铁电薄膜层33b中的掺杂元素为锆(Zr)，掺杂量为50％，厚度为10nm；浮栅电极32和控制栅电极34的材料为HfN，厚度均为10nm；薄膜电极层35的材料为多晶硅、厚度为50nm。
侧墙4，设置在栅结构3外侧，其内表面紧贴栅结构3；侧墙4的材料为SiO2；栅结构3的横向宽度等于两个侧墙4之间的距离。
源区5和漏区6，相对设置在栅结构3的两侧，由隔离区2的内侧朝向衬底1的中部延伸形成，其上表面与衬底1齐平，底面高于隔离区2的底面；源区5和漏区6的掺杂元素为磷。
具体地，源区5包括激活的第一轻掺杂区51b和激活的第一重掺杂区52b；漏区6包括激活的第二轻掺杂区61b和激活的第二重掺杂区62b。激活的第一轻掺杂区51b和激活的第二轻掺杂区61b由轻掺杂区退火后形成，激活的第一重掺杂区52b和激活的第二重掺杂区62b由重掺杂区退火后形成。
第一金属硅化物层71，由隔离区2的内侧朝向侧墙4延伸形成，其上表面高于衬底1，底面高于隔离区2的底面，且第一金属硅化物层71的长度小于源区5和漏区6的长度；第一金属硅化物层71的材料为TiSi2；第一金属硅化物层71的厚度为10nm。
第二金属硅化物层72，设置在栅结构3上表面，且其下表面紧贴栅结构3，第二金属硅化物层72的材料为TiSi2；第二金属硅化物层72的厚度为10nm。
在本实施例中，图1所示源区5和漏区6的位置仅作为示例，但本发明不以此为限制，源区5和漏区6的位置可以调换。
图2是本发明实施例提供的氧化铪基铁电栅场效应晶体管的制备方法的流程图。
图3a-3f是本发明实施例提供的氧化铪基铁电栅场效应晶体管的制备过程示意图。
请参照图2和图3，本发明实施例还提供一种氧化铪基铁电栅场效应晶体管的制备方法，用于上述实施例中的氧化铪基铁电栅场效应晶体管的制备，包括：
S1，清洗衬底1。
S2，在衬底1的周边设置隔离区2，隔离区2的上表面不低于衬底1的上表面，且底面高于衬底1的底面。
S3，在衬底1上形成多层薄膜结构。
其中，步骤S3形成多层薄膜结构的操作包括以下步骤：
S31，在衬底1上表面形成缓冲层31。
可选的，形成缓冲层31的工艺为原子层沉积工艺、化学气相沉积工艺、化学氧化工艺或热氧化工艺。
S32，在缓冲层31上表面形成浮栅电极32。其中，浮栅电极32的材料为HfNx，HfNx中N原子数量为0＜x≤1.1；浮栅电极32的厚度为5～50nm。
可选的，形成浮栅电极32的工艺为原子层沉积工艺、化学气相沉积工艺或磁控溅射工艺。
S33，在浮栅电极32上表面形成掺杂氧化铪薄膜层33a。其中，掺杂氧化铪薄膜层33a中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种。
可选的，形成掺杂氧化铪薄膜层33a的工艺为原子层沉积工艺、金属有机物化学气相沉积工艺或磁控溅射工艺。
S34，在掺杂氧化铪薄膜层33a上表面形成控制栅电极34。其中，控制栅电极34的材料为HfNx，HfNx中N原子数量为0＜x≤1.1；控制栅电极34的厚度为5～50nm。
可选的，形成控制栅电极34的工艺为磁控溅射工艺、化学气相沉积工艺、或原子层沉积工艺。
S35，在控制栅电极34上表面形成薄膜电极层35。
可选的，形成薄膜电极层35的工艺为磁控溅射工艺或化学气相沉积工艺。
S4，刻蚀S3形成的多层薄膜结构，形成栅结构3。
可选的，刻蚀工艺为反应离子刻蚀工艺。
S5，在衬底1上、栅结构3的两侧采用轻掺杂漏工艺形成分别形成第一轻掺杂区51a和第二轻掺杂区61a。
可选的，S5的轻掺杂漏工艺包括以下步骤：
以S4形成的栅结构3为掩模，采用离子注入方法在栅结构3的两侧分别形成第一轻掺杂区51a和第二轻掺杂区61a。
S6，在栅结构3的两侧形成侧墙4，侧墙4的内表面紧贴栅结构3。
具体地，S6的步骤包括：采用化学气相沉积工艺在S5形成的器件结构上沉积绝缘介质层，然后采用反应离子刻蚀工艺刻蚀绝缘介质层以形成侧墙4。
可选的，绝缘介质层的材料为SiO2、Si3N4中的至少一种。
S7，在侧墙4两侧的第一轻掺杂区51a和第二轻掺杂区61a分别形成第一重掺杂区52a和第二重掺杂区62a。
可选的，采用离子注入工艺，在侧墙4两侧的第一轻掺杂区51a和第二轻掺杂区61a分别形成第一重掺杂区52a和第二重掺杂区62a。
S8，在S7形成的器件结构上沉积电极金属。
可选的，沉积电极金属的工艺为磁控溅射工艺或化学气相沉积工艺。
可选的，电极金属为Ti、Co、Ni中的任意一种。
S9，将S8所形成的器件结构进行快速热退火，以激活步骤S5和S7中注入的离子以形成源区5和漏区6，以及在源区5和漏区6上方形成第一金属硅化物层71，并在栅结构3上表面形成第二金属硅化物层72。
其中，激活步骤S5和S7中注入的离子以形成源区5和漏区6的步骤包括：
S91，激活第一轻掺杂区51a和第一重掺杂区52a中注入的离子形成激活的第一轻掺杂区51b和激活的第一重掺杂区52b，该激活的第一轻掺杂区51b和激活的第一重掺杂区52b构成源区5。
S92，激活第二轻掺杂区61a和第二重掺杂区62a中注入的离子形成激活的第二轻掺杂区61b和激活的第二重掺杂区62b，该激活的第二轻掺杂区61b和激活的第二重掺杂区62b构成漏区6。
步骤S91和步骤S92的顺序包括但不限于上述顺序，步骤S91和步骤S92的顺序可同步进行，也可根据实际需要适当调整。
其中，在步骤S9快速热退火操作中，还包括：
掺杂氧化铪基薄膜层形成铁电相，即形成氧化铪基铁电薄膜层33b。
可选的，步骤S9的快速热退火操作中，退火温度为400～1000℃。
可选的，步骤S9的快速热退火操作中，退火时间为1～60秒。
可选的，快速热退火操作在真空或惰性气体中进行。
优选的，惰性气体为N2或Ar。
可选的，第一金属硅化物层71和第二金属硅化物层72的材料为TiSi2、CoSi2、NiSi2中的任意一种。
可选的，第一金属硅化物层71和第二金属硅化物层72的厚度均为5～30nm。
S10，刻蚀掉S8沉积的而S9退火未反应的电极金属，得到氧化铪基铁电栅场效应晶体管。
可选的，刻蚀工艺为湿法刻蚀工艺。
在上述实施例中，图3d和图3e中所示第一轻掺杂区51a、第二轻掺杂区61a的位置仅作为示例，但本发明不以此为限制，第一轻掺杂区51a和第二轻掺杂区61a的位置可以调换，相应的，图3e中第一重掺杂区52a、第二轻掺杂区62a的位置，以及图3f中的激活的第一轻掺杂区51b和激活的第二轻掺杂区61b的位置，激活的第一重掺杂区52b和激活的第二重掺杂区62b的位置相应调整。
下面结合具体实施例，介绍本发明的氧化铪基铁电栅场效应晶体管的制备方法。
实施例1
请参照图2以及图3a-3f，实施例1提供了一种氧化铪基铁电栅场效应晶体管的制备方法，其中，所选衬底1为p型掺杂Si(p-Si)，该制备方法包括以下步骤：
步骤一：参照图2和图3a，首先根据工艺流程S1采用标准清洗工艺清洗衬底1。然后根据工艺流程S2通过硅局部氧化(LOCOS)工艺形成隔离区2，隔离区2外的区域定义为有源区。
步骤二：参照图2和图3b，首先采用标准清洗工艺再次清洗衬底1，去除有源区表面的氧化层，根据工艺流程S31采用原子层沉积工艺沉积5nm的缓冲层31，缓冲层31的材料为HfO2。
步骤三：参照图2和图3b，根据工艺流程S32采用磁控溅射工艺在步骤二形成的缓冲层31上形成厚度为10nm的HfN作为浮栅电极32。
步骤四：参照图2和图3b，根据工艺流程S33采用原子层沉积工艺在步骤三形成的浮栅电极32上沉积厚度为10nm的掺杂氧化铪薄膜层33a，其中，掺杂氧化铪薄膜层33a的材料为Hf0.5Zr0.5O2。
步骤五：参照图2和图3b，根据工艺流程S34采用磁控溅射工艺在掺杂氧化铪薄膜层33a上沉积厚度为10nm的HfN作为控制栅电极34。
步骤六：参照图2和图3b，根据工艺流程S35采用化学气相沉积工艺在步骤五所述的HfN控制栅电极34上沉积厚度为50nm的薄膜电极层35，薄膜电极层35的材料为多晶硅。
步骤七：参照图2和图3c，根据工艺流程S4采用反应离子刻蚀技术刻蚀步骤二至步骤六形成的多层薄膜结构，形成栅结构3。
步骤八：参照图2和图3d，根据工艺流程S5中的轻掺杂漏工艺(LDD)，以步骤七形成的栅结构3为掩模，采用离子注入方法，从栅结构3两侧往衬底1中注入As离子以分别形成第一轻掺杂区51a和第二轻掺杂区61a。
在该实施例1中，衬底1的材料为p型掺杂Si(p-Si)，此处第一轻掺杂区51a和第二轻掺杂区61a为低能量浅结轻掺n区域(n-)。
步骤九：参照图2和图3e，根据工艺流程S6，首先采用化学气相沉积法沉积一层厚度为100nm的二氧化硅覆盖在栅结构3和衬底1上，随后用干法刻蚀工艺刻蚀掉这一层二氧化硅，由于各向异性，在栅结构3的两侧保留了部分二氧化硅，形成侧墙4。
步骤十：参照图2和图3f，根据工艺流程S7，在侧墙4完成后，采用离子注入技术，从侧墙4两侧往衬底1中注入磷离子以在侧墙4两侧的第一轻掺杂区51a和第二轻掺杂区61a分别形成第一重掺杂区52a和第二重掺杂区62a。
在该实施例1中，衬底1的材料为p型掺杂Si(p-Si)，此处第一重掺杂区52a和第二重掺杂区62a为n型重掺杂区(n+)。
步骤十一：参照图2和图3f，根据工艺流程S8，采用磁控溅射工艺沉积一层厚度为50nm的电极金属Ti覆盖在栅结构3和衬底1上。
步骤十二：参照图2和图3f，根据工艺流程S9，将步骤十一形成的器件结构进行快速热退火(RTA)，退火温度为500℃，退火时间约60秒，退火在N2气氛中进行。
具体地，快速热退火的步骤包括：
1、激活第一轻掺杂区51a和第一重掺杂区52a中注入的离子形成激活的第一轻掺杂区51b和激活的第一重掺杂区52b，该激活的第一轻掺杂区51b和激活的第一重掺杂区52b构成源区5。
2、激活第二轻掺杂区61a和第二重掺杂区62a中注入的离子，形成激活的第二轻掺杂区61b和激活的第二重掺杂区62b，该激活的第二轻掺杂区61b和激活的第二重掺杂区62b构成漏区6。
3、使掺杂氧化铪薄膜层33a结晶形成氧化铪基铁电薄膜33b。
4、在源区5和漏区6上方形成第一金属硅化物层71，以及在栅结构3上表面形成第二金属硅化物层72。
步骤十三：参照图2和图3f，根据工艺流程S10，采用湿法工艺刻蚀掉步骤十一沉积的而步骤十二退火未反应的电极金属，得到氧化铪基铁电栅场效应晶体管。
实施例2
请参照图2以及图3a-3f，实施例2提供了一种氧化铪基铁电栅场效应晶体管的制备方法，其中，所选衬底1为p型SOI基板，该制备方法包括以下步骤：
步骤一：参照图2和图3a，首先根据工艺流程S1采用标准清洗工艺清洗衬底1。然后根据工艺流程S2采用反应离子刻蚀工艺刻蚀隔离区2处的硅衬底，以在衬底1上形成孤岛(Mesa)结构实现隔离，隔离区2外的区域定义为有源区。
步骤二：参照图2和图3b，首先采用标准清洗工艺再次清洗衬底1，去除有源区表面的氧化层，根据工艺流程S31采用化学气相沉积工艺沉积5nm的缓冲层31，缓冲层31的材料为Al2O3。
步骤三：参照图2和图3b，根据工艺流程S32采用化学气相沉积工艺在步骤二形成的缓冲层31上形成厚度为20nm的HfN0.5作为浮栅电极32；
步骤四：参照图2和图3b，根据工艺流程S33采用原子层沉积工艺在步骤三形成的浮栅电极32上沉积厚度为15nm的掺杂氧化铪薄膜层33a，掺杂氧化铪薄膜层33a的材料为Al掺杂氧化铪(Al:HfO2)，掺杂含量为4.8％。
步骤五：参照图2和图3b，根据工艺流程S34采用化学气相沉积工艺在掺杂氧化铪薄膜层33a上沉积厚度为5nm的HfN0.5作为控制栅电极34。
步骤六：参照图2和图3b，根据工艺流程S35采用磁控溅射工艺在步骤五HfN0.5控制栅电极34上沉积厚度为50nm的薄膜电极层35，薄膜电极层35的材料为W。
步骤七：参照图2和图3c，根据工艺流程S4采用反应离子刻蚀技术刻蚀步骤二至步骤六形成的多层薄膜结构，形成栅结构3。
步骤八：参照图2和图3d，根据工艺流程S5中的轻掺杂漏工艺(LDD)，以步骤七形成的栅结构3为掩模，采用离子注入方法，从栅结构3的两侧往衬底1中注入As离子以分别形成第一轻掺杂区51a和第二轻掺杂区61a。
在该实施例2中，衬底1的材料为p型掺杂Si(p-Si)，此处第一轻掺杂区51a和第二轻掺杂区61a为低能量浅结轻掺n区域(n-)51a。
步骤九：参照图2和图3e，根据工艺流程S6，首先采用化学气相沉积法沉积一层厚度为120nm的二氧化硅覆盖在栅结构3和衬底1上，随后用干法刻蚀工艺刻蚀掉这一层二氧化硅，由于各向异性，在栅结构3的两侧保留了部分二氧化硅，形成侧墙4。
步骤十：参照图2和图3f，根据工艺流程S7，在侧墙4完成后，采用离子注入技术，从侧墙4两侧往衬底1中注入磷离子以在侧墙4两侧的第一轻掺杂区51a和第二轻掺杂区61a分别形成第一重掺杂区52a和第二重掺杂区62a。
在该实施例2中，衬底1的材料为p型掺杂Si(p-Si)，此处第一重掺杂区52a和第二重掺杂区62a为n型重掺杂区(n+)。
步骤十一：参照图2和图3f，根据工艺流程S8，采用磁控溅射工艺沉积一层厚度为80nm的电极金属Ni覆盖在栅结构3和衬底1上。
步骤十二：参照图2和图3f，根据工艺流程S9，将步骤一至步骤十一形成的结构进行快速热退火(RTA)，退火温度为700℃，退火时间约30秒，退火在N2气氛中进行。在该步骤中，氧化铪基铁电薄膜33b、源区5、漏区6、第一金属硅化物层71和第二金属硅化物层72的形成原理和过程与实施例1相同，在此不再赘述。
步骤十三：参照图2和图3f，根据工艺流程S10，采用湿法工艺刻蚀掉步骤十一沉积的而步骤十二退火未反应的电极金属，得到氧化铪基铁电栅场效应晶体管。
实施例3
请参照图2以及图3a-3f，实施3提供了一种氧化铪基铁电栅场效应晶体管的制备方法，其中，所选衬底1为n型掺杂硅(n-Si)，该制备方法包括以下步骤：
步骤一：参照图2和图3a，首先根据工艺流程S1采用标准清洗工艺清洗衬底1。然后根据工艺流程S2通过浅槽隔离(STI)技术在衬底1上形成隔离区2，隔离区2外的区域定义为有源区。
步骤二：参照图2和图3b，首先采用标准清洗工艺再次清洗衬底1，去除有源区表面的氧化层，根据工艺流程S31，首先采用化学氧化工艺在衬底1上生长0.7nm的SiO2，然后采用原子层沉积工艺沉积3nm的La2O3，生长的SiO2和La2O3一起作为缓冲层31。
步骤三：参照图2和图3b，根据工艺流程S32采用磁控溅射沉积工艺在步骤二形成的缓冲层31上形成厚度为15nm的HfN0.8作为浮栅电极32。
步骤四：参照图2和图3b，根据工艺流程S33采用磁控溅射沉积工艺在步骤三形成的浮栅电极32上沉积厚度为8nm的掺杂氧化铪薄膜层33a，掺杂氧化铪薄膜层33a的材料为Si掺杂氧化铪(Si:HfO2)，掺杂含量为4％。
步骤五：参照图2和图3b，根据工艺流程S34采用磁控溅射工艺在掺杂氧化铪薄膜层33a上沉积厚度为5nm的HfN1.1作为控制栅电极34。
步骤六：参照图2和图3b，根据工艺流程S35采用化学气相沉积工艺在步骤五所述的HfN1.1控制栅电极34上沉积厚度为80nm的薄膜电极层35，薄膜电极层35的材料为TiN。
步骤七：参照图2和图3c，根据工艺流程S4采用反应离子刻蚀技术刻蚀步骤二至步骤六形成的多层薄膜结构，形成栅结构3。
步骤八：参照图2和图3d，根据工艺流程S5中的轻掺杂漏工艺(LDD)，以步骤七形成的栅结构3为掩模，采用离子注入方法，从栅结构3的两侧往衬底1中注入B离子以分别形成第一轻掺杂区51a和第二轻掺杂区61a。
在实施例3中，衬底1的材料为n型掺杂硅(n-Si)，此处第一轻掺杂区51a和第二轻掺杂区61a为低能量浅结轻掺p区域(p-)。
步骤九：参照图2和图3e，根据工艺流程S6，首先采用化学气相沉积法沉积一层厚度为150nm的二氧化硅覆盖在栅结构3和衬底1上，随后用干法刻蚀工艺刻蚀掉这一层二氧化硅，由于各向异性，在栅结构3的两侧保留了部分二氧化硅，形成侧墙4。
步骤十：参照图2和图3f，根据工艺流程S7，在侧墙4完成后，采用离子注入技术，从侧墙4两侧往衬底1中注入B离子以在侧墙4两侧的第一轻掺杂区51a和第二轻掺杂区61a分别形成第一重掺杂区52a和第二重掺杂区62a。
在该实施例3中，衬底1的材料为n型掺杂硅(n-Si)，此处第一重掺杂区52a和第二重掺杂区62a为n型重掺杂区(p+)。
步骤十一：参照图2和图3f，根据工艺流程S8，采用磁控溅射工艺沉积一层厚度为100nm的电极金属Co覆盖在栅结构3和衬底1上。
步骤十二：参照图2和图3f，根据工艺流程S9，将步骤十一形成的器件结构进行快速热退火(RTA)，退火温度为1000℃，退火时间约1秒，退火在Ar气氛中进行。在该步骤中，氧化铪基铁电薄膜层33b、源区5、漏区6、第一金属硅化物层71和第二金属硅化物层72的形成原理和过程与实施例1相同，在此不再赘述。
步骤十三：参照图2和图3f，根据工艺流程S10，采用湿法工艺刻蚀掉步骤十一沉积的而步骤十二退火未反应的电极金属，得到氧化铪基铁电栅场效应晶体管。
本实施例中的氧化铪基铁电栅场效应晶体管的制备方法，通过采用氧化铪基铁电薄膜，使得制备的氧化铪基铁电栅场效应晶体管具有较好的可微缩性，可提高存储器的存储密度，解决了现有技术中的铁电栅场效应晶体管微缩性较差，器件的等比例缩小工艺受限的技术问题；通过采用热稳定性能优异的HfNx(0<x≤1.1)作为浮栅电极和控制栅电极，HfNx(0<x≤1.1)作为Hf系金属，很好的解决了现有技术中的浮栅电极和控制栅电极在结晶退火过程中与氧化铪基铁电薄膜的界面反应，避免了元素扩散，提高了铁电栅场效应晶体管的电学可靠性；另外，HfNx容易刻蚀，有利于器件集成，解决了现有技术中浮栅电极和控制栅电极采用Pt电极时导致的集成工艺问题。
本发明旨在保护一种氧化铪基铁电栅场效应晶体管及其制备方法，具有如下有益的技术效果：
1、通过采用热稳定性能优异的HfNx(0<x≤1.1)作为浮栅电极和控制栅电极，HfNx(0<x≤1.1)作为Hf系金属，很好的解决了现有技术中的浮栅电极和控制栅电极在结晶退火过程中与氧化铪基铁电薄膜的界面反应，避免了元素扩散，提高了铁电栅场效应晶体管的电学可靠性。
2.本发明提供的氧化铪基铁电栅场效应晶体管的制备方法为前栅工艺，能够实现高的集成密度，并且引入自对准工艺，即以刻蚀后形成的栅结构为掩膜，然后采用离子注入工艺，在栅结构两侧形成轻掺杂区，这种方法可降低工艺难度。
3.采用RTA技术，简化了工艺操作，一方面激活了注入的离子形成氧化铪基铁电栅场效应晶体管的源区和漏区；另一方面使掺杂氧化铪薄膜层结晶形成铁电相，即形成氧化铪基铁电薄膜；还可在源区、漏区和栅结构上形成金属硅化物层，降低了接触电阻。
应当理解的是，本发明的上述具体实施方式仅仅用于示例性说明或解释本发明的原理，而不构成对本发明的限制。因此，在不偏离本发明的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。此外，本发明所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (17)

1.一种氧化铪基铁电栅场效应晶体管，其特征在于，包括：
衬底(1)；
隔离区(2)，设置在所述衬底(1)的周边，其上表面不低于所述衬底(1)的上表面，且底面不低于所述衬底(1)的底面；
栅结构(3)，包括由下至上依次层叠设置在所述衬底(1)上表面中部的缓冲层(31)、浮栅电极(32)、氧化铪基铁电薄膜层(33b)、控制栅电极(34)和薄膜电极层(35)；
侧墙(4)，设置在所述栅结构(3)外侧，其内表面紧贴所述栅结构(3)；
源区(5)和漏区(6)，相对设置在所述栅结构(3)的两侧，由所述隔离区(2)的内侧朝向所述衬底(1)的中部延伸形成，其上表面与所述衬底(1)齐平，且底面不低于所述隔离区(2)的底面；
第一金属硅化物层(71)，由所述隔离区(2)的内侧朝向所述侧墙(4)延伸形成，其上表面高于所述衬底(1)的上表面，底面高于所述隔离区(2)的底面，且所述第一金属硅化物层(71)的长度小于所述源区(5)或漏区(6)的长度；
第二金属硅化物层(72)，设置在所述栅结构(3)上表面，且其下表面紧贴所述栅结构(3)；
所述浮栅电极(32)和控制栅电极(34)的材料为HfNx，其中，0<x＜1；
所述浮栅电极(32)和控制栅电极(34)的厚度均为5～50nm；
所述氧化铪基铁电薄膜层(33b)的厚度为3～20nm。
2.根据权利要求1所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述缓冲层(31)的材料为SiO2、SiON、Al2O3、La2O3、HfO2、HfON、HfSiON、铝掺杂HfO2(Al:HfO2)中的任意一种或多种；
所述缓冲层(31)的厚度为3～10nm。
3.根据权利要求1-2任一项所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述薄膜电极层(35)的材料为多晶硅、非晶硅、W、TaN、TiN和HfNx(0＜x≤1.1)中的任意一种或多种；
所述薄膜电极层(35)的厚度为10～200nm。
4.根据权利要求1-2任一项所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述第一金属硅化物层(71)和第二金属硅化物层(72)的材料为TiSi2、CoSi2和NiSi2中的任意一种；
所述第一金属硅化物层(71)和第二金属硅化物层(72)的厚度均为5～30nm。
5.根据权利要求3所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述第一金属硅化物层(71)和第二金属硅化物层(72)的材料为TiSi2、CoSi2和NiSi2中的任意一种；
所述第一金属硅化物层(71)和第二金属硅化物层(72)的厚度均为5～30nm。
6.根据权利要求1、2或5中任一项所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述氧化铪基铁电薄膜层(33b)中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种。
7.根据权利要求3所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述氧化铪基铁电薄膜层(33b)中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种。
8.根据权利要求4所述的氧化铪基铁电栅场效应晶体管，其特征在于，
所述氧化铪基铁电薄膜层(33b)中的掺杂元素为锆(Zr)、铝(Al)、硅(Si)、钇(Y)、锶(Sr)、镧(La)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的至少一种。
9.一种氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，用于制备如权利要求1-8任一项所述的氧化铪基铁电栅场效应晶体管，包括：
S1，清洗衬底(1)；
S2，在所述衬底(1)的周边设置隔离区(2)，所述隔离区(2)的上表面不低于所述衬底(1)的上表面，且底面高于所述衬底(1)的底面；
S3，在所述衬底(1)上形成多层薄膜结构；
S4，刻蚀S3形成的所述多层薄膜结构，形成栅结构(3)；其中，刻蚀工艺为反应离子刻蚀工艺；
S5，在所述衬底(1)上、栅结构(3)的两侧采用轻掺杂漏工艺分别形成第一轻掺杂区(51a)和第二轻掺杂区(61a)；
S6，在所述栅结构(3)的两侧形成侧墙(4)，所述侧墙(4)的内表面紧贴所述栅结构(3)；
S7，在所述侧墙(4)两侧的第一轻掺杂区(51a)和第二轻掺杂区(61a)分别形成第一重掺杂区(52a)和第二重掺杂区(62a)；其中，采用离子注入工艺，在所述侧墙(4)两侧的第一轻掺杂区(51a)和第二轻掺杂区(61a)分别形成第一重掺杂区(52a)和第二重掺杂区(62a)；
S8，在S7形成的器件结构上沉积电极金属；其中，所述沉积电极金属的工艺为磁控溅射工艺或化学气相沉积工艺；
S9，将S8所形成的器件结构进行快速热退火，以激活步骤S5和S7中注入的离子以形成源区(5)和漏区(6)，以及在所述源区(5)和漏区(6)上方形成第一金属硅化物层(71)，并在所述栅结构(3)上表面形成第二金属硅化物层(72)；所述的快速热退火操作中，退火温度为400～1000℃，退火时间为1～60秒；
S10，刻蚀掉S8沉积的而S9退火未反应的电极金属，得到所述的氧化铪基铁电栅场效应晶体管；其中，所述的刻蚀工艺为湿法刻蚀工艺。
10.根据权利要求9所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，S3所述的形成多层薄膜结构的操作包括以下步骤：
S31，在所述衬底(1)上表面形成缓冲层(31)；
S32，在所述缓冲层(31)上表面形成浮栅电极(32)；
S33，在所述浮栅电极(32)上表面形成掺杂氧化铪薄膜层(33a)；
S34，在所述掺杂氧化铪薄膜层(33a)上表面形成控制栅电极(34)；
S35，在所述控制栅电极(34)上表面形成薄膜电极层(35)。
11.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，S9所述的快速热退火操作中，还包括：
所述掺杂氧化铪基薄膜层(33a)形成铁电相，即形成氧化铪基铁电薄膜层(33b)。
12.根据权利要求9所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，
S9所述快速热退火操作在真空或惰性气体中进行；其中，所述惰性气体为N2或Ar。
13.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，
其中，步骤S31中，形成缓冲层(31)的工艺为原子层沉积工艺、化学气相沉积工艺、化学氧化工艺或热氧化工艺。
14.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，其中，步骤S32中，形成浮栅电极(32)的工艺为原子层沉积工艺、化学气相沉积工艺或磁控溅射工艺。
15.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，步骤S33中，形成掺杂氧化铪薄膜层(33a)的工艺为原子层沉积工艺、金属有机物化学气相沉积工艺或磁控溅射工艺。
16.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，
步骤S34中，形成控制栅电极(34)的工艺为磁控溅射工艺、化学气相沉积工艺、或原子层沉积工艺。
17.根据权利要求10所述的氧化铪基铁电栅场效应晶体管的制备方法，其特征在于，
步骤S35中，形成薄膜电极层(35)的工艺为磁控溅射工艺或化学气相沉积工艺。
CN201910233623.6A 2019-03-26 2019-03-26 一种氧化铪基铁电栅场效应晶体管及其制备方法 Active CN109950316B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910233623.6A CN109950316B (zh) 2019-03-26 2019-03-26 一种氧化铪基铁电栅场效应晶体管及其制备方法
PCT/CN2019/080759 WO2020191793A1 (zh) 2019-03-26 2019-04-01 一种氧化铪基铁电栅场效应晶体管及其制备方法
US17/485,417 US11502083B2 (en) 2019-03-26 2021-09-25 Hafnium oxide-based ferroelectric field effect transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910233623.6A CN109950316B (zh) 2019-03-26 2019-03-26 一种氧化铪基铁电栅场效应晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN109950316A CN109950316A (zh) 2019-06-28
CN109950316B true CN109950316B (zh) 2020-03-20

Family

ID=67011610

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910233623.6A Active CN109950316B (zh) 2019-03-26 2019-03-26 一种氧化铪基铁电栅场效应晶体管及其制备方法

Country Status (3)

Country Link
US (1) US11502083B2 (zh)
CN (1) CN109950316B (zh)
WO (1) WO2020191793A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364573B (zh) * 2019-07-17 2022-08-26 湘潭大学 一种存储器件、存储器及制备存储器件的方法
CN110459611B (zh) * 2019-08-19 2022-05-24 湘潭大学 一种铁电场效应晶体管及其制备方法
CN112259552A (zh) * 2020-10-20 2021-01-22 湘潭大学 一种铁电场效应晶体管存储器及其制备方法
CN112349792B (zh) * 2020-11-06 2023-01-31 浙江师范大学 一种单晶硅钝化接触结构及其制备方法
CN112864229A (zh) * 2021-03-08 2021-05-28 中国科学院微电子研究所 一种nmos晶体管及其制造方法、三维异质集成芯片
CN114988470B (zh) * 2022-05-26 2024-04-05 湘潭大学 一种氧化铪基铁电薄膜、电容结构、晶体管及制备方法
CN116742299B (zh) * 2023-05-04 2023-12-26 西安电子科技大学 一种铁电薄膜移相器、晶圆级相控阵芯片系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1259703C (zh) * 2002-08-29 2006-06-14 上海宏力半导体制造有限公司 改善硅外延层中晶格缺陷的半导体组件制造方法
US7297602B2 (en) * 2003-09-09 2007-11-20 Sharp Laboratories Of America, Inc. Conductive metal oxide gate ferroelectric memory transistor
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
KR100688575B1 (ko) * 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
KR20150036987A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP6920192B2 (ja) * 2017-12-28 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108321197A (zh) * 2018-02-24 2018-07-24 中国科学院微电子研究所 一种遂穿场效应晶体管及其制造方法
US10453862B1 (en) * 2018-03-28 2019-10-22 Sandisk Technologies Llc Ferroelectric non-volatile memory

Also Published As

Publication number Publication date
US20220020747A1 (en) 2022-01-20
WO2020191793A1 (zh) 2020-10-01
CN109950316A (zh) 2019-06-28
US11502083B2 (en) 2022-11-15

Similar Documents

Publication Publication Date Title
CN109950316B (zh) 一种氧化铪基铁电栅场效应晶体管及其制备方法
US7432139B2 (en) Methods for forming dielectrics and metal electrodes
JP4465413B1 (ja) 誘電体膜、誘電体膜の製造方法、半導体装置、および、記録媒体
CN108122909A (zh) 半导体器件及其制造方法
US20220020855A1 (en) Gate-last ferroelectric field effect transistor and manufacturing method thereof
CN109727870A (zh) 半导体器件及其制造方法
US20140117465A1 (en) Ge-based nmos device and method for fabricating the same
US11387149B2 (en) Semiconductor device and method for forming gate structure thereof
US9263595B2 (en) Non-volatile memories and methods of fabrication thereof
US20070001231A1 (en) Material systems for dielectrics and metal electrodes
JP2000077658A (ja) 半導体装置の製造方法
US10707329B2 (en) Vertical fin field effect transistor device with reduced gate variation and reduced capacitance
CN109962112B (zh) 一种铁电栅场效应晶体管及其制备方法
CN103578991A (zh) 半导体器件制造方法
US20230387299A1 (en) Semiconductor device and method
US11823894B2 (en) Semiconductor devices and methods of manufacture
CN102479812B (zh) 半导体器件及其制造方法
KR20210033346A (ko) 전자 소자 및 그 제조방법
US11710665B2 (en) Semiconductor device and method of manufacture
US20230363170A1 (en) Memory device and method for forming the same
KR102538816B1 (ko) 반도체 디바이스 및 방법
WO2007005312A1 (en) Material systems for dielectrics and metal electrodes and methods for formation thereof
CN108630538A (zh) 一种半导体器件及其制造方法和电子装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant