CN102479812B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件，包括衬底、位于所述衬底中的沟道区、源漏区、位于所述沟道区上的栅极和栅极侧墙以及位于所述源漏区上的镍基硅化物，其特征在于：所述镍基硅化物为外延生长的薄膜层。通过合理设置镍基硅化物材质以及处理温度，使得镍基硅化物可以承受为了消除DRAM电容缺陷而进行的高温退火，从而可以降低DRAM的MOSFET源漏寄生电阻和接触电阻，同时也可与现有CMOS制造技术兼容。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，特别地涉及一种具有热稳定性镍硅化物的新型金属氧化物半导体场效应晶体管(MOSFET)结构及其制造方法。
背景技术
MOS存储器是VLSI典型代表产品，发展异常迅猛，产品不断更新。MOS存储器最主要产品是随机存取存储器(RAM)，分为靠双稳态电路存储信息的静态随机存取存储器(SRAM)，以及靠电容存储信息的动态随机存取存储器(DRAM)。
DRAM单元早在上世纪70年代中期就发展成为单管结构的标准DRAM单元电路形式。如图1所示为单管单元的等效电路，单管单元由一个MOS管和一个电容组成(1T1C结构)，MOS管起选择控制作用，电容用来存储信息。MOS管栅极接字线(word line，WL)，漏极接位线(bit line，BL)。字线和位线与单元阵列之外的外围逻辑晶体管相连，为单元提供选择信号。基本上，晶片上的外围逻辑晶体管与DRAM单元是同时制造的。
如图2所示，为DRAM单管单元的剖面图。在体硅衬底10或SOI衬底20上形成DRAM单元中MOSFET11或21，MOSFET11、21分别具有源/漏区12/13和22/23，在衬底中MOSFET侧部形成有电容14和24。为了减小电阻，在外围逻辑晶体管和DRAM单元MOSFET的源漏区上均使用硅化物，如图2中硅化物15、25所示，以改进其电学性能。对于DRAM单元来说，为了减少在电容介电层以及在介电层和电极之间界面处的缺陷，通常需要在高温，例如750℃下退火30分钟。通过该退火因此可减少电容泄漏并提高可靠性。
由于CoSi2的电阻低(15至20μΩ/cm)且其形成温度约为850℃而与DRAM电容的高退火温度一致，CoSi2目前被广泛应用在DRAM制造中作为源/漏区接触材料。
但是，CoSi2不能与先进的CMOS技术兼容。在亚50nm技术中放弃CoSi2的原因在于：
1.非常窄的栅极(约50nm)将导致电阻增大(精细线宽效应)；
2.硅化工艺期间耗费大量Si，特别是对于制造具有超浅结或在薄SOI衬底上的器件而言是不可忍受和有害的；
3.固有的粗糙CoSi2/Si界面会降低器件的性能；
4.在表面处以及在退火氛围中，器件对于氧的污染是敏感的。
由于CoSi2的上述问题，镍基硅化物被用于在DRAM制造中替代CoSi2。其具有低电阻(10.5至15μΩ/cm)、低硅耗、低接触电阻。但是其具有低熔点，热稳定性不高，在DRAM电容的退火温度(750℃)下易于凝结成块。
当前CMOS技术关键尺寸已经缩减至亚50nm，而源/漏结也变得越来越浅，因此源漏区中的镍基接触硅化物的厚度也需要越来越薄。
根据热力学原理，镍基硅化物薄膜越薄，越容易凝结成块。因此，随着CMOS技术关键尺寸的缩减，镍基硅化物薄膜的热稳定性也随之恶化。因此，如何在DRAM制造中继续使用镍基硅化物作为接触材料是个问题。
在DRAM的制造工艺中，已有很多努力实践来改进镍基硅化物的热稳定性以便与其中电容的高温退火相匹配，其中包括：
1.使用镍和其他金属的合金；
2.向镍基硅化物中掺入某些元素，例如碳C或氮N。
镍与其他金属的合金可增强其热稳定性，但是改进效果有限。此外，合金的镍基硅化物通常会受到合金扩散导致的电阻升高的影响。向镍基硅化物中掺入元素也并非最优选择，因为可能发生大量泄漏电流。除了泄漏电流，由于添加物导致的电阻增大也是另一个考虑因素。
总而言之，DRAM晶体管制造中广泛使用硅化物做源漏接触，以便降低源漏寄生电阻和接触电阻，CoSi2由于技术本身具有一些缺点而无法继续使用，人们希望在该工业领域使用镍基硅化物，但是镍基硅化物通常不能够承受DRAM电容的高退火温度。
因此，需要一种具有热稳定性的镍基硅化物来作为DRAM的源漏接触。
发明内容
本发明提供了一种具有热稳定性镍硅化物的MOSFET，包括衬底、位于衬底中的沟道区、源漏区、沟道区上的栅极和栅极侧墙，以及位于源漏区上的镍基硅化物，其特征在于：镍基硅化物为外延生长的薄膜层。
其中，源漏区可位于衬底中沟道区两侧，或是位于衬底上栅极/侧墙结构两侧；镍基硅化物可为NiSi2-y(0≤y＜1)或Ni1-xPtxSi2-y(0≤x，y＜1)，其厚度可为1-12nm；衬底可为体硅或SOI；衬底、源漏区、镍基硅化物上以及栅极侧墙周围还可具有氧化绝缘层；栅极可为由高k栅极介电层和金属栅极层组成的堆叠结构。
本发明还提供了一种制造具有热稳定性镍硅化物的MOSFET的方法，包括：在衬底上形成栅极结构和隔离侧墙；在栅极结构和隔离侧墙两侧形成源漏区；沉积金属薄层Ni或Ni-Pt；执行第一退火，形成镍基硅化物；去除未反应的金属；执行第二退火，消除DRAM电容缺陷。
其中，第一退火和第二退火也可同时进行，也即第一退火的温度时间均满足消除DRAM电容缺陷所需的第二退火的要求，无需额外的第二退火步骤，具体而言，就是仅有一次退火，但此时的温度应该是高温700-850℃，时间为1至60分钟。沉积的金属薄层厚度为1至5nm；第一退火温度为500至850℃，第二退火温度为700至850℃、第二退火时间为1至60分钟。
其中，栅极结构的形成可包括：在沟道区上形成虚拟栅极以及虚拟栅极两侧的侧墙；沉积氧化绝缘层并平坦化；去除虚拟栅极，沉积高k栅极介电层和金属栅极层组成堆叠结构；平坦化堆叠结构直至露出氧化绝缘层。
其中，沉积金属薄层Ni或NiPt的步骤可包括：在氧化绝缘层上涂光刻胶，光刻形成接触孔直至接触源漏区，剥除光刻胶，沉积金属薄层。
由此，依照本发明可在外围逻辑晶体管和DRAM单元晶体管的源漏区同时形成超薄的外延生长接触硅化物，由于合理控制硅化物材质以及第一退火的温度，使得生成的该镍基硅化物可承受为了消除DRAM电容缺陷而进行的高温第二退火，因此具有高热稳定性。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
图1显示了现有技术的DRAM单管单元的等效电路；
图2显示了现有技术的DRAM单管单元的剖面图；
图3a至图5b显示了依照本发明第一实施例的未提升源漏MOSFET制造方法；
图6a至图8b显示了依照本发明第二实施例的提升源漏MOSFET制造方法；
图9a至图14b显示了依照本发明第三实施例的未提升源漏MOSFET制造方法；以及
图15a至图21b显示了依照本发明第四实施例的提升源漏MOSFET制造方法。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了具有热稳定性镍基硅化物的新型DRAM器件结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
第一实施例如图3a至5b所示，提供了一种源漏区未提升的具有热稳定性镍基硅化物DRAM单元MOSFET的制造方法。
首先，形成MOSFET基本结构。如图3a所示，在体硅衬底100中沟道区120上方通过例如在薄层栅介质层上沉积单层或多层多晶硅和/或栅极金属的方式形成栅极结构130，在栅极结构130周围形成例如为氮化物的隔离侧墙140，然后通过例如掺杂注入的方式形成源漏区110。类似地，也可以在SOI衬底上依次形成上述结构，如图3b所示，其中SOI衬底包括底层的硅衬底101、硅衬底101上的埋氧层102以及埋氧层102上的薄层硅103，源漏区110、沟道区120形成在薄层硅103中。优选地，各个DRAM单管单元之间也可以具有浅沟槽隔离(STI)104。
其次，沉积镍基硅化物的先导物。参照图4a和图4b，在整个基本结构上通过例如溅射或蒸发的方式沉积一薄层150，其材质为镍(Ni)或镍铂合金(Ni-Pt)，其厚度约为1至5nm。
然后，执行第一退火。如图5a和5b所示，沉积薄层150后，在500至850℃下进行退火，以便在源漏区中形成外延生长的镍基硅化物160，镍基硅化物160厚度为1至12nm。薄层150为Ni时镍基硅化物160为NiSi2-y，而薄层150为Ni-Pt时镍基硅化物160为Ni1-xPtxSi2-y，其中x和y范围均为大于等于0且小于1。
接着，剥除未反应的Ni或Ni-Pt，留下最终结构。
最后，可执行第二退火。在700至850℃下进行退火1至60分钟，以减少DRAM电容的缺陷。
可选地，硅化物形成过程的第一退火以及为了消除DRAM电容缺陷的第二退火步骤也可以同时进行，也即第一退火的温度时间均满足消除DRAM电容缺陷所需的第二退火的要求，无需额外的第二退火步骤，具体而言，就是仅有一次退火，但此时的温度应该是高温700-850℃，时间为1至60分钟。
第二实施例如图6a至8b所示，提供了一种源漏区提升的具有热稳定性镍基硅化物DRAM单元MOSFET的制造方法。
首先，与第一实施例类似，如图3a、3b所示，在衬底上沉积栅极结构以及栅极侧墙。
其次，在体硅衬底100或SOI衬底的薄层硅103上通过选择性外延生长形成提升的源漏区111，如图6a和图6b所示，其材质可以为Si、SiGe或SiC等等。
然后，沉积镍基硅化物的先导物。参照图7a和图7b，在整个基本结构上通过例如溅射或蒸发的方式沉积一薄层150，其材质为镍(Ni)或镍铂合金(Ni-Pt)，其厚度约为1至5nm。
接着，如图8a、8b所示，与第一实施例类似地，沉积薄层150后，在500至850℃下进行退火，以便在源漏区中形成外延生长的镍基硅化物160，薄层150为Ni时镍基硅化物160为NiSi2-y而薄层150为Ni-Pt时镍基硅化物160为Ni1-xPtxSi2-y，其中x和y范围均为大于等于0且小于1。接着，剥除未反应的Ni或Ni-Pt，留下最终结构。最后，可执行第二退火。在700至850℃下进行退火1至60分钟，以减少DRAM电容的缺陷。可选地，硅化物形成过程的第一退火以及为了消除DRAM电容缺陷的第二退火步骤也可以同时进行，也即第一退火的温度时间均满足消除DRAM电容缺陷所需的第二退火的要求，无需额外的第二退火步骤，具体而言，就是仅有一次退火，但此时的温度应该是高温700-850℃，时间为1至60分钟。
第一实施例和第二实施例均是先形成栅极结构，然后形成源漏区，接着沉积金属并退火形成硅化物。制造DRAM的单元MOSFET时，也可以最后形成栅极。
第三实施例如图9a至14b所示，提供了一种源漏区未提升的具有热稳定性镍基硅化物DRAM单元MOSFET的制造方法。
首先，形成MOSFET基本结构。如图9a所示，在体硅衬底100中沟道区120上方通过例如沉积的方式形成多晶硅的虚拟栅极131，在虚拟栅极131周围形成例如为氮化物的隔离侧墙140，然后通过例如掺杂注入的方式形成源漏区110。类似地，也可以在SOI衬底上依次形成上述结构，如图9b所示，其中SOI衬底包括底层的硅衬底101、硅衬底101上的埋氧层102以及埋氧层102上的薄层硅103，沟道区120形成在薄层硅103中。优选地，各个DRAM单管单元之间也可以具有浅沟槽隔离(STI)104。在基本结构上通过例如为沉积的方式形成氧化绝缘层170，并通过例如为化学机械抛光(CMP)的方式使其平坦化。
其次，如图10a和10b所示，通过例如为刻蚀的方式去除多晶硅的虚拟栅极131，留下相应的开口。
随后，如图11a和11b所示，在去除了虚拟栅极131留下的开口内以及在整个氧化绝缘层170上，依次沉积高介电常数(高k)的栅极介电层180以及金属栅材料190，构成栅堆叠层。
然后，如图12a和12b所示，通过CMP平坦化该包括高k材料180和金属栅190的栅堆叠层以形成栅堆叠结构，直至露出氧化绝缘层170。
接着，如图13a和13b所示，使用光刻技术形成接触孔200。具体地，在氧化绝缘层170上涂抹光刻胶210，烘干后曝光显影，在将要形成源漏区110的对应区域内去除光刻胶，随后刻蚀氧化绝缘层170并在其中形成接触孔200。
随后，参照图14a和图14b，与实施例一类似地形成后续结构。先剥除光刻胶210。在整个基本结构上通过例如溅射或蒸发的方式沉积一薄层150，其材质为镍(Ni)或镍铂合金(Ni-Pt)，其厚度约为1至5nm。沉积薄层150后，在500至850℃下进行第一退火，以便在源漏区中形成外延生长的镍基硅化物160，薄层150为Ni时镍基硅化物160为NiSi2-y而薄层150为Ni-Pt时镍基硅化物160为Ni1-xPtxSi2-y，其中x和y范围均为大于等于0且小于1。剥除未反应的Ni或Ni-Pt，留下最终结构。最后，可在700至850℃下进行第二退火1至60分钟，以减少DRAM电容的缺陷。
可选地，硅化物形成过程的第一退火以及为了消除DRAM电容缺陷的第二退火步骤也可以同时进行，也即第一退火的温度时间均满足消除DRAM电容缺陷所需的第二退火的要求，无需额外的第二退火步骤，具体而言，就是仅有一次退火，但此时的温度应该是高温700-850℃，时间为1至60分钟。
第四实施例如图15a至21b所示，提供了一种源漏区提升的具有热稳定性镍基硅化物DRAM单元MOSFET的制造方法。
首先，如图15a、15b所示，形成基本结构。在体硅衬底100或SOI衬底的薄硅层103上沉积虚拟栅极131以及栅极侧墙。通过选择性外延生长形成提升的源漏区111，其材质可以为Si、SiGe或SiC等等。
其次，在基本结构上通过例如为沉积的方式形成氧化绝缘层170，并通过例如为化学机械抛光(CMP)的方式使其平坦化，如图16a、16b所示。
再次，如图17a和17b所示，通过例如为刻蚀的方式去除多晶硅的虚拟栅极131，留下相应的开口。
随后，如图18a和18b所示，在去除了虚拟栅极131留下的开口内以及在整个氧化绝缘层170上，依次沉积高介电常数(高k)的栅极介电层180以及金属栅材料190，构成栅堆叠层。
然后，如图19a和19b所示，通过CMP平坦化该包括高k材料180和金属栅190的栅堆叠层以形成栅堆叠结构，直至露出氧化绝缘层170。
接着，如图20a和20b所示，使用光刻技术形成接触孔200。具体地，在氧化绝缘层170上涂抹光刻胶210，烘干后曝光显影，在提升源漏区111的对应区域内去除光刻胶，随后刻蚀氧化绝缘层170并在其中形成接触孔200。
随后，参照图21a和图21b，与实施例三类似地形成后续结构。先剥除光刻胶210。在整个基本结构上通过例如溅射或蒸发的方式沉积一薄层150，其材质为镍(Ni)或镍铂合金(Ni-Pt)，其厚度约为1至5nm。沉积薄层150后，在500至850℃下进行第一退火，以便在源漏区中形成外延生长的镍基硅化物160，薄层150为Ni时镍基硅化物160为NiSi2-y而薄层150为Ni-Pt时镍基硅化物160为Ni1-xPtxSi2-y，其中x和y范围均为大于等于0且小于1。剥除未反应的Ni或Ni-Pt，留下最终结构。最后，还可在700至850℃下进行第二退火1至60分钟，以减少DRAM电容的缺陷。
可选地，硅化物形成过程的第一退火以及为了消除DRAM电容缺陷的第二退火步骤也可以同时进行，也即第一退火的温度时间均满足消除DRAM电容缺陷所需的第二退火的要求，无需额外的第二退火步骤，具体而言，就是仅有一次退火，但此时的温度应该是高温700-850℃，时间为1至60分钟。
由于合理控制硅化物材质以及第一退火的温度，使得生成的该镍基硅化物可承受为了消除DRAM电容缺陷而进行的高温第二退火，因此具有得到的镍基硅化物具有高热稳定性，从而可以降低DRAM的MOSFET源漏寄生电阻和接触电阻，同时也可与现有CMOS制造技术兼容。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (12)
1.一种半导体器件，包括衬底、位于所述衬底中的沟道区、源漏区、位于所述沟道区上的栅极和栅极侧墙，以及位于所述源漏区上的镍基硅化物，其特征在于：所述镍基硅化物为外延生长的薄膜层，镍基硅化物为NiSi2-y或Ni1-xPtxSi2-y，其中x和y均为大于0且小于1的数，镍基硅化物的厚度为1-12nm，所述镍基硅化物能够承受700至850℃的高温退火。
2.如权利要求1所述的半导体器件，其中，所述源漏区位于所述衬底中沟道区的两侧，或是位于所述衬底上所述栅极侧墙的两侧。
3.如权利要求1或2任一项所述的半导体器件，其中，所述衬底为体硅或SOI。
4.如权利要求1所述的半导体器件，其中，还包括氧化绝缘层，位于所述衬底、所述源漏区和所述镍基硅化物上，以及位于栅极侧墙周围。
5.如权利要求1所述的半导体器件，其中，所述栅极为由高k栅极介电层和金属栅极层组成的堆叠结构。
6.一种如权利要求1的半导体器件的制造方法，包括：
在衬底上形成栅极结构和隔离侧墙；
在栅极结构和隔离侧墙两侧形成源漏区；
沉积镍基的金属薄层，沉积的镍基金属薄层为Ni或Ni-Pt，沉积的镍基金属薄层的厚度为1至5nm；
执行第一退火，形成镍基硅化物，所述镍基硅化物为NiSi2-y或Ni1-xPtxSi2-y，其中x和y均为大于0且小于1的数；
去除未反应的镍基的金属薄层，留下的镍基硅化物的厚度为1-12nm；
去除未反应的镍基金属薄层之后，在700至850℃下执行第二退火，以消除DRAM电容缺陷。
7.如权利要求6所述的半导体器件的制造方法，其中，所述第一退火温度为500至850℃。
8.如权利要求7所述的半导体器件的制造方法，其中，所述第一退火温度为700至850℃，退火时间为1至60分钟。
9.如权利要求6至8任一项所述的半导体器件的制造方法，其中，所述第二退火时间为1至60分钟。
10.如权利要求6至8任一项所述的半导体器件的制造方法，其中，形成源漏区的步骤包括：通过掺杂注入的方式在衬底中沟道区两侧形成源漏区，或是通过选择性外延生长在衬底上隔离侧墙两侧形成提升的源漏区。
11.如权利要求6至8任一项所述的半导体器件的制造方法，其中，栅极结构的形成包括步骤：在衬底中的沟道区上形成虚拟栅极以及虚拟栅极两侧的隔离侧墙；沉积氧化绝缘层并平坦化；去除所述虚拟栅极，沉积高k栅极介电层和金属栅极层组成堆叠结构；平坦化所述堆叠结构直至露出所述氧化绝缘层。
12.如权利要求11所述的半导体器件的制造方法，其中，沉积金属薄层的步骤包括：在所述氧化绝缘层上涂光刻胶，光刻形成接触孔直至接触源漏区，剥除所述光刻胶，沉积金属薄层。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |