TWI466293B - 具有金屬閘極堆疊之積體電路與其形成方法 - Google Patents

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Description

具有金屬閘極堆疊之積體電路與其形成方法
本發明係關於積體電路，更特別關於其凸起的源極/汲極結構。
當半導體元件如金氧半場效電晶體(MOSFET)的尺寸隨著不同的技術節點越來越小，可採用高介電材料及金屬以形成閘極堆疊。如此一來，位於半導體基板上的層間介電層將填入相鄰之閘極堆疊間的區域。然而高密度的閘極陣列其腳距(pitch)過小，使層間介電層難以有效填入相鄰之閘極堆疊間的區域。如此一來，層間介電層內將產生孔洞，造成金屬殘留或開觸(open contact)。綜上所述，目前亟需新的結構及對應的形成方法以解決層間介電層中的孔洞所造成的問題。
本發明提供一種具有金屬閘極堆疊之積體電路，包括半導體基板；閘極堆疊位於半導體基板上，其中閘極堆疊包括高介電材料層與位於高介電材料層上的第一金屬層；以及凸起的源極/汲極區位於閘極堆疊之側壁上，且凸起的源極/汲極區係由磊晶法形成；其中半導體基板包括矽鍺特徵位於凸起的源極/汲極區下。
本發明亦提供一種具有金屬閘極堆疊之積體電路，包括半導體基板；N型金氧半電晶體形成於半導體基板上，其中N型金氧半電晶體包括第一閘極堆疊，具有高介電材料層與第一金屬層位於高介電材料層上；第一閘極間隔物位於第一閘極堆疊之側壁上；以及第一凸起的源極及第一凸起的汲極，於水平方向接觸第一閘極間隔物的側壁；以及P型金氧半電晶體形成於半導體基板上，其中P型金氧半電晶體包括第二閘極堆疊，具有第二高介電材料層與第二金屬層位於高介電材料層上；第二閘極間隔物位於第二閘極堆疊之側壁上；以及第二凸起的源極及第二凸起的汲極，於水平方向接觸第二閘極間隔物的側壁。
本發明更提供一種具有金屬閘極堆疊之積體電路的形成方法，包括形成犧牲閘極堆疊於半導體基板上；對準犧牲閘極堆疊，形成磊晶矽鍺之源極及汲極於該半導體基板中；以及形成閘極間隔物於犧牲閘極堆疊之側壁上；以及接著對準閘極間隔物，進行磊晶製程以形成凸起的源極與凸起的汲極，且凸起的源極及凸起的汲極於水平方向接觸該閘極間隔物的側壁。
可以理解的是，下述內容提供多種實施例以說明本發明的多種特徵。為了簡化說明，將採用特定的實施例、單元、及組合方式說明。然而這些特例並非用以限制本發明。此外為了簡化說明，本發明在不同圖示中採用相同符號標示不同實施例的類似元件，但上述重複的符號並不代表不同實施例中的元件具有相同的對應關係。舉例來說，形成某一元件於另一元件上包含了兩元件為直接接觸，或者兩者間隔有其他元件這兩種情況。
第1圖係本發明一實施例中的半導體元件50之剖視圖，其包括半導體基板52及一或多個位於半導體基板52上的閘極堆疊54。半導體結構50亦包含源極/汲極56於半導體中，且位於每一閘極堆疊兩側上。每一閘極堆疊54包含高介電材料層與形成於高介電材料層上的導電層，更包含位於導電層上的硬遮罩層。半導體元件更包含閘極間隔物58於閘極堆疊的側壁上。此外，蝕刻停止層60係形成於於對應的閘極堆疊頂部及間隔物之側壁上。層間介電層62則形成於閘極堆疊上以及相鄰的閘極堆疊之間的空隙(gap)。當閘極堆疊之間的空隙尺寸太小時，層間介電層62將無法完全填滿空隙而形成孔洞(void)64。這將造成金屬殘留及開觸。在一實施例中，閘極堆疊之導電層包含多晶矽。在另一實施例中，閘極堆疊之導電層包含金屬層，以及位於金屬層上的多晶矽層。
第2圖係本發明一實施例中具有金屬閘極堆疊之半導體結構100之剖視圖，其包括半導體基板102及一或多個位於半導體基板102上之閘極堆疊104。每一閘極堆疊104包含高介電材料層106與形成於高介電材料層106上的導電層108，更包含位於導電層108上的硬遮罩層110。半導體元件更包含閘極間隔物112於閘極堆疊104的側壁上。在一實施例中，導電層108包含多晶矽。在另一實施例中，導電層108包含金屬層，及位於金屬層上的多晶矽層。
半導體元件100亦包含第一源極/汲極114形成於基板中並未於每一閘極堆疊之兩側上。此外，凸起的源極/汲極特徵116係形成於半導體基板上，分別於水平方向接觸閘極間隔物且於垂直方向接觸第一源極/汲極，如第2圖所示。凸起的源極/汲極特徵116的形成方法為磊晶製程，其形成順序在形成閘極間隔物之後。在一實施例中，凸起的源極/汲極特徵為矽，其形成方法為磊晶矽製程。如此一來，結晶矽將形成於第一源極/汲極上。在一實施例中，凸起的源極/汲極其厚度為約200埃。在另一實施例中，凸起的源極/汲極其厚度約介於100埃至400埃之間。由於形成順序晚於閘極間隔物，凸起的源極/汲極將填入相鄰之閘極堆疊間的空隙中較低的部份，如第2圖所示。
在一實施例中，第一閘極/源極包括輕掺雜汲極(LDD)及重掺雜源極/汲極。在另一實施例中，閘極堆疊側壁上的間隔物包含第一閘極間隔物112，且更包含第二閘極間隔物118，其中LDD對準閘極堆疊之側壁外緣，而重掺雜源極/汲極對準第一間極間隔物112之外緣，而凸起的源極/汲極則對準第二閘極間隔物118的外緣。在一製程中，LDD的形成順序晚於閘極堆疊，接著形成第一閘極間隔物112，再形成重掺雜源極/汲極，之後形成第二閘極間隔物118，最後形成凸起的源極/汲極。在另一實施例中，半導體基板102更包括多種隔離結構，如淺溝槽隔離(STI)120。
此外，蝕刻停止層122係形成於於對應的閘極堆疊頂部，以及位於相鄰閘極堆疊間的空隙中之凸起的源極/汲極上。層間介電層124係形成於閘極堆疊頂部，以及閘極堆疊之間的空隙中。由於閘極堆疊之間的空隙其較低的部份已填入凸起的源極/汲極116，可降低空隙之深寬比。如此一來，當層間介電層124填入閘極堆疊之間的空隙時，可避免形成孔洞並進一步改善元件。
在多個實施例中，蝕刻停止層的厚度介於200埃至400埃之間。閘極堆疊的厚度介於600埃至1200埃之間。在一實施例中，閘極堆疊更包括多晶矽層夾設於金屬層與硬遮罩層之間。閘極堆疊亦包含界面層於高介電材料層與半導體基板之間。在一實施例中，依序形成多層材料之後，再以微影製程曝光及蝕刻製程等圖案化方法形成閘極堆疊。接著形成LDD特徵於基板中，再形成閘極間隔物於閘極堆疊側壁。之後形成第一閘極/源極與基板中，再形成凸起的源極/汲極特徵。
接著進行多種製程步驟以完成半導體元件100。在一實施例中，以化學機械研磨製程(CMP)研磨層間介電層，直到露出甚至移除部份的閘極堆疊。在上述半導體元件100中，閘極堆疊可作為犧牲閘極(dummy gate)，其中部份的閘極堆疊將被移除，以形成閘極溝槽於閘極間隔物之間。接著將一或多層金屬層填入閘極溝槽，以形成半導體元件的金屬閘極堆疊。由於金屬閘極的形成步驟晚於源極/汲極，上述流程可視作後閘極製程(gate last process)。在一實施例中，移除多晶矽層以形成閘極溝槽後，再分別對應NMOS電晶體及PMOS電晶體填入不同的金屬層。在另一實施例中，PMOS電晶體之源極/汲極之第一源極/汲極包含矽鍺特徵，其形成方式為磊晶製程。如此一來，結晶態的矽鍺特徵可形成於矽基板中，以施加應力至PMOS電晶體的通道，以增加載子移動率並改善元件表現。
第3至6圖係本發明另一實施例中，形成具有金屬閘極堆疊的半導體結構之流程剖視圖。半導體元件150之結構與對應之形成方法將配合第3至6圖說明如下。
如第3圖所示，半導體元件150包含半導體基板，其具有NMOS電晶體區102a及PMOS電晶體區102b。NMOS閘極堆疊104a及PMSO閘極堆疊104b分別形成於半導體基板上的NMOS電晶體區102a及PMOS電晶體區102b。每一閘極堆疊包含高介電材料層106及形成於高介電材料層上的多晶矽層108，且更包含硬遮罩層110於多晶矽層上。在一實施例中，每一閘極堆疊更包含蓋層於多晶矽層108與高介電材料層106之間。在另一實施例中，界面層如氧化矽層可形成於半導體基板102與高介電材料層106之間。在一實施例中，半導體基板102更包含隔離結構如淺溝槽隔離120。
半導體元件更包含LDD區114a於基板上，其形成方法係對準對應閘極堆疊之一或多道離子佈植製程，其掺雜種類因NMOS電晶體或PMOS電晶體之需要而不同。半導體元件更包含閘極間隔物於每一閘極堆疊之側壁上。在一實施例中，第一閘極間隔物112係形成於閘極堆疊之側壁上。接著形成重掺雜之源極/汲極114b於基板中，其形成方法為對準第一閘極間隔物112之一或多道離子佈植製程，其掺雜種類因NMOS電晶體或PMOS電晶體之需要而不同。
此外，藉由磊晶法形成矽鍺特徵於基板之PMOS電晶體區上，使結晶態的矽鍺特徵形成於矽基板上，可施加應力至PMOS電晶體的通道，以增加載子移動率並改善元件表現。矽鍺特徵的形成順序可早於源極/汲極的形成順序。如此一來，形成源極/汲極之離子佈植製程可施加至PMOS電晶體區中的矽鍺特徵。在形成矽鍺特徵時，可採用圖案化之遮罩層保護NMOS電晶體區。在一實施例中，圖案化之遮罩層為微影製程所形成之圖案化光阻層。在一實施例中，可直接在PMOS電晶體區之矽基板進行磊晶製程。在另一實施例中，可採用蝕刻製程使PMOS電晶體區之源極/汲極區產生凹陷，再對凹陷之源極/汲極區進行矽鍺磊晶製程。在此例中，源極/汲極包含矽鍺合金。
如第4圖所示，形成第二閘極間隔物118於閘極堆疊之側壁上。在一實施例中，第二閘極間隔物係形成於第一閘極間隔物112之側壁上，並於水平方向接觸第一閘極間隔物112。
如第5圖所示，形成凸起的源極/汲極116於半導體基板上，於水平方向接觸第二閘極間隔物118之側壁，並於垂直方向接觸接觸在第3圖中形成的源極與汲極114b。凸起的源極/汲極116之形成方法為磊晶，其形成順序晚於閘極間隔物之形成順序。在一實施例中，凸起的源極/汲極116係由矽磊晶製程形成的矽。如此一來，可形成結晶態的矽於第一源極/汲極上。在一實施例中，凸起的源極/汲極116之厚度約為200埃。在另一實施例中，凸起的源極/汲極116之厚度約介於100埃至400埃之間。凸起的源極/汲極其形成順序晚於閘極間隔物之形成順序，因此可填入相鄰的閘極間隔物之間的空隙的較低部份，如第5圖所示。
如第6圖所示，形成矽化物層152於凸起的源極/汲極上，以降低接觸電阻。矽化物層152之形成方式可包含沉積金屬層及回火金屬層，使金屬層與矽層反應形成矽化物層後，再移除未反應的金屬層。
形成具有金屬閘極的半導體元件之其他製程如下。在一實施例中，形成蝕刻停止層122於閘極堆疊頂部及位於相鄰之閘極堆疊間的空隙底部之凸起的源極/汲極上。接著形成層間介電層124於蝕刻停止層上，以填入閘極堆疊之間的空隙。由於較低部份的空隙已填入凸起的源極/汲極，可降低空隙之深寬比。如此一來，當層間介電層124填入閘極堆疊之間的空隙時，可避免形成孔洞。在不同的實施例中，蝕刻停止層122之厚度約介於200埃至400埃之間。閘極堆疊如104a或104b之厚度則約介於600埃至1200埃之間。在一實施例中，閘極堆疊亦包含界面層如氧化矽夾設於高介電材料層106及半導體基板102之間。
接著可進行其他製程如CMP研磨層間介電層，直到露出甚至移除部份的閘極堆疊。在上述半導體元件150中，閘極堆疊可作為犧牲閘極(dummy gate)，其中部份的閘極堆疊將被移除，以形成閘極溝槽於閘極間隔物之間。接著將一或多層金屬層填入閘極溝槽，以形成半導體元件的金屬閘極堆疊。在一實施例中，移除多晶矽層以形成閘極溝槽後，再分別對應NMOS電晶體及PMOS電晶體填入不同的金屬層(或金屬閘極層)。在此例中，NMOS與PMOS之金屬層材質不同以符合不同工作函數的需求。金屬層可包含氮化鈦、氮化鉭、氮化鎢、鋁化鈦、氮鋁化鈦、或鈦等材質的組合以分別符合NMOS及PMOS電晶體之需求。
在一實施例中，高介電材料層之形成方法可為分子層沉積(ALD)。其他形成高介電材料層的方法還包括金屬有機化學機械沉積(MOCVD)、物理氣相沉積(PVD)、紫外線-臭氧氧化法、以及分子束晶(MBE)。在一實施例中，高介電材料包含氧化鉿。在另一實施例中，高介電材料包含氧化鋁。此外，高介電材料層亦包含金屬氮化物、金屬矽酸鹽、或其他金屬氧化物。
金屬閘極層之形成方法可為PVD或其他合適製程。金屬閘極層包含氮化鈦。此外，可進一步形成蓋層於高介電材料層與金屬閘極層之間。蓋層可為氧化鑭或其他合適材料。此外，可進一步形成第二金屬層於第一金屬層與後續填入閘極溝槽內的金屬層之間。第二金屬層之材質可為鋁或鎢。
在一實施例中，閘極間隔物可為多層結構，其材質包含氧化矽、氮化矽、氮氧化矽、或其他介電材料。用以摻雜適當區域之N型掺質包括磷、砷、及/或其他材料，P型掺雜包括硼、銦、及/或其他材料。
接著可進一步形成多層內連線(MLI)結構，其包含垂直內連線如習知穿孔或接觸孔，以及水平內連線如金屬線路。不同的內連線特徵可為不同的導電材料如銅、鎢、或矽化物。在一實施例中，鑲嵌製程可用以形成銅內連線結構。在另一實施例中，鎢可用以作為接觸孔之鎢插塞。
半導體基板包含矽。此外，基板亦包含鍺或矽鍺合金。半導體基板可進一步包含其他隔離特徵以隔離不同元件。上述隔離特徵可包含不同製程技術所形成的不同結構。舉例來說，隔離特徵可包含淺溝槽隔離，其形成方法係以蝕刻基板以形成溝槽，接著填入絕緣材料如氧化矽、氮化矽、或氮氧化矽於溝槽中。填滿的溝槽可具有多層結構如熱氧化襯墊層及填入溝槽中的氮化矽層。在一實施例中，淺溝槽隔離的製程順序如下：形成氧化墊層、形成低壓化學氣相沉積(LPCVD)之氮化物層、以光阻及光罩進行圖案化以形成淺溝槽隔離的開口、蝕刻基板以形成溝槽、選擇性的成長一熱氧化襯墊層以改良溝槽界面、以CVD氧化層填入溝槽、使用CMP回蝕刻、以及剝除氮化物以保留淺溝槽隔離結構。
在一實施例中，用以進行多種圖案化之微影製程可包含塗佈光阻、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影光阻、以及硬烘烤。上述微影製程之曝光步驟可插入甚至取代為其他方法如無光罩微影、電子束直寫、離子束直寫、以及分子轉印。
在另一實施例中，用以形成閘極堆疊之硬遮罩包含氮化矽。可藉由微影製程之圖案化光阻層及蝕刻製程，進一步圖案化氮化矽層。此外，其他介電材料亦可作為圖案化硬遮罩層。舉例來說，氮氧化矽可作為硬遮罩層。在其他實施例中，氧化矽層可作為高介電材料層與基板之間的界面層，其形成方法可為熱氧化法或ALD。
本發明之應用並不限於含有MOS電晶體之半導體結構，可延伸至其他含有閘極堆疊之積體電路。舉例來說，半導體元件可含有動態隨機存取記憶體(DRAM)晶胞、單電子電晶體(SET)、及/或其他微電子元件(統稱為微電子元件)。在另一實施例中，半導體元件150包含鰭式場效電晶體(FinFET)。本發明亦可應用於其他種類的電晶體，如單閘極電晶體、雙閘極電晶體、及其他多重閘極電晶體，亦可應用於多種領域如太陽能電池、記憶晶胞、邏輯晶胞、或類似領域。
雖然本發明已揭露多種實施例如上，本技藝人士應理解上述內容在不偏離本發明精神的前提下可加入多種變化、取代、及替換。舉例來說，半導體基板可包含磊晶層。舉例來說，基板可含有磊晶層於基體(bulk)半導體材料上。此外，基板可含有應力以改良表現。舉例來說，磊晶層可包含與基體半導體材料不同的半導體材料，比如以SEG法形成矽層於矽鍺基體上。此外，基板可包含絕緣層上半導體(SOI)結構，如介電埋層。此外，基板可包含介電埋層如氧化埋層(BOX)，其形成方法氧佈植分離技術(SIMOX)、晶圓黏合、選擇性磊晶成長(SEG)、或其他合適方法。
上述元件結構及方法在相同腳距及/或接觸開口的條件下，可降低空隙填充的問題。在其他實施例中，上述元件結構及方法可採用下列策略以改良問題，比如改變間隔物及蝕刻停止層的輪廓、採用較佳填充空隙之介電材料、在沉積層間介電層前先移除硬遮罩層及多晶矽層、或上述之組合。
如此一來，本發明提供具有金屬閘極堆積之積體電路，包含半導體基板；閘極堆疊位於半導體基板上，其中閘極堆疊包括高介電材料層與位於高介電材料層上的第一金屬層；以及凸起的源極/汲極區位於閘極堆疊之側壁上。
在本發明之積體電路中，閘極堆疊可進一步包含閘極間隔物於閘極結構與凸起的源極/汲極區之間。凸起的源極/汲極區包含矽。半導體基板可包含矽鍺特徵於凸起的源極/汲極區下。源極/汲極區及閘極堆疊可為部份之PMOS電晶體。在一實施例中，凸起的源極/汲極區之形成方法為磊晶製程。閘極堆疊可進一步包含界面層夾設於半導體基板與高介電材料層之間。界面層可為氧化矽。第一金屬層包含金屬材料如鈦、氮化鈦、氮化鉭、鋁化鈦、氮鋁化鈦、氮化鎢、或上述之組合。閘極堆疊可包含第二金屬層於第一金屬層上。第二金屬層可包含金屬材料如鎢或鋁。閘極堆疊可更包含額外材料夾設於第一金屬層與高介電材料之間，其材質為氧化鑭及氧化鋁二者中至少一者。凸起的源極/汲極區的厚度約為200埃。
本發明亦提供一種具有金屬閘極堆疊之積體電路，包括半導體基板；N型金氧半(NMOS)電晶體形成於半導體基板上，其中N型金氧半電晶體包括第一閘極堆疊，具有高介電材料層與第一金屬層位於高介電材料層上；第一閘極間隔物位於第一閘極堆疊之側壁上；以及第一凸起的源極及第一凸起的汲極，於水平方向接觸第一閘極間隔物的側壁。上述積體電路亦包含P型金氧半(PMOS)電晶體形成於半導體基板上，其中P型金氧半電晶體包括第二閘極堆疊，具有第二高介電材料層與第二金屬層位於高介電材料層上；第二閘極間隔物位於第二閘極堆疊之側壁上；以及第二凸起的源極及第二凸起的汲極，於水平方向接觸第二閘極間隔物的側壁。
上述積體電路可更包含第一源極/汲極如矽，分別位於第一凸起的源極/汲極下；以及第二源極/汲極如矽鍺合金，分別位於第二凸起的源極/汲極下。第一凸起的源極/汲極與第二凸起的源極/汲極可包含矽。
本發明亦提供形成半導體元件的方法，包括在半導體基板上形成第一閘極堆疊於NMOS電晶體區域，以及形成第二閘極堆疊於PMOS電晶體區域。接著在PMOS電晶體區域形成磊晶矽鍺源極/汲極於半導體基板中。接著形成閘極間隔物層於第一閘極堆疊與第二閘極堆疊的側壁上，再進行磊晶製程以形成凸起的源極/汲極區於PMOS電晶體區域及NMOS電晶體區域。上述方法可進一步形成矽化物層於凸起的源極/汲極上。上述磊晶製程可包含矽磊晶製程。
本發明更提供一種具有金屬閘極堆疊之積體電路的形成方法，包括形成犧牲閘極堆疊於半導體基板上；對準犧牲閘極堆疊，形成磊晶矽鍺之源極及汲極於該半導體基板中；以及形成閘極間隔物於犧牲閘極堆疊之側壁上；以及接著對準閘極間隔物，進行磊晶製程以形成凸起的源極與凸起的汲極，且凸起的源極及凸起的汲極於水平方向接觸該閘極間隔物的側壁。
上述方法可進一步形成矽化物於凸起的源極/汲極。在另一實施例中，可進一步形成層間介電層於半導體基板上；移除至少部份的犧牲閘極堆疊，以形成閘極溝槽；以及形成金屬層於閘極溝槽中。移除至少部份的犧牲閘極堆疊之步驟可包含移除犧牲閘極堆疊之多晶矽。
本發明亦提供另一種形成具有金屬閘極堆疊之半導體元件的方法，包括形成閘極堆疊於半導體基板上；形成閘極間隔物於閘極堆疊之側壁上；對準閘極間隔物進行磊晶製程以形成凸起的源極/汲極，使其於水平方向接觸閘極間隔物的側壁；形成層間介電層於半導體基板上；移除部份的閘極堆疊，以形成閘極溝槽；以及形成金屬層於閘極溝槽中。在此方法中，形成閘極堆疊的方法包含形成高介電材料及多晶矽層。移除部份的閘極堆疊可包含移除多晶矽層。上述方法可進一步形成磊晶矽鍺特徵於半導體基板中，上述步驟係對準閘極堆疊，且其製程順序早於形成凸起的源極/汲極之磊晶製程。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
50、100、150．．．半導體元件
52、102．．．半導體基板
54、104．．．閘極堆疊
56、114b．．．源極/汲極
58、112．．．閘極間隔物
60、122．．．蝕刻停止層
62、124．．．層間介電層
64．．．孔洞
102a．．．NMOS電晶體區
102b．．．PMOS電晶體區
104a．．．NMOS閘極堆疊
104b．．．PMOS閘極堆疊
106．．．高介電材料層
108．．．導電層
110．．．硬遮罩層
114．．．第一源極/汲極
114a．．．LDD區
116．．．凸起的源極/汲極
118．．．第二閘極間隔物
120．．．淺溝槽隔離
152．．．矽化物層
第1圖係本發明一實施例中的半導體元件之剖視圖；
第2圖係本發明一實施例中具有金屬閘極堆疊之半導體結構之剖視圖；以及
第3至6圖係本發明另一實施例中，形成具有金屬閘極堆疊的半導體結構之流程剖視圖。
102．．．半導體基板
102a．．．NMOS電晶體區
102b．．．PMOS電晶體區
104a．．．NMOS閘極堆疊
104b．．．PMOS閘極堆疊
106．．．高介電材料層
108．．．導電層
110．．．硬遮罩層
112．．．閘極間隔物
114a．．．LDD區
114b．．．源極/汲極
116．．．凸起的源極/汲極
118．．．第二閘極間隔物
120．．．淺溝槽隔離
124．．．層間介電層
150．．．半導體元件
152．．．矽化物層

Claims (17)

  1. 一種具有金屬閘極堆疊之積體電路，包括：一半導體基板；一閘極堆疊位於該半導體基板上，其中該閘極堆疊包括一高介電材料層與位於該高介電材料層上的一第一金屬層；以及一凸起的源極/汲極區位於該閘極堆疊之側壁上，且該凸起的源極/汲極區係由磊晶法形成；其中該半導體基板包括一矽鍺特徵位於該凸起的源極/汲極區下，且該凸起的源極/汲極區包括矽。
  2. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該閘極堆疊更包括一閘極間隔物位於該閘極堆疊與該凸起的源極/汲極區之間。
  3. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該凸起的源極/汲極區與該閘極堆疊係P型金氧半電晶體之一部份。
  4. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該閘極堆疊更包括一氧化矽層位於該半導體基板與該高介電材料層之間。
  5. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該第一金屬層係擇自鈦、氮化鈦、氮化鉭、鋁化鈦、氮化鎢、或上述之組合。
  6. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該閘極堆疊更包括一第二金屬層於該第一金屬層上。
  7. 如申請專利範圍第6項所述之具有金屬閘極堆疊之積體電路，其中該第二金屬層係擇自鎢或鋁。
  8. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該閘極堆疊更包括一額外材料位於該第一金屬層與該高介電材料層之間，且該額外材料係氧化鑭與氧化鋁兩者中至少一者。
  9. 如申請專利範圍第1項所述之具有金屬閘極堆疊之積體電路，其中該凸起的源極/汲極區之厚度為約200埃。
  10. 一種具有金屬閘極堆疊之積體電路，包括：一半導體基板；一N型金氧半電晶體形成於該半導體基板上，其中該N型金氧半電晶體包括：一第一閘極堆疊，具有一高介電材料層與一第一金屬層位於該高介電材料層上；一第一閘極間隔物位於該第一閘極堆疊之側壁上；以及一第一凸起的源極及一第一凸起的汲極，於水平方向接觸該第一閘極間隔物的側壁；以及一P型金氧半電晶體形成於該半導體基板上，其中該P型金氧半電晶體包括：一第二閘極堆疊，具有該第二高介電材料層與一第二金屬層位於該高介電材料層上；一第二閘極間隔物位於該第二閘極堆疊之側壁上；以及 一第二凸起的源極及一第二凸起的汲極，於水平方向接觸該第二閘極間隔物的側壁；一第一源極及一第一汲極分別位於該第一凸起的源極及該第一凸起的汲極下，且該第一源極及該第一汲極包括矽；以及一第二源極及一第二汲極分別位於該第二凸起的源極及該第二凸起的汲極下，且該第二源極及該第二汲極包括矽鍺合金；其中該第一凸起的源極、該第一凸起的汲極、該第二凸起的源極、及該第二凸起的汲極各自包括矽。
  11. 一種具有金屬閘極堆疊之積體電路的形成方法，包括：形成一犧牲閘極堆疊於一半導體基板上；對準該犧牲閘極堆疊，形成一磊晶矽鍺之源極及汲極於該半導體基板中；以及形成一閘極間隔物於該犧牲閘極堆疊之側壁上；以及接著對準該閘極間隔物，進行一磊晶製程以形成一凸起的源極與一凸起的汲極，且該凸起的源極及該凸起的汲極於水平方向接觸該閘極間隔物的側壁；其中該半導體基板中的該磊晶矽鍺之源極及汲極位於該凸起的源極與該凸起的汲極下，且該凸起的源極與該凸起的汲極包括矽。
  12. 如申請專利範圍第11項所述之具有金屬閘極堆疊之積體電路的形成方法，更包括形成一矽化物於該凸 起的源極及該凸起的汲極上。
  13. 如申請專利範圍第11項所述之具有金屬閘極堆疊之積體電路的形成方法，更包括：形成一層間介電層於該半導體基板上；移除至少部份該犧牲閘極堆疊以形成一閘極溝槽；以及形成一金屬層於該閘極溝槽中。
  14. 如申請專利範圍第13項所述之具有金屬閘極堆疊之積體電路的形成方法，其中移除至少部份該犧牲閘極堆疊之步驟包括移除該犧牲閘極堆疊中的多晶矽。
  15. 如申請專利範圍第11項所述之具有金屬閘極堆疊之積體電路的形成方法，更包括在進行該磊晶製程前先形成一磊晶矽鍺特徵於該半導體基板中，且該磊晶特徵對準該犧牲閘極堆疊。
  16. 如申請專利範圍第11項所述之具有金屬閘極堆疊之積體電路的形成方法，其中形成該犧牲閘極堆疊之步驟包括形成一第一閘極堆疊於一P型金氧半電晶體區域；更包括形成一第二閘極堆疊於一N型金氧半電晶體區域；以及其中形成磊晶矽鍺源極與汲極的步驟包括形成該磊晶矽鍺源極與汲極於該P型金氧半電晶體區域。
  17. 如申請專利範圍第11項所述之具有金屬閘極堆疊之積體電路的形成方法，其中進行該磊晶製程之步驟包括進行一磊晶矽製程。
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