DE102008064671B4 - Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite - Google Patents
Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000000576 coating method Methods 0.000 title claims abstract description 34
- 239000011248 coating agent Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title description 42
- 230000001965 increasing effect Effects 0.000 title description 4
- 239000010410 layer Substances 0.000 claims abstract description 128
- 238000000034 method Methods 0.000 claims abstract description 127
- 230000008569 process Effects 0.000 claims abstract description 82
- 238000005530 etching Methods 0.000 claims abstract description 60
- 125000006850 spacer group Chemical group 0.000 claims abstract description 50
- 239000003989 dielectric material Substances 0.000 claims abstract description 31
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 23
- 239000000956 alloy Substances 0.000 claims abstract description 23
- 239000011241 protective layer Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 131
- 238000000151 deposition Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000000873 masking effect Effects 0.000 claims description 6
- 239000011368 organic material Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 48
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 24
- 239000000377 silicon dioxide Substances 0.000 description 24
- 235000012239 silicon dioxide Nutrition 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 230000001939 inductive effect Effects 0.000 description 14
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 12
- 238000012545 processing Methods 0.000 description 12
- 239000007772 electrode material Substances 0.000 description 11
- 230000002829 reductive effect Effects 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- 239000001301 oxygen Substances 0.000 description 9
- 230000009471 action Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000012876 topography Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 239000011253 protective coating Substances 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010348 incorporation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000003631 wet chemical etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012876 carrier material Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013043 chemical agent Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- PWYYWQHXAPXYMF-UHFFFAOYSA-N strontium(2+) Chemical compound [Sr+2] PWYYWQHXAPXYMF-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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Abstract
Verfahren mit:
Bilden einer Schutzschicht an Seitenwänden eines ersten Gatestapels und eines zweiten Gatestapels, wobei der erste und der zweite Gatestapel auf einer Halbleiterschicht ausgebildet sind und ein dielektrisches Material mit großem ε aufweisen;
Bilden einer Halbleiterlegierung in der Halbleiterschicht mit lateralem Abstand zu dem ersten Gatestapel auf der Grundlage einer Abstandshalterstruktur mit einem Abstandshalterelement und einer Ätzstoppbeschichtung, während der zweite Gatestapel durch eine Ätzstoppschicht und eine Abstandshalterschicht bedeckt ist;
Entfernen einer ersten Deckschicht des ersten Gatestapels und der Abstandshalterschicht, die den zweiten Gatestapel abdeckt durch Ausführen eines Ätzprozesses;
Bilden einer Ätzmaske, um einen unteren Bereich des ersten und des zweiten Gatestapels abzudecken und einen oberen Bereich davon freizulegen; und
Entfernen einer zweiten Deckschicht des zweiten Gatestapels in Anwesenheit der Ätzmaske.
Bilden einer Schutzschicht an Seitenwänden eines ersten Gatestapels und eines zweiten Gatestapels, wobei der erste und der zweite Gatestapel auf einer Halbleiterschicht ausgebildet sind und ein dielektrisches Material mit großem ε aufweisen;
Bilden einer Halbleiterlegierung in der Halbleiterschicht mit lateralem Abstand zu dem ersten Gatestapel auf der Grundlage einer Abstandshalterstruktur mit einem Abstandshalterelement und einer Ätzstoppbeschichtung, während der zweite Gatestapel durch eine Ätzstoppschicht und eine Abstandshalterschicht bedeckt ist;
Entfernen einer ersten Deckschicht des ersten Gatestapels und der Abstandshalterschicht, die den zweiten Gatestapel abdeckt durch Ausführen eines Ätzprozesses;
Bilden einer Ätzmaske, um einen unteren Bereich des ersten und des zweiten Gatestapels abzudecken und einen oberen Bereich davon freizulegen; und
Entfernen einer zweiten Deckschicht des zweiten Gatestapels in Anwesenheit der Ätzmaske.
Description
- Gebiet der vorliegenden Erfindung
- Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit aufwendigen Transistorelementen, die verformungsinduzierende Halbleiterlegierungen und Gatestrukturen mit höherer Kapazität aufweisen, die ein Gatedielektrikum mit großem ε mit erhöhter Permittivität enthalten.
- Beschreibung des Stands der Technik
- Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierte Schaltungen) und dergleichen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer gegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau. In vielen Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die im Wesentlichen das Leistungsverhalten der integrierten Schaltungen bestimmt. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien aktuell zur Herstellung von Feldeffekttransistoren eingesetzt, wobei für viele Arten komplexer Schaltungen die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung beispielsweise der MOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Überänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet gebildet werden, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit ders Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist in Verbindung mit der Fähigkeit rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Da die Geschwindigkeit des Erzeugens des Kanals, die Leitfähigkeit der Gateelektrode abhängt und der Kanalwiderstand im Wesentlichen die Transistoreigenschaften bestimmt, ist somit die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands, was wiederum zu einem höheren Gatewiderstand auf Grund der geringeren Abmessungen führt, – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
- Gegenwärtig wird der größte Teil der integrierten Schaltungen auf Grundlage von Silizium hergestellt auf Grund der nahezu unbegrenzten Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften von Silizium und entsprechende Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die überragende Rolle des Siliziums bei der Herstellung von Halbleiterbauelementen liegt in den guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und erlaubt somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizzyklen zum Aktivieren der Dotiermittel und zum Ausheilen von Kristallschäden erforderlich sind, ohne dass die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
- Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren eingesetzt, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim ständigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wird die Länge des Kanalgebiets zunehmend verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorleistungsverhalten durch die Spannung gesteuert wird, die der Gateelektrode zum invertieren der Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zugeleitet wird, um damit den gewünschten Durchlassstrom für eine vorgegebene Versorgungsspannung zu erreichen, ist ein gewisser Grad an kapazitiver Kopplung aufrecht zu erhalten, die durch den Kondensator erzeugt wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischenliegende Siliziumdioxid gebildet ist. Es zeigt sich, dass das Verringern der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Extrem größenreduzierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit einer geringeren Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, während auch höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Somit muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erzeugen. Z. B. erfordert eine Kanallänge von ungefähr 80 nm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistorelementen mit einem äußerst kurzen Kanal auf Hochgeschwindigkeitssignalwege beschränkt ist, wohingegen Transistorelemente mit einem längeren Kanal für weniger kritische Anwendungen eingesetzt werden, etwa als Speichertransistorelemente, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mehr mit den Erfordernissen für das Leistungsverhalten von Schaltungen kompatibel sind, selbst wenn nur Transistoren in geschwindigkeitskritischen Signalwegen auf der Grundlage eines äußerst dünnen Gateoxids hergestellt werden.
- Dadurch wurde das Ersetzen von Siliziumdioxid als Material für Gateisolationsschichten insbesondere für sehr dünne Siliziumdioxidgateschichten in Betracht gezogen. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität zeigen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung hervorruft, die durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Üblicherweise wird eine Dicke, die zum Erreichen einer spezifizierten kapazitiven Kopplung mit Siliziumdioxid erforderlich ist, als eine Kapazitätsäquivalenzdicke (CET) bezeichnet. Auf den ersten Blick erscheint es relativ einfach, Siliziumdioxid durch Materialien mit großem ε zu ersetzen, um damit eine Kapazitätsäquivalenzdicke im Bereich von 1 nm und weniger zu erhalten.
- Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität zu ersetzen, etwa Tantaloxid (Ta2O5) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, Hafniumoxid (HfO2), HfSiO, Zirkoniumoxid (ZrO2) und dergleichen.
- Ferner kann das Transistorleistungsverhalten durch Vorsehen eines geeigneten leitenden Materials für die Gateelektrode verbessert werden, so dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Daher wurde ein Gatestapel vorgeschlagen, in welchem ein dieelektrisches Material mit großem ε eine erhöhte Kapazität auf der Grundlage der gleichen Dicke wie eine Siliziumdioxidschicht ergibt, wobei zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird ein nicht-Polysiliziummaterial, etwa Titannitrid und dergleichen, hergestellt, um mit dem dielektrischen Material mit großem ε in Kontakt zu kommen, wodurch das Auftreten einer Verarmungszone im Wesentlichen verhindert wird.
- Nach der Herstellung aufwendiger Gatestrukturen mit einem Dielektrikum mit großem ε und einem Gatematerial auf Metallbasis sind jedoch Hochtemperaturbehandlungen erforderlich, die zu einer Verschiebung der Austrittsarbeit und einer Verringerung der Permittivität des Gatedielektrikums führen können, das ebenfalls mit einer Zunahme der Schichtdicke begrenzt sein kann, wodurch viele der Vorteile des Dielektrikums mit großem ε und des Metallmaterials aufgehoben werden. Es wird angenommen, dass die Beeinträchtigung des Metallgates mit großem ε im Wesentlichen durch den Einbau von Sauerstoff und eine entsprechende Sauerstoffdiffusion innerhalb des dielektrischen Materials mit großem ε hervorgerufen wird, wobei die Sauerstoffdiffusion durch Sauerstoff gespeist werden kann, der in der Umgebung enthalten ist, die mit dem Dielektrikum mit großem ε während der Bearbeitung der Bauelemente in Kontakt kommt. Da beispielsweise Oxide auf Basis von Hafnium und Zirkonium sehr schnell auf Grund der hohen Affinität zu Sauerstoffdiffusion selbst bei moderat hohen Temperaturen aufwachsen, mit eine signifikante Modifizierung der Eigenschaften des dielektrischen Materials mit großem ε beobachtet, beispielsweise eine Zunahme der Schichtdicke und damit eine geringere dielektrische Konstante, was bei höheren Temperaturen von ungefähr 950 bis 1300°C ausgeprägter ist, wie sie typischerweise während der Aktivierungsbehandlungen und dergleichen angewendet werden.
- Zusätzlich zu einer ausgeprägten Modifizierung des dielektrischen Materials mit großem ε kann auch die Austrittsarbeit des Metalls im Gatestapels in Richtung der Mitte der Bandlücke verschoben werden, wodurch die Schwellwertspannung entsprechender Transistoren modifiziert wird. Auf Grund der hohen Sauerstoffaffinität des dielektrischen Materials mit großem ε wird gewöhnlich der Gatestapel nach dem Strukturierungsprozess eingekapselt, um damit einen Kontakt von Sauerstoff, der in der Prozessumgebung enthalten ist, zu vermeiden oder zumindest deutlich zu reduzieren, um damit die Stabilität des dielektrischen Materials mit großem ε und entsprechender Metall in dem Gatestapel zu verbessern. Zu diesem Zweck hat sich Siliziumnitrid als ein vielversprechendes Material auf Grund seiner Sauerstoffblockiereigenschaften erwiesen. Somit wird in typischen konventionellen Prozessabläufen eine Siliziumnitridbeschichtung mit einer Dicke im Bereich von ungefähr 1 nm bis 5 nm an freiliegenden Oberflächenbereichen des strukturierten Gatestapels mit großem ε gebildet, wobei geeignete Abscheidetechniken eingesetzt werden, um nicht in unterwünschter Weise Bauteileigenschaften und/oder nachfolgende Fertigungsschritte zu beeinflussen. Z. B. werden gut etablierte chemische Dampfabscheide (LPCVD) Techniken bei geringem Druck eingesetzt, um die Siliziumnitridbeschichtung zu bilden.
- Zusätzlich zum Bereitstellen aufwendiger Gateelektrodenstrukturen unter Anwendung von dielektrischen Materialien mit großem ε und metallenthaltenden Gateelektrodenmaterialien wurden andere Lösungsmöglichkeiten entwickelt, um das Transistorleistungsverhalten bei einer vorgegebenen Gatelänge von einer Dicke eines Gatedielektrikumsmaterials zu verbessern. Beispielsweise kann durch das Erzeugen einer gewissen Verformungskomponente im Kanalgebiet der Transistorelemente die Ladungsträgerbeweglichkeit und damit die Gesamtleitfähigkeit des Kanals verbessert werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. (
100 ) Oberflächenorientierung und einer Orientierung der Kanallängsrichtung entlang einer (110 ) äquivalenten Richtung, erhöht das Erzeugen einer Zugverformungskomponente in der Stromflussrichtung die Leitfähigkeit der Elektronen, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits erhöht das Erzeugen einer kompressiven Verformungskomponente in Stromflussrichtung die Löcherbeweglichkeit und ergibt somit eine bessere Leitfähigkeit für p-Kanaltransistoren. Folglich wurden eine Vielzahl von verformungsinduzierenden Mechanismen in der Vergangenheit entwickelt, die an sich bereits eine sehr komplexe Fertigungssequenz zum Einrichten der diversen verformungsinduzierenden Techniken erfordern. Beispielsweise ist eine vielversprechende Vorgehensweise, die häufig angewendet wird, das Einbauen einer kompressiven verformungsinduzierenden Halbleiterlegierung in die Drain- und Sourcebereiche von p-Kanaltransistoren. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen selektiv benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren durch eine Abstandshalterschicht bedeckt sind. Des weiteren wird die Gateelektrode des p-Kanaltransistors eingekapselt, um das Gateelektrodenmaterial nicht in unerwünschter Weise der Ätzatmosphäre zur Herstellung der Aussparung auszusetzen und auch um eine effiziente Wachstumsmaske während des selektiven epitaktischen Aufwachsprozesses zu schaffen, in welchem eine gewünschte Halbleiterlegierung auf einem kristallinen Substratmaterial aufgewachsen wird, während eine merkliche Abscheidung von Material auf dielektrischen Oberflächenbereichen durch geeignete Auswahl der entsprechenden Prozessparameter unterdrückt wird. Nach der Herstellung der verformungsinduzierenden Halbleiterlegierung werden die entsprechende Abstandshalterstruktur und eine Deckschicht, die die Gateelektrode des p-Kanaltransistors umschließt, zusammen mit der Abstandshalterschicht entfernt, die die n-Kanaltransistoren bedeckt. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem Drain- und Sourcegebiete hergestellt werden, um die grundlegende Transistorstruktur fertig zu stellen. - Ein entsprechender verformungsinduzierender Mechanismus ist ein sehr effizientes Konzept für die Verbesserung des Transistorverhaltens und daher ist eine Kombination mit modernsten Gateelektrodenstrukturen auf der Grundlage von dielektrischen Materialien mit großem ε und Metallgateelektroden äußerst wünschenswert. Es zeigt sich jedoch, dass die Kombination beider herkömmlicher komplexer Prozesssequenzen Probleme hinsichtlich der Integrität des empfindlichen dielektrischen Materials mit großem ε nach sich ziehen kann, da die entsprechende Schutzbeschichtung in unerwünschter Weise der reaktiven Ätzumgebung ausgesetzt wird, wie dies detaillierter mit Bezug zu den
1a bis1f beschrieben ist. -
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements100 mit einem Substrat101 , etwa einem Siliziumsubstrat, einem isolierenden Trägermaterial und dergleichen, über welchem eine siliziumbasierte Halbleiterschicht102 gebildet ist. In und über der Halbleiterschicht102 sind moderne Transistorelemente110p ,110n auf Grundlage eines verformungsinduzierenden Mechanismus und auf der Grundlage einer komplexen Gateelektrodenstruktur hergestellt. In der gezeigten Fertigungsphase in1a umfassen die Transistoren100p ,100n einen ersten Gatestapel110p und einen zweiten Gatestapel110n , die beide ein dielektrisches Material mit großem ε in Verbindung mit einem geeignet ausgewählten metallenthaltenden Elektrodenmaterial aufweisen. Beispielsweise enthalten beide Gatestapel110p ,110n ein Oxidbasismaterial111 mit geringer Dicke, beispielsweise mit einer Dicke von ungefähr100 nm oder weniger, um damit eine gut etablierte Grenzfläche mit entsprechenden Kanalgebieten103 zu bilden, die unter den jeweiligen Gatestapeln110p ,110n angeordnet sind. Des weiteren ist ein dielektrisches Material mit großem ε, etwa eines der oben spezifizierten Materialien, etwa in Form von Hafniumoxid, auf der Oxidbasisschicht111 ausgebildet, wie dies durch112 angegeben ist. Beispielsweise liegt eine Dicke des dielektrischen Materials mit großem ε112 im Bereich von 1 bis 2 nm, wenn Hafniumoxid verwendet wird. Ferner umfasst der erste Gatestapel110p ein metallenthaltendes Elektrodenmaterial113p , dessen Austrittsarbeit in geeigneter Weise so eingestellt ist, dass eine gewünschte Schwellwertspannung für den p-Kanaltransistor100p erreicht wird. In ähnlicher Weise besitzt der Gatestapel110n auf dem dielektrischen Material mit großem ε112 ein geeignet ausgewähltes Gateelektrodenmaterial113n mit einer erforderlichen Austrittsarbeit, um den Bauteilerfordernissen des Transistor100n zu genügen. Beispielsweise werden die Materialien113p ,113n auf der Grundlage eines Titannitridmaterials vorgesehen, wobei eine zusätzliche Materialzusammensetzung oder eine entsprechende Anpassung der Materialeigenschaften in einem der Gatestapel110p ,110n ausgeführt wird. Ferner kann ein weiteres Gateelektrodenmaterial114 , etwa in Form von Polysilizium, typischerweise vorgesehen werden, um damit eine gewünschte Höhe der Gatestapel110p ,110n zu erhalten, etwa im Hinblick auf die weitere Bearbeitung, wenn entsprechende Drain- und Sourcegebiete auf der Grundlage von Implantationsprozessen zu bilden sind, in denen ein gewisses Maß an Ionenblockierwirkung der Gatestapel zum Schutz der Kanalgebiete103 erforderlich ist. Ein Beschichtungsmaterial115 gefolgt von einer Deckschicht116 ist über dem Material114 vorgesehen. Das Beschichtungsmaterial115 enthält typischerweise Siliziumdioxid, während die Deckschicht116 aus Siliziumnitrid aufgebaut ist. Wie zuvor erläutert ist, wird im Hinblick auf eine bessere Integrität des empfindlichen dielektrischen Materials mit großem ε112 und im Hinblick auf die Elektrodenmaterialien113p ,113n , die während der weiteren Bearbeitung im Hinblick auf Schwellwertspannungsänderungen zu stabilisieren sind, eine Schutzbeschichtung aus Siliziumnitrid104 insbesondere an Seitenwänden der Gatestapel110p ,110n vorgesehen. Des weiteren sind eine Ätzstoppbeschichtung105 aus Siliziumdioxid und eine Abstandshalterschicht106 über den Transistoren100p ,100n gebildet. In der gezeigten Fertigungsphase ist auch eine Ätzmaske107 vorgesehen, um den Transistor100n abzudecken, über welchem die Abstandshalterschicht106 während der nachfolgenden Strukturierungssequenz zur Herstellung von Aussparungen in den Transistor100p beizubehalten ist. - Das Halbleiterbauelement
100 wird typischerweise auf der Grundlage der folgenden Prozesse hergestellt. Nach dem Ausbilden entsprechender Isolationsstrukturen (nicht gezeigt) und dem Erzeugen geeigneter Basisdotierprofile in der Halbleiterschicht102 , wie dies für die unterschiedlichen Transistoren100p ,100n erforderlich ist, werden die Gatestapel110p ,110n hergestellt. Dazu wird die Oxidbasisschicht111 typischerweise unter Anwendung auf weniger Oxidationsprozesse hergestellt, woran sich das Abscheiden des dielektrischen Materials mit großem ε112 anschließt. Daraufhin wird eine entsprechende Prozesssequenz angewendet, in der die Materialien113p ,113n selektiv entsprechend den jeweiligen Austrittsarbeiten im Hinblick auf das Einstellen der Schwellwertspannung der zugehörigen Transistoren100p ,100n vorgesehen werden. Zum Beispiel wird ein geeignetes erstes metallenthaltendes Material abgeschieden und wird dann von oberhalb eines der Transistoren, etwa dem Transistor100p entfernt, woran sich das Abscheiden eines weiteren Materials mit geeigneten elektronischen Eigenschaften für den Transistor100p anschließt. Als nächstes wird das Polysiliziummaterial etwa in Verbindung mit den Materialien115 und116 aufgebracht, die nachfolgend unter Anwendung aufwendiger Lithographie- und Ätztechniken strukturiert werden. Als nächstes wird die Siliziumnitridbeschichtung104 der Retikel von ungefähr 1 bis 5 nm unter Anwendung komplexer Abscheidetechniken, etwa ALD (Atomlagenabscheidung), thermisch aktivierte CVD und dergleichen aufgebracht, wie dies auch zuvor beschrieben ist. Daraufhin wird die Siliziumdioxidbeschichtung105 abgeschieden, woran sich das Abscheiden des Abstandshaltermaterials106 anschließt. Schließlich wird die Ätzmaske107 unter Anwendung gut etablierter Lithographietechniken bereitgestellt. -
1b zeigt schematisch das Halbleiterbauelement100 in einer weiter fortgeschrittenen Fertigungsphasen, in der die Abstandshalterschicht106 in ein entsprechendes Abstandshalterelement106a strukturiert ist, das unter Anwendung gut etablierter anisotroper Ätztechniken erfolgt, in welchem Siliziumnitridmaterial selektiv zu Siliziumdioxidmaterial geätzt wird. Daraufhin werden freiliegende Bereiche der Beschichtung105 und der Beschichtung104 durch zusätzliche Ätzschritte entfernt. Daraufhin wird die Maske107 (siehe1a ) vor oder nach dem entsprechenden Ätzprozess zur Herstellung von Aussparungen in dem freiliegenden Bereich der Halbleiterschicht102 des Transistors100p entfernt. Nach der Herstellung der jeweiligen Aussparungen werden freiliegende Bereiche des Bauelements100 für den nachfolgenden selektiven epitaktischen Aufwachsprozess vorbereitet, wofür entsprechende nasschemische Reinigungsprozesse erforderlich sind. Daraufhin wird eine geeignete Halbleiterlegierung selektiv innerhalb der zuvor hergestellten Aussparungen unter Anwendung gut etablierter Abscheiderezepte aufgebracht. -
1c zeigt schematisch das Halbleiterbauelement100 nach dem epitaktischen Aufwachsprozess. Somit ist eine Halbleiterlegierung108 , beispielsweise in Form einer Silizium/Germanium-Mischung, in der Halbleiterschicht102 lateral benachbart zu dem Gatestapel110p und davon durch den Abstandshalter106a getrennt ausgebildet. -
1d zeigt schematisch das Halbleiterbauelement100 während eines Ätzprozesses109 , der typischerweise auf der Grundlage heißer Phosphorsäure ausgeführt wird, um die Deckschicht116 des Gatestapels110p und auch die Abstandshalterschicht106 , die über dem Transistor100n gebildet ist, zu entfernen. Heiße Phosphorsäure ist ein gut etabliertes chemisches Mittel zum Entfernen von Siliziumnitrid selektiv zu Siliziumdioxid und Siliziummaterial. Während des Ätzprozesses109 kann ein gewisser Materialabtrag in der Beschichtung104 in dem Transistor100p auftreten, wie dies durch104p angegeben ist, wobei jedoch eine zuverlässige Bedeckung der Seitenwandbereiche des Gatestapels111p beibehalten wird. Andererseits wird die Abstandshalterschicht106 entfernt, wobei die Beschichtung105 zuverlässig die Beschichtung104 abdeckt und dabei ebenfalls zuverlässig die Deckschicht116 des Gatestapels110 bedeckt. Folglich wird ein weiterer maskierter Ätzprozess ausgeführt, um die Deckschicht116 de Stapels110n zu entfernen. -
1e zeigt schematisch das Halbleiterbauelement100 mit einer Ätzmaske121 , die den Transistor100p abdeckt, während der Transistor100n der Einwirkung einer Ätzumgebung120 ausgesetzt ist, die auf der Grundlage der plasmaunterstützten Ätzchemie erzeugt wird, um damit freiliegende Bereiche der Beschichtungen104 ,105 von horizontalen Bauteilbereichen zu entfernen, wodurch die Deckschicht116 des Gatestapels110n freigelegt wird. Während des Ätzprozesses120 wird folglich die Beschichtung105 im Wesentlichen an den Seitenwänden des Gatestapels110n beibehalten, da die Einwirkung der Ätzumgebung120 für eine moderat kurze Ätzzeit beschränkt ist, da die anfängliche Dicke der Beschichtungen104 ,105 relativ klein ist. Durch Beschränken der Ätzzeit des Prozessors120 kann eine unerwünschte Materialerosion des freigelegten Bereichs der Halbleiterschicht102 in dem Transistor100n auf einem akzeptablen Niveau gehalten werden. Daraufhin wird die Ätzmaske121 entfernt oder diese wird während eines weiteren Ätzprozesses zum Entfernen der Deckschicht116 des Stapels110n beibehalten. -
1f zeigt schematisch das Halbleiterbauelement100 , wobei ein entsprechender Ätzprozess122 auf der Grundlage heißer Phosphorsäure der guten Selektivität in Bezug auf Siliziumdioxid und Silizium ausgeführt wird, wie dies bereits zuvor erläutert ist. Während des Ätzprozesses122 werden jedoch auch freiliegende Bereiche der Beschichtung104n angegriffen und damit abgetragen, wodurch möglicherweise das empfindliche dielektrische Material mit großem ε112 in dem Gatestapel110n freigelegt wird. D. h., auf Grund der Sequenz der Ätzprozesse120 ,122 kann eine unerwünschte Materialerosion der Beschichtung104n auftreten, die zu einer geringeren Integrität des Gatestapels110n führen kann, während eine entsprechende unerwünschte Freilegung empfindlicher Materialien in dem Gatestapel110p weniger kritisch ist, selbst wenn diese der Einwirkung der Ätzumgebung122 ausgesetzt werden, da das entsprechende Beschichtungsmaterial104p eine größere laterale Abmessung an der Unterseite des Gatestapels110p besitzen kann. - Während der weiteren Bearbeitung, d. h. bei der Herstellung der Drain- und Sourcegebiete auf der Grundlage geeignet gestalteter Abstandshalterstrukturen und dem Ausführen entsprechender Hochtemperaturprozesse, ist folglich die Integrität des unteren Bereichs des Gatestapels
110n nicht mehr sichergestellt, was zu einer ausgeprägten Schwellwertvariabilität nach der Fertigstellung des Transistors100n führen kann. Obwohl moderne Prozesstechniken eingesetzt werden, etwa der Einbau der verformungsinduzierenden Halbleiterlegierung108 für den Transistor100p und das Verwenden einer aufwendigen Gateelektrodenstruktur, kann die schließlich erreicht Zunahme des Leistungsverhaltens weniger ausgeprägt sein auf Grund der entsprechenden Schwellwertreabilität insbesondere für den n-Kanaltransistor100n . - Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken, in denen komplexe Gateelektrodenstrukturen mit verformungsinduzierenden Halbleiterlegierungen kombiniert werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in de Auswirkung reduziert werden.
- Überblick über die Erfindung
- Im Allgemeinen stellt die vorliegende Erfindung Techniken bereit, in denen eine bessere Integrität komplexer Gateelektrodenstrukturen während einer aufwendigen Fertigungssequenz erreicht wird, während welcher verformungsinduzierende Halbleiterlegierungen zumindest in eine Art von Transistoren eingebaut werden. Zu diesem Zweck wird die Integrität einer Schutzbeschichtung verbessert, indem zumindest die Unterseite des Gatestapels während kritischer Ätzprozesse in geeigneter Weise abgedeckt wird, in denen ein entsprechendes Deckmaterial des Gatestapels, das auch als „Gateoberseite oder Gatekopfbereich” bezeichnet wird, zu entfernen ist. In einigen anschaulichen hierin offenbarten Aspekten wird ein geeignetes Maskenmaterial abgeschieden und so bearbeitet, dass ein oberer Bereich der Gatestapel freigelegt wird, während die Unterseite der Gatestapel während der kritischen Ätzprozesse zuverlässig bedeckt bleibt. Folglich kann die Integrität der Gatestapel gewährleistet werden, ohne dass zu einer größeren Prozesskomplexität beigetragen wird.
- Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Schutzbeschichtung auf Seitenwänden eines ersten Gatestapels und eines zweiten Gatestapels, die auf einer Halbleiterschicht ausgebildet sind und ein dielektrisches Material mit großem ε aufweisen. Das Verfahren umfasst ferner das Bilden einer Halbleiterlegierung in der Halbleiterschicht lateral beabstandet zu dem ersten Gatestapel auf der Grundlage einer Abstandshalterstruktur, die ein Abstandshalterelement und eine Ätzstoppbeschichtung aufweist, während der zweite Gatestapel durch eine Ätzstoppschicht und eine Abstandshalterschicht bedeckt ist. Des weiteren umfasst das Verfahren das Entfernen einer ersten Deckschicht des erste Gatestapels und der Abstandshalterschicht, die den zweiten Gatestapel abdeckt durch Ausführen eines Ätzprozesses. Es wird eine Ätzmaske so gebildet, dass diese einen unteren Bereich des ersten und des zweiten Gatstapels bedeckt und einen oberen Bereich davon freilegt. Schließlich umfasst das Verfahren das Entfernen einer zweiten Deckschicht des zweiten Gatestapels in Anwesenheit der Ätzmaske.
- Ein weiteres anschauliches hierin offenbartes Verfahren betrifft das Herstellen einer Gateelektrodenstruktur eines Transistors. Das Verfahren umfasst das Bilden einer Schutzschicht an Seitenwänden eines Gatestapels, der über einer Halbleiterschicht ausgebildet ist und eine Gateisolationsschicht mit einem Dielektrikum mit großem ε, ein metallenthaltendes Elektrodenmaterial auf der Gateisolationsschich mit Dielektrikum mit großem ε und eine Deckschicht aufweist. Des weiteren umfasst das Verfahren das Bilden eines Maskenmaterials über der Halbleiterschicht, um die Schutzschicht zumindest an der Unterseite des Gatestapels abzudecken. Schließlich umfasst das Verfahren das Entfernen der Deckschichten in Anwesenheit des Maskenmaterials.
- Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden eines Maskenmaterials lateral benachbart zu einem ersten Gatestapel eines ersten Transistors und eines zweiten Gatestapels eines zweiten Transistors, wobei der erste und der zweite Gatestapel auf einer Halbleiterschicht ausgebildet sind und ein dielektrisches Material mit großem ε aufweisen. Das Verfahren umfasst ferner das Entfernen einer ersten Deckschicht, die in dem ersten Gatestapel vorgesehen ist und/oder einer zweiten Deckschicht, die in den zweiten Gatestapel vorgesehen ist, in Anwesenheit des Maskenmaterials. Schließlich umfasst das Verfahren das Bilden erster Drain- und Sourcegebiete des ersten Transistors und von zweiten Drain- und Sourcegebieten des zweiten Transistors nach dem Entfernen der ersten Deckschicht und der zweiten Deckschicht.
- Kurze Beschreibung der Zeichnungen
- Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis1f schematisch Querschnittsansichten eines herkömmlichen modernen Halbleiterbauelements während diverser Fertigungsphasen in einer konventionellen Prozesssequenz zur Herstellung eines Gatestapels und einer verformungsinduzierenden Halbleiterlegierung zeigen; -
2a bis2f schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung von Transistoren unterschiedlicher Art auf der Grundlage einer komplexen Gateelektrodenstruktur und eingebauten Halbleiterlegierung gemäß anschaulicher Ausführungsformen der Erfindung zeigen, wobei eine erhöhte Integrität einer Schutzschicht sichergestellt ist; -
2g bis2j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen eine verbesserte Schichtintegrität erreicht wird, indem ein geeignetes Maskenmaterial vorgesehen wird, das die Unterseite der entsprechenden Gatestapel abdeckt; und -
2k und2l schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen eine verbesserte Schichtintegrität erreicht wird, indem ein Maskenmaterial und eine geeignet gestaltete Einebnungstechnik angewendet wird. - Detaillierte Beschreibung
- Im Allgemeinen stellt der hierin offenbarte Gegenstand Techniken bereit, in denen eine bessere Integrität einer Schutzschicht komplexer Gatestapel erreicht wird, indem zumindest die Unterseite der jeweiligen Gatestapel während kritischer Ätzprozesse zum Entfernen von Abstandshalterschichten, Deckschichten und dergleichen von einer Oberseite der Gatestapel abgedeckt wird. Während einer komplexen Fertigungssequenz zur Bereitstellung eingebetteter Halbleiterlegierungen, die ein aufwendiges Maskierungs- und Strukturierungsschema fordern, können dennoch empfindliche dielektrische Materialien mit großem ε und metallenthaltende Gateelektrodenmaterialien durch ein dünnes Beschichtungsmaterial geschützt werden, da eine unerwünschte Einwirkung der Ätzumgebung, etwa in Form von heißer Phosphorsäure, verringert wird. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen ein Maskenmaterial abgeschieden, beispielsweise in Form eines organischen Materials, etwa als ein Polymermaterial, ein Lackmaterial und dergleichen, so dass eine im Wesentlichen ebene Oberflächentopographie erreicht wird, die dann der Einwirkung einer Ätzumgebung ausgesetzt wird, um die Dicke des Maskenmaterials zu verringern. Folglich kann der obere Bereich oder der Kopf der Gatestapel freigelegt werden, um ein zuverlässiges Abtragen von Deck- oder Abstandshaltermaterialien zu ermöglichen, während gleichzeitig ein unerwünschtes Freilegen des Beschichtungsmaterials an der Unterseite der Gatestapel vermieden wird. Das Abscheiden des Maskenmaterials kann in einer beliebigen geeigneten Fertigungsphase erfolgen, d. h. zumindest vor dem Entfernen des Deckmaterials des Transistors, der keine Halbleiterlegierung erhält, während in anderen Fällen das Maskenmaterial in einer früheren Fertigungsphase vorgesehen wird. Folglich kann durch das Abscheiden des Maskenmaterials in einem Zustand geringer Viskosität eine ausreichende ebene Oberflächentopographie geschaffen werden, die in einigen Fällen für die weitere Bearbeitung verwendet wird. In anderen Fällen wird ein zusätzlicher Einebnungsprozess ausgeführt, um ein gewünschtes Maß an Oberflächenebenheit zu erreichen, wobei ebenfalls ein unerwünschter Bereich des Maskenmaterials entfernt wird. Z. B. beinhaltet in einigen anschaulichen Ausführungsformen die Einebnung einen Polierprozess, während welchem eine obere Fläche des Gatestapels freigelegt wird, so dass die entsprechenden freigelegten Oberflächenbereiche für das Aufbringen einer geeigneten Ätzchemie verfügbar sind, um damit zumindest einen Teil unerwünschter Materialbereiche der Gatestapel zu entfernen. In noch anderen anschaulichen Ausführungsformen wird ein Teil des Gatestapels während des Einebnungsprozesses zusammen mit dem Maskenmaterial abgetragen, wodurch die mechanische Integrität der Gatestapel während des Einebnungsprozesses verbessert wird und wodurch ebenfalls die Integrität des unteren Bereichs der Gatestapel gewährleistet ist, wenn zusätzliche Ätzprozesse angewendet werden, um unerwünschte Materialien, etwa Deckschichten, Abstandshalterschichten und dergleichen, abzutragen.
- Mit Bezug zu den
2a bis2l werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die1a bis1f verwiesen wird. -
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements200 mit einem ersten Transistor200p und einem zweiten Transistor200n in einer frühen Fertigungsphase. Wie gezeigt, umfasst das Bauelement200 ein Substrat201 und eine Halbleiterschicht202 , etwa ein siliziumbasiertes Halbleitermaterial, in und über welchem die Transistoren200p ,200n hergestellt sind. Es sollte beachtet werden, dass das Substrat201 ein beliebiges geeignetes Trägermaterial enthält, um darüber die Halbleiterschicht202 zu bilden. Beispielsweise wird ein isolierendes Material etwa in Form einer vergrabenen isolierenden Schicht (nicht gezeigt) vorgesehen, zumindest teilweise über dem Substrat201 , um eine SOI-(Halbleiter-auf-Isolator-)Architektur vorzusehen. Des weiteren sind geeignete Isolationsstrukturen (nicht gezeigt) in der Halbleiterschicht (202 ) vorgesehen, um entsprechende „aktive” Gebiete zu definieren, in denen geeignete Dotierstoffprofile zu schaffen sind, wie beispielsweise die Transistoren200p ,200n . In der gezeigten Fertigungsphase enthalten die Transistoren200p ,200n entsprechende Gatestapel210p ,210n , die einen ähnlichen Aufbau besitzen, wie dies zuvor mit Bezug zu dem Halbleiterbauelement100 beschrieben ist. Beispielsweise besitzt das Halbleiterbauelement, das in2a gezeigt ist, einen ähnlichen Aufbau, wie dies zuvor mit Bezug zu dem Bauelement100 in1d beschrieben ist. Somit enthalten die Gatestapel210p ,210n ein dielektrisches Material mit großem ε212 , möglicherweise in Verbindung mit einem Basismaterial211 , das etwa in Form eines Siliziumdioxidmaterials und dergleichen vorgesehen ist. Es sollte jedoch beachtet werden, dass, wenn dies mit den gesamten Prozess- und Bauteilerfordernissen kompatibel ist, die Basisschicht211 weggelassen werden kann. Z. B. wird das dielektrische Material mit großem ε in Form eines zuvor spezifizierten dielektrischen Materials mit großem ε mit einer geeigneten Dicke vorgesehen, um den gewünschten Grad an kapazitiver Kopplung zwischen dem Gatestapeln210n ,210p und einem entsprechenden Kanalgebiet203 zu erreichen. Des weiteren sind geeignete metallenthaltende Elektrodenmaterialien213p ,213n vorgesehen, um direkt mit dem dielektrischen Material mit großem ε212 in Kontakt zu treten, wobei, wie zuvor erläutert ist, die Materialien213p ,213n eine geeignete Zusammensetzung aufweisen, so dass dies mit den gesamten Transistorerfordernissen, etwa im Hinblick auf die Schwellwertspannung, kompatibel ist. D. h., entsprechende Austrittsarbeitswerte der Materialien213p ,213n werden geeignet eingestellt, zumindest in einem Bereich, der mit dem Material mit großem ε212 in Kontakt ist, um damit die gewünschte Schwellwertspannung zu erzeugen. Beispielsweise repräsentiert der Transistor200p einen p-Kanaltransistor, so dass eine entsprechende Austrittsarbeit zu einem Energieniveau führt, das für p-Kanaltransistoren geeignet ist, während der Transistor200n , wenn dieser einen n-Kanaltransistor repräsentiert, ein entsprechendes Energieniveau in der Nähe des Leitungsbandes erhält. Ferner ist ein weiteres Material214 , etwa ein Form von Polysilizium, und dergleichen vorgesehen, woran sich eine Beschichtung215 etwa in Form von Siliziumdioxid anschließt. In der in2a gezeigten Fertigungsphase enthält der Gatestapel210n ferner eine Deckschicht216 , die beispielsweise aus Siliziumnitrid aufgebaut ist, während eine entsprechende Deckschicht bereits von dem Gatestapel210p abgetragen ist. Des weiteren ist eine Schutzschicht204 zumindest an Seitenwänden der Gatestapel210p ,210n ausgebildet und eine entsprechende Ätzstoppbeschichtung205 ist zumindest an Bereichen der Beschichtung204 gebildet. Ferner ist in der gezeigten Fertigungsphase eine verformungsinduzierende Halbleiterlegierung208 benachbart zu dem Kanalgebiet203 des Transistor200p vorgesehen. - Das Halbleiterbauelement
200 kann auf der Grundlage geeigneter Prozesstechniken hergestellt werden, um die Gatestapel210p ,210n zu erstellen und um die Halbleiterlegierung208 einzubauen. Z. B. kann eine ähnliche Prozesssequenz angewendet werden, wie sie zuvor mit Bezug zu dem Halbleiterbauelement100 beschrieben ist, wenn auf die1a bis1d Bezug genommen wird. Es sollte jedoch beachtet werden, dass andere Prozesstechniken eingesetzt werden können, solange die Integrität der empfindlichen Materialien212 und den Materialien213p ,213n durch die Schicht204 gewährleistet ist. Während der vorhergehenden Prozesssequenz kann somit eine entsprechende Deckschicht von dem Gatestapel210p abgetragen werden, wie dies auch zuvor mit Bezug zu dem Bauelement100 beschrieben ist, wodurch ein weiterer Ätzprozess zum Entfernen der Deckschicht216 von dem Gatestapel210 erforderlich ist. -
2b zeigt schematisch das Halbleiterbauelement200 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Maskenmaterial230 so gebildet ist, dass die Gatestapel210p ,210n abgedeckt sind. In einer anschaulichen Ausführungsform ist das Maskenmaterial230 aus einem organischen Material aufgebaut, das eine hohe Ätzwiderstandsfähigkeit in einer Vielzahl von etablierten Ätzrezepten besitzt. Z. B. sind eine Vielzahl von Polymermaterialien im Stand der Technik bekannt, die in einem Zustand geringer Viskosität, etwa durch Aufschleudertechniken und dergleichen aufgebracht werden können, und die nach einer Aushärtung mittels einer Wärmebehandlung, durch Strahlung und dergleichen, das gewünschte Ätzverhalten zeigen. In anderen Fällen werden Lackmaterialien für das Maskenmaterial230 vorgesehen, die ebenfalls eine gewünschte Ätzwiderstandsfähigkeit in Bezug auf eine Vielzahl von Ätzchemien zeigen. Während des Aufbringens des Maskenmaterials230 in einem Zustand geringer Viskosität wird eine moderat ebene Oberflächentopographie geschaffen, die einen im Wesentlichen gleichförmigen Materialabtrag der Maske230 in einer späteren Fertigungsphase ermöglicht. In anderen anschaulichen Ausführungsformen wird ein zusätzlicher Einebnungsprozess angewendet, etwa in Form eines CMP-(chemisch-mechanischer Polier-)Prozess, um die resultierende Oberflächentopographie einzuebnen. Entsprechende Ausführungsformen mit einem Einebnungsprozess werden nachfolgend detaillierter mit Bezug zu den2k und2l beschrieben. -
2c zeigt schematisch das Halbleiterbauelement200 , in welchem ein Teil des Maskenmaterials (siehe2b ) entfernt wird, um einen oberen Bereich oder Kopfbereich210h zumindest des Gatestapels210n freizulegen. Zu diesem Zweck wird das Bauelement200 der Einwirkung einer Ätzumgebung231 ausgesetzt, die etwa auf der Grundlage plasmaunterstützter Ätzchemien, etwa in Form von Plasma auf Sauerstoffbasis und dergleichen, eingerichtet wird, in denen das Maskenmaterial mit einem hohen Grad an Selektivität in Bezug auf den Gatestapel210n und möglicherweise den Gatestapel210p , wenn dessen oberer Bereich210h ebenfalls frei liegt, entfernt wird. Folglich wird ein reduziertes Maskenmaterial230r , das auch als eine Ätzmaske bezeichnet wird, geschaffen, um damit ein effizientes Abtragen der Deckschicht216 des Gatestapels210n in einer nachfolgenden Fertigungsphase zu ermöglichen. Es sollte beachtet werden, dass der Ätzprozess231 auch als ein nasschemischer Ätzschritt angewendet werden kann, solange eine gewünschte hohe Selektivität in Bezug auf freiliegende Materialien der Gatestapel210p ,210n sichergestellt ist. Eine entsprechende Ätzchemie kann in geeigneter Weise „verdünnt” werden, um damit eine moderat geringe Abtragsrate zu erreichen, wodurch ein hohes Maß an Steuerbarkeit des entsprechenden Materialabtrags erreicht wird. Somit kann das reduzierte Maskenmaterial230r zuverlässig beibehalten werden, das zumindest ein unterer Bereich der Gatestapel210p ,210n abgedeckt ist. Es sollte beachtet werden, dass geeignete Ätzchemien effizient auf der Grundlage von Testdurchläufe ermittelt werden können, in denen die Abtragsrate für eine Vielzahl von Polymermaterialien, Lackmaterialien und dergleichen gegenüber einer entsprechenden Abtragsrate für andere Materialien, etwa Siliziumdioxid, Siliziumnitrid und dergleichen bestimmt werden. -
2d zeigt schematisch das Halbleiterbauelement200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Schichten205 (siehe2c ) entfernt, was auf der Grundlage beliebiger geeigneter Ätzrezepte erreicht werden kann, wie sie zuvor auch mit Bezug zu dem Bauelement100 erläutert sind. Des weiteren ist das Halbleiterbauelement200 der Einwirkung einer Ätzumgebung220 ausgesetzt, die so gestaltet ist, dass eine Deckschicht216 von dem Gatestapel210n , etwa auf Basis von heißer Phosphorsäure und dergleichen, entfernt wird. Auf Grund der Anwesenheit des reduzierten Maskenmaterials oder der Ätzmaske230r wird eine unerwünschte Einwirkung auf entsprechende Schichten204n ,204p an der Unterseite210b der Gatestapel210p ,210n zuverlässig unterdrückt. Im Vergleich zur konventionellen Strategie werden die beiden Gatestapel210p ,210n der Einwirkung der entsprechenden Ätzsequenz, die den Ätzprozess220 mit einschließt, ausgesetzt, ohne dass die Gatestapel und die weitere Bearbeitung auf Grund der Anwesenheit des Maskenmaterials230r negativ beeinflusst werden. Folglich kann ein entsprechender Lithographieprozess, wie er typischerweise in der konventionellen Strategie (siehe1e ) angewendet wird, weggelassen werden, wobei die gesamte Prozesskomplexität verringert wird, da typischerweise der entsprechende Lithographieprozess mit einem deutlich höheren Aufwand im Vergleich zum Abscheiden und Strukturieren des Maskenmaterials230r verknüpft ist. Nach dem effizienten Abtrag der Deckschicht216 des Stapels210n kann somit die entsprechende Beschichtung215 entfernt werden, während in anderen anschaulichen Ausführungsformen das Entfernen der Beschichtung215 nach dem Entfernen des Maskenmaterials230r erfolgt. -
2e zeigt schematisch das Halbleiterbauelement200 in einem weiter fortgeschrittenen Herstellungsstadium. D. h., das Maskenmaterial230r wurde entfernt, etwa durch gut etablierte nasschemische Ätzchemien, für die eine Vielzahl geeigneter Rezepte für eine große Anzahl von Lack- und Polymermaterialien verfügbar sind. In anderen Fällen werden plasmaunterstützte Ätzprozesse eingesetzt, für die ebenfalls gut etablierte Rezepte verfügbar sind. Daraufhin werden die verbleibenden Beschichtungen205p ,205n selektiv zu den Schutzschichten204p ,204n abgetragen, indem beispielsweise sehr selektive Ätzchemien, etwa Flusssäure und dergleichen verwendet werden, wenn die Beschichtungen205n ,205p aus Siliziumdioxid aufgebaut sind. Somit sind die Gatestapel210p ,210n freigelegt, mit Ausnahme einer zuverlässigen Abdeckung der Schichten204p ,204n , so dass die weitere Bearbeitung nunmehr mit verbesserter Integrität der Schichten204p ,204n fortgesetzt werden kann, das ebenfalls zu einer besseren Integrität des Materials212 beiträgt. Z. B. können geeignete Implantationsprozesse ausgeführt werden, um Dotierstoffsorten zum Bilden einer geeigneten Dotierstoffkonzentration und eines geeigneten Profils für die Transistoren200p ,200n einzubauen. -
2f zeigt schematisch das Bauelement200 in einer weiter fortgeschrittenen Fertigungsphase, in der geeignete Seitenwandabstandshalterstrukturen auf den Gatestapel210p ,210n hergestellt sind, um als eine geeignete Implantationsmaske für einen oder mehrere Implantationsprozesse241 zu dienen. Zum Beispiel werden die Implantationsprozesse241 auf der Grundlage einer Implantationsmaske243 ausgeführt, die den Transistor200n bedeckt, der darin ausgebildet vollständige Drain- und Sourcegebiete242n aufweist. Andererseits werden entsprechende Drain- und Sourcegebiete242p während des Implantationsprozesses241 hergestellt, wobei, wie zuvor erläutert ist, die Gatestapel210p ,210n für die gewünschte Ionenblockierwirkung sorgen, um damit ein unerwünschtes Eindringen von Dotierstoffen in die Kanalgebiete203 zu vermeiden. Wie gezeigt erfolgen entsprechende Fertigungsprozesse zum Bereitstellen der Abstandshalterstruktur240 mit einem gewünschten Maß an Integrität der Schichten204n ,204p , wodurch ebenfalls die Unversehrtheit der empfindlichen dielektrischen Materialien mit großem ε in den Gatestapeln210p ,210n beibehalten wird. Nach der Herstellung der Drain- und Sourcegebiete242p ,242n geht die weitere Bearbeitung weiter, wie dies durch die gesamte Strategie erforderlich ist. Beispielsweise werden in entsprechende Ausheizprozesse typischerweise ausgeführt und bei Bedarf wird die Höhe der Gatestapel210p ,210n reduziert und/oder es wird ein entsprechendes Metallsilizidmaterial darin hergestellt, und dergleichen. - Mit Bezug zu den
2g bis2j werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen das Maskenmaterial in einer frühen Fertigungsphase bereitgestellt wird. -
2g zeigt schematisch das Halbleiterbauelement200 in einer Fertigungsphase, die im Wesentlichen einer Phase entspricht, wie sie zuvor mit Bezug zu1c beschrieben ist. D. h., die verformungsinduzierende Halbleiterlegierung208 ist in dem Transistor200p auf der Grundlage des Abstandshalterelements206 gebildet, während der Transistor200n weiterhin von der Abstandshalterschicht206 bedeckt ist. Des weiteren ist auf Grund der vorhergehenden Erzeugung der Halbleitelegierung208 die laterale Abmessung der Schichten204p ,205p im Wesentlichen durch die Breite des Abstandshalterelements206a festgelegt. -
2h zeigt schematisch das Bauelement200 nach dem Abscheiden des Maskenmaterials230 , wodurch die Transistoren200p ,200n bedeckt werden. In Bezug auf eine geeignete Materialzusammensetzung des Maskenmaterials230 gelten die gleichen Kriterien, wie sie zuvor erläutert sind. In einigen anschaulichen Ausführungsformen wird ein entsprechender Ätzprozess ausgeführt, um die Dicke der Schicht230 zu verringern, um somit ein reduziertes Maskenmaterial230r bereitzustellen, wie dies durch die gestrichelte Linie angedeutet ist. Zu diesem Zweck kann eine beliebige geeignete Ätztechnik eingesetzt werden, beispielsweise der Ätzprozess231 (siehe2c ). -
2i zeigt schematisch das Bauelement200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt ist der obere Bereiche210h der Gatestapel210p ,210n durch das reduzierte Material230r freigelegt, und es wird eine geeignete Ätzsequenz220 ausgeführt, um die Deckschichten216 und die Beschichtungen215 abzutragen. Andererseits bleiben die unteren Bereiche210b zuverlässig durch das Maskenmaterial213r in dem Transistor200p bedeckt, während in dem Transistor200n zusätzlich die Abstandshalterschicht206 vorhanden ist. Somit wird die laterale Erstreckung der Schicht204p in dem Transistor200p aus der Ätzsequenz220 beibehalten, wodurch ausreichend Prozesstoleranzen in einer späteren Fertigungsphase geschaffen werden, wenn die Reste des Abstandshalters206a und der Abstandshalterschicht206 zu entfernen sind. -
2j zeigt schematisch das Halbleiterbauelement200 nach dem Abtrag des Maskenmaterials230r (siehe2i ) und während der Einwirkung einer weiteren Ätzumgebung220a , die so gestaltet ist, dass der Abstandshalter206a und die Abstandshalterschicht206 selektiv zu Silizium und Siliziumdioxidmaterial abgetragen werden. Beispielsweise wird der Prozess220a auf der Grundlage heißer Phosphorsäure ausgeführt. Während des Ätzprozesses220a wird jedoch ein Teil der Schichten204p ,204n abgetragen, ohne jedoch die empfindlichen Materialien212 insbesondere in dem Gatestapel210p freizulegen. Folglich wird die Integrität der Gatestapel210p ,210n bewahrt, um die verbleibenden Bereiche der Schichten204p ,204n sorgen für eine bessere Unversehrtheit während der weiteren Bearbeitung. Danach werden die verbleibenden Schichten205pn ,205n entfernt, wie dies in ähnlicher Weise mit Bezug zu2e beschrieben ist, und die weitere Bearbeitung wird fortgesetzt, wie dies zuvor beschrieben ist, wodurch ebenfalls eine verbesserte Integrität der Gatestapel210p ,210n während der Fertigstellung der grundlegenden Transistorstruktur sichergestellt ist. - Mit Bezug zu den
2k und2l werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen zusätzlich oder alternativ zum Abtragen eines Teils des Maskenmaterials durch Ätztechniken ein Einebnungsprozess angewendet wird. -
2k zeigt schematisch das Halbleiterbauelement200 in einer Fertigungsphase, die im Wesentlichen der Struktur des Bauelements200 entspricht, wie es mit Bezug zu2b beschrieben ist. Somit ist das Maskenmaterial230 über den Transistoren200p ,200n so gebildet, dass beide Gatestapel210p ,210n abgedeckt sind. In der gezeigten Ausführungsform wird ein Einebnungsprozess235 angewendet, um die Gesamtoberflächentopographie zu verbessern, was zu einer besseren Prozesssteuerung beim Entfernen eines Teils des Materials230 führt. Zu diesem Zweck wird ein entsprechender Ätzprozess angewendet, wie des zuvor mit Bezug zu2c beschrieben ist. Folglich kann auf Grund der besseren Oberflächentopographie ein höherer Grad an Flexibilität beim Auswählen geeigneter Ätzchemien erhalten. In anderen anschaulichen Ausführungsformen wird der Einebnungsprozess235 etwa auf der Grundlage eines CMP-Prozesses ausgeführt, um einen Teil des Materials230 abzutragen, so dass zumindest eine obere Fläche210s des Gatestapels210n freigelegt wird, wie dies auch durch die entsprechende gestrichelte Linie angegeben ist. Beim Freilegen der Oberfläche210s wird der Einebnungsprozess235 angehalten und es wird eine geeignete Sequenz aus Ätzprozessen angewendet, beispielsweise um durch die Schichten205 ,204 zu ätzen und schließlich die Deckschicht216 abzutragen. Beispielsweise sind plasmaunterstützte Ätzrezepte und/oder nasschemische Ätzrezepte anwendbar, während der Gatestapel210p zuverlässig durch das Maskenmaterial230 bedeckt ist. Z. B. können nach dem Ätzen durch die Schichten205 ,204 gut etablierte nasschemische Ätzrezepte auf der Grundlage heißer Phosphorsäure eingesetzt werden, um die Deckschicht216 selektiv zu der Beschichtung215 in dem Gatestapel210n abzutragen. Daraufhin wird das Maskenmaterial230 entfernt und die weitere Bearbeitung wird fortgesetzt, wie dies zuvor beschrieben ist. Folglich kann auch in diesem Falle die Integrität insbesondere des Gatestapels210p bezüglich der Schicht204p beibehalten werden. - In noch anderen anschaulichen Ausführungsformen wird das Maskenmaterial
230 mit einer geeigneten mechanischen Stabilität vorgesehen, so dass dieses als ein Füllmaterial dient, um eine ausreichende mechanische Unversehrtheit der Gatestapel210p ,210n zu schaffen, wobei diesem Falle der Einebnungsprozess235 fortgesetzt wird, wie dies durch die gestrichelte Linien230a angegeben ist, und wobei ein entsprechendes nicht-selektives CMP-Rezept eingesetzt wird, wodurch auch die Schichten205 ,204 und die Deckschicht216 in dem Gatestapel210n abgetragen werden. In anderen Fällen wird zumindest die Beschichtung205 während des Einebnungsprozesses235 abgetragen, wodurch die Schicht204 freigelegt wird, die dann auf der Grundlage heißer Phosphorsäure geätzt werden kann, wodurch auch die Deckschicht216 entfernt wird. Folglich wird ein sehr effizienter Materialabtrageinebnungsprozess235 erreicht, wodurch die Komplexität einer entsprechenden Ätzsequenz verringert wird. -
2l zeigt schematisch das Halbleiterbauelement200 in einer Fertigungsphase, die im Wesentlichen der Phase entspricht, wie sie zuvor mit Bezug zu2h beschrieben ist. Somit bedeckt das Material230 die Transistoren200p ,200n , wobei der Abstandshalter206a weiterhin an dem Gatestapel210p ausgebildet ist, während die Abstandshalterschicht206 weiterhin den Gatestapel210n abdeckt. In dieser Konfiguration wird der Einebnungsprozess235 so ausgeführt, dass zumindest der Oberflächenbereich206s der Abstandshalterschicht206 freigelegt wird, wie dies durch die gestrichelten Linie angegeben ist, wodurch ein weiterer Materialabtrag ermöglicht wird, indem eine entsprechende Ätzsequenz ausgeführt wird. Z. B. wird ein Teil der Abstandshalterschicht206 durch heißer Phosphorsäure abgetragen und danach wird die Beschichtung205 geätzt, woran sich ein weiterer Ätzschritt auf der Grundlage heißer Phosphorsäure anschließt, um die Schicht204 und die Deckschicht216 des Gatestapels210n abzutragen. In noch anderen anschaulichen Ausführungsformen wird der Einebnungsprozess235 fortgesetzt, um damit die Abstandshalterschicht206 an dem Gatestapel210n zu entfernen, wodurch die Schicht205 freigelegt wird, die dann zum Freilegen der Schicht204 geätzt wird. Daraufhin wird das Material230 entfernt und der Bereich der Abstandshalterschicht206 und des Abstandshalters206a werden abgetragen, beispielsweise auf der Grundlage heißer Phosphorsäure, wodurch die Deckschichten216 beider Gatestapel210n ,210p entfernt werden. Wie zuvor beschrieben ist, wird während des entsprechenden Ätzprozesses die Integrität der Schicht204p auf Grund der größeren lateralen Abmessungen, die durch den Abstandshalter206a bestimmt sind, beibehalten. Danach wird die weitere Bearbeitung fortgesetzt, wie dies auch zuvor beschrieben ist. - In noch anderen anschaulichen Ausführungsformen wird das Material
230 mit einer ausreichenden mechanischen Stabilität vorgesehen, so dass ein Materialabtrag der Gatestapel210p ,210n während des Einebnungsprozesses235 möglich ist. Z. B. werden, wie durch die gestrichelte Linie230a gezeigt ist, die Abstandshalterschicht206 und die Deckschichten216 abgetragen. Daraufhin wird das verbleibende Material230a mittels eines selektiven Ätzprozesses entfernt und die verbleibenden Bereiche des Abstandshalters206a und der Abstandshalterschicht206 werden geätzt, beispielsweise durch heiße Phosphorsäure, wodurch wiederum die Integrität des Bereichs204p beibehalten wird. - Es gilt also: Die vorliegende Erfindung stellt Techniken zur Herstellung aufwendiger Gateelektrodenstrukturen bereit, die auch als Gatestapel bezeichnet werden, wobei dies auf der Grundlage von dielektrischen Materialien mit großem ε in Verbindung mit einem metallenthaltenden Elektrodenmaterial erfolgt, deren Integrität mittels einer Schutzschicht beibehalten wird, die während einer entsprechenden komplexen Sequenz zum Entfernen von dielektrischen Materialien nicht in unerwünschter Weise angegriffen wird, die typischerweise zum Einkapseln der Gatestapel während des Bereitstellens der verformungsinduzierenden Halbleiterlegierung verwendet werden. Zu diesem Zweck wird ein geeignetes Maskenmaterial während einer geeigneten Fertigungsphase aufgebracht, wobei dieses Material die oberen Bereiche oder Gatekopfbereiche der Gatestapel freilässt, während der untere Bereich zuverlässig bedeckt ist.
Claims (17)
- Verfahren mit: Bilden einer Schutzschicht an Seitenwänden eines ersten Gatestapels und eines zweiten Gatestapels, wobei der erste und der zweite Gatestapel auf einer Halbleiterschicht ausgebildet sind und ein dielektrisches Material mit großem ε aufweisen; Bilden einer Halbleiterlegierung in der Halbleiterschicht mit lateralem Abstand zu dem ersten Gatestapel auf der Grundlage einer Abstandshalterstruktur mit einem Abstandshalterelement und einer Ätzstoppbeschichtung, während der zweite Gatestapel durch eine Ätzstoppschicht und eine Abstandshalterschicht bedeckt ist; Entfernen einer ersten Deckschicht des ersten Gatestapels und der Abstandshalterschicht, die den zweiten Gatestapel abdeckt durch Ausführen eines Ätzprozesses; Bilden einer Ätzmaske, um einen unteren Bereich des ersten und des zweiten Gatestapels abzudecken und einen oberen Bereich davon freizulegen; und Entfernen einer zweiten Deckschicht des zweiten Gatestapels in Anwesenheit der Ätzmaske.
- Verfahren nach Anspruch 1, wobei die Schutzschicht und die erste und die zweite Deckschicht aus Siliziumnitrid aufgebaut sind.
- Verfahren nach Anspruch 1, wobei Bilden der Ätzmaske umfasst: Abscheiden eines Maskenmaterials und Entfernen eines Teils des Maskenmaterials, um die oberen Bereiche des ersten und des zweiten Gatestapels freizulegen.
- Verfahren nach Anspruch 3, wobei das Maskenmaterial in einem Zustand geringer Viskosität abgeschieden wird.
- Verfahren nach Anspruch 4, wobei das Maskenmaterial aus einem organischen Material aufgebaut ist.
- Verfahren nach Anspruch 3, wobei der Bereich des Maskenmaterials durch Ausführen eines Ätzprozesses entfernt wird.
- Verfahren nach Anspruch 6, wobei der Ätzprozess als ein plasmaunterstützter Ätzprozess ausgeführt wird.
- Verfahren nach Anspruch 3, das ferner umfasst: Einebnen des Maskenmaterials vor dem Freilegen der oberen Bereiche des ersten und des zweiten Gatestapels.
- Verfahren nach Anspruch 1, das ferner umfasst: Entfernen der Ätzmaske und Entfernen eines verbleibenden Teils der Ätzstoppschicht.
- Verfahren nach Anspruch 1, das ferner umfasst: Bilden des ersten Draingebiets und eines ersten Sourcegebiets in der Halbleiterschicht benachbart zu dem ersten Gatestapel und Bilden eines zweiten Draingebiets und eines zweiten Sourcegebiets benachbart zu dem zweiten Gatestapel.
- Verfahren mit: Bilden eines Maskenmaterials lateral benachbart zu einem ersten Gatestapel eines ersten Transistors und einem zweiten Gatestapel eines zweiten Transistors, wobei der erste und der zweite Gatestapel auf einer Halbleiterschicht hergestellt sind und ein dielektrisches Material mit großem ε aufweisen; Entfernen einer ersten Deckschicht, die auf dem ersten Gatestapel vorgesehen ist, und/oder einer zweiten Deckschicht, die auf dem zweiten Gatestapel vorgesehen ist, in Anwesenheit des Maskenmaterials; und Bilden eines ersten Draingebiets und eines ersten Sourcegebiets des ersten Transistors und eines zweiten Draingebeits und eines zweiten Sourcegebiets des zweiten Transistors nach dem Entfernen der ersten und/oder der zweiten Deckschicht.
- Verfahren nach Anspruch 11, wobei die zweite Deckschicht in Anwesenheit des Maskenmaterials entfernt wird und wobei die erste Deckschicht vor dem Bilden des Maskenmaterials entfernt wird.
- Verfahren nach Anspruch 11, wobei die erste und die zweite Deckschicht in Anwesenheit des Maskenmaterials entfernt werden.
- Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Halbleiterlegierung in der Halbleiterschicht mit einem Abstand zu dem ersten Gatestapel, der durch eine Abstandshalterstruktur bestimmt ist, die an Seitenwänden des ersten Gatestapels gebildet ist, wobei die erste Deckschicht als eine Wachstumsmaske verwendet wird.
- Verfahren nach Anspruch 14, das ferner umfasst: Maskieren des zweiten Transistors durch eine Abstandshalterschicht, wenn die Halbleiterlegierung gebildet wird.
- Verfahren nach Anspruch 11, das ferner umfasst: Bilden einer Schutzschicht an Seitenwänden des ersten und des zweiten Gatestapels, um das dielektrische Material mit großem ε einzuschließen.
- Verfahren nach Anspruch 11, wobei Bilden des Maskenmaterials umfasst: Abscheiden eines Polymermaterials und Entfernen eines Teils des Polymermaterials, um die erste und/oder die zweite Deckschicht freizulegen.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008059647A DE102008059647B3 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite |
DE102008064671A DE102008064671B4 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite |
US12/624,672 US8329549B2 (en) | 2008-11-28 | 2009-11-24 | Enhancing integrity of a high-k gate stack by protecting a liner at the gate bottom during gate head exposure |
US13/672,800 US8932930B2 (en) | 2008-11-28 | 2012-11-09 | Enhancing integrity of a high-K gate stack by protecting a liner at the gate bottom during gate head exposure |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102008059647A DE102008059647B3 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite |
DE102008064671A DE102008064671B4 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102008064671A1 DE102008064671A1 (de) | 2010-09-09 |
DE102008064671B4 true DE102008064671B4 (de) | 2011-03-10 |
Family
ID=42145877
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008064671A Expired - Fee Related DE102008064671B4 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite |
DE102008059647A Expired - Fee Related DE102008059647B3 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102008059647A Expired - Fee Related DE102008059647B3 (de) | 2008-11-28 | 2008-11-28 | Verfahren zur Herstellung einer Gateelektrodenstruktur mit Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateoberseite |
Country Status (2)
Country | Link |
---|---|
US (2) | US8329549B2 (de) |
DE (2) | DE102008064671B4 (de) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008064671B4 (de) * | 2008-11-28 | 2011-03-10 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite |
DE102009055435B4 (de) * | 2009-12-31 | 2017-11-09 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verstärkter Einschluss von Metallgateelektrodenstrukturen mit großem ε durch Verringern der Materialerosion einer dielektrischen Deckschicht beim Erzeugen einer verformungsinduzierenden Halbleiterlegierung |
DE102011005641B4 (de) * | 2011-03-16 | 2018-01-04 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Verfahren zur Leistungssteigerung in Transistoren durch Reduzierung der Absenkung aktiver Gebiete und durch Entfernen von Abstandshaltern |
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CN105609469B (zh) * | 2014-11-19 | 2019-03-12 | 上海华力微电子有限公司 | 半导体器件的形成方法 |
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US10388770B1 (en) | 2018-03-19 | 2019-08-20 | Globalfoundries Inc. | Gate and source/drain contact structures positioned above an active region of a transistor device |
US10756184B2 (en) * | 2018-11-05 | 2020-08-25 | Globalfoundries Inc. | Faceted epitaxial source/drain regions |
TWI768635B (zh) * | 2021-01-04 | 2022-06-21 | 力晶積成電子製造股份有限公司 | 金屬氧化物半導體電晶體的製造方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6906360B2 (en) * | 2003-09-10 | 2005-06-14 | International Business Machines Corporation | Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions |
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-
2008
- 2008-11-28 DE DE102008064671A patent/DE102008064671B4/de not_active Expired - Fee Related
- 2008-11-28 DE DE102008059647A patent/DE102008059647B3/de not_active Expired - Fee Related
-
2009
- 2009-11-24 US US12/624,672 patent/US8329549B2/en not_active Expired - Fee Related
-
2012
- 2012-11-09 US US13/672,800 patent/US8932930B2/en active Active
Non-Patent Citations (1)
Title |
---|
NICHTS ERMITTELT * |
Also Published As
Publication number | Publication date |
---|---|
DE102008064671A1 (de) | 2010-09-09 |
DE102008059647B3 (de) | 2010-06-10 |
US8329549B2 (en) | 2012-12-11 |
US20100136762A1 (en) | 2010-06-03 |
US20130157432A1 (en) | 2013-06-20 |
US8932930B2 (en) | 2015-01-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
AC | Divided out of |
Ref document number: 102008059647 Country of ref document: DE Kind code of ref document: P |
|
OP8 | Request for examination as to paragraph 44 patent law | ||
AC | Divided out of |
Ref document number: 102008059647 Country of ref document: DE Kind code of ref document: P |
|
R020 | Patent grant now final |
Effective date: 20110702 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |