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Gebiet der vorliegenden Erfindung
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Generell betrifft die vorliegende Erfindung integrierte Schaltungen mit komplexen Transistoren, die Gatestrukturen mit einer metallenthaltenden Elektrode und ein Gatedielektrikum mit großem ε mit erhöhter Permittivität aufweisen.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen, macht es erforderlich, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsvermögen der integrierten Schaltungen wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologie aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung beispielsweise der MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierten Gebieten, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Erstreckung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, einen leitenden Kanal schnell unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Leitfähigkeit des Kanalgebiets das Leistungsvermögen von MOS-Transistoren ganz wesentlich. Da somit die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften bestimmen, ist die Skalierung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Verringerung des Gatewiderstands – ein wesentliches Entwurfskriterium, um eine Steigerung der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Gegenwärtig wird der größte Teil integrierter Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die in die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit in der vorhersehbaren Zukunft das Material der Wahl für Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die die zuverlässige elektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglich somit das Ausführen Hochtemperaturprozesse, wie sie etwa für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden abzuheilen, um die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als ein Material für eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Bei der stetigen Verbesserung des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets stetig verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird und die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom der vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung aufrecht zu erhalten, die durch den Kondensator erzeugt wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es erweist sich, dass die Verringerung der Kanallänge eine höher kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten währen des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer geringeren Schwellwertspannung zeigen einen exponentiellen Anstieg des Leckstromes auf Grund der erforderlichen erhöhten kapazitiven Kopplung der Gateelektrode an das Kanalgebiet, die durch das Verringern der Dicke der Siliziumdioxidschicht erreicht wird. d
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Daher wurde das Ersetzen des Siliziumdioxids, zumindest eines Teils davon, als Material für Gateisolationsschichten in Betracht gezogen. Mögliche alternative Dielektrika sind solche Materialien, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht dennoch für eine kapazitive Kopplung sorgt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreicht würde. Es wurde daher vorgeschlagen, Siliziumdioxid durch Materialien mit hoher Permittivität, etwa Tantaloxid (Ta2O5) mit einem ε von 25, durch Strontiumtitanoxid (SrTiO3) mit einem ε von ungefähr 150, durch Hafniumoxid (HfO2), HfSiO, Zirkonoxid (ZrO2) und dergleichen zu ersetzen.
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Mit der Einführung einer komplexen Gatearchitektur auf der Grundlage von Dielektrika mit großem ε kann das Transistorverhalten ferner verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode so vorgesehen wird, dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität selbst bei einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht sorgt, während zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits kann ein metallenthaltendes nicht-Polysiliziummaterial, etwa Titannitrid und dergleichen, so hergestellt werden, dass es direkt mit dem dielektrischen Material mit großem ε in Verbindung steht, wodurch das Auftreten einer Verarmungszone im Wesentlichen vermieden wird. Daher wird die Schwellwertspannung der Transistoren wesentlich von der Austrittsarbeit des Gatematerials, das mit dem Gatedielektrikumsmaterial in Kontakt ist, beeinflusst, und es muss eine geeignete Einstellung der wirksamen Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt sein.
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Beispielsweise werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa Titannitrid und dergleichen, häufig in Verbindung mit geeigneten Metallsorten, etwa Lanthan, Aluminium und dergleichen verwendet, um die Austrittsarbeit so einzustellen, dass sie für die jeweilige Transistorart geeignet ist, d. h. für n-Kanaltransistoren und p-Kanaltransistoren, wobei eine zusätzliche Bandlückenverschiebung für den p-Kanaltransistor ggf. erforderlich sein kann. Aus diesem Grunde wurde vorgeschlagen, die Schwellwertspannung von Transistorbauelementen geeignet einzustellen, indem ein speziell gestaltetes Halbleitermaterial an der Grenzfläche zwischen dem Gatedielektrikumsmaterial und dem Kanalgebiet des Transistors vorgesehen wird, um die Bandlücke des speziell ausgebildeten Halbleitermaterials in geeigneter Weise an die Austrittsarbeit des metallenhaltenden Gateelektrodenmaterials „anzupassen”, um damit die gewünschte Schwellwertspannung des betrachteten Transistors zu erreichen. Typischerweise wird eine entsprechendes speziell gestaltetes Halbleitermaterial, etwa ein Silizium/Germanium-Material und dergleichen, durch eine epitaktische Aufwachstechnik in der frühen Fertigungsphase bereitgestellt, wobei dies ebenfalls einen zusätzlichen komplexen Prozessschritt darstellt, wobei jedoch komplexe Prozesse in einer fortgeschrittenen Fertigungsphase für das Einstellen der Austrittsarbeit und somit der Schwellwertspannungen in einer sehr späten Prozessphase vermieden werden.
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Es zeigt sich jedoch, dass die Fertigungssequenz zur Herstellung der schwellwerteinstellenden Halbleiterlegierung einen wesentlichen Einfluss auf die Transistoreigenschaften ausüben kann, wie dies detaillierter mit Bezug zu den 1a bis 1b erläutert ist.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem ein siliziumbasiertes Halbleitermaterial 102 mit einer geeigneten Dicke ausgebildet ist, um darin und darüber Transistorelemente herzustellen. Des weiteren ist eine Isolationsstruktur 102c in der Halbleiterschicht 102 ausgebildet, wodurch aktive Gebiete 102a, 102b lateral begrenzt und somit definiert werden. In diesem Zusammenhang ist ein aktives Gebiet als ein Halbleitermaterial zu verstehen, in welchem ein geeignetes Dotierstoffprofil hergestellt ist oder zu erzeugen ist, um damit pn-Übergänge für einen oder mehrere Transistoren zu erzeugen. In dem in 1a gezeigten Beispiel entspricht das aktive Gebiet 102a einem p-Kanaltransistor, während das aktive Gebiet 102b einen n-Kanaltransistor repräsentiert. D. h., die aktiven Gebiete 102a, 102b enthalten eine geeignete grundlegende Dotierstoffkonzentration, um die Leitfähigkeit eines p-Kanaltransistors bzw. eines n-Kanaltransistors festzulegen. Zu beachten ist, dass die aktiven Gebiete 102a, 102b andere Komponenten aufweisen oder enthalten können, etwa Germanium, Kohlenstoff und dergleichen, um die gesamten elektronischen Eigenschaften in geeigneter Weise einzustellen. In ähnlicher Weise ist in dem aktiven Gebiet 102a eine geeignete Valenzbandverschiebung in Bezug auf eine komplexe Gateelektrodenstruktur einzustellen, die noch hergestellt wird, indem eine geeignete Halbeliterlegierung hergestellt wird, wie dies nachfolgend beschrieben ist.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden konventionellen Prozessstrategien hergestellt werden. Die Isolationsstruktur 102c wird durch gut etablierte Lithographie-, Ätz-, Abscheide-, Einebnungs- und Ausheiztechniken hergestellt, wobei geeignete Hartmaskenschichten, etwa ein Pufferoxid und ein Siliziumnitridmaterial auf der Halbleiterschicht 102 hergestellt werden, woran sich das Strukturieren eines Grabens in der Halbleiterschicht 102 anschließt. Daraufhin wird der Graben mit einem geeigneten isolierenden Material, etwa Siliziumdioxid und dergleichen gefüllt. Es sollte beachtet werden, dass die Prozesssequenz zur Herstellung der Isolationsstruktur 102c zu einem mehr oder minder ausgeprägten Verspannungspegel in den aktiven Gebieten 102a, 102b beiträgt. Nach dem Entfernen von jeglichem überschüssigen Material und dem Einebnen der Oberflächentopographie wird die weitere Bearbeitung typischerweise fortgesetzt, indem mehrere Implantationsprozesse unter Anwendung eines geeigneten Maskierungsschemas ausgeführt werden, um die erforderliche Dotierstoffsorte zum Erzeugen der grundlegenden Dotierstoffkonzentration in den aktiven Gebieten 102a, 102b einzufügen, um dies im Hinblick auf die darin und darüber zu erzeugenden Transistoren erforderlich ist. Nach dem Aktivieren der Dotierstoffsorte und der Rekristallisierung durch Implantation hervorgerufener Schäden geht die weitere Bearbeitung weiter, indem Materialreste, etwa Oxidmaterialien, entfernt werden und indem das Bauelement 100 der Einwirkung einer oxidierenden Umgebung 110 ausgesetzt wird, die typischerweise auf der Grundlage erhöhter Temperaturen beispielsweise im Bereich von 700 Grad C bis 1200 Grad C eingerichtet wird. Während des Trockenoxidationsprozesses 110 wird folglich eine Maskenschicht 104 in gut steuerbarer Weise während des Prozesses 110 erzeugt. Beispielsweise wird eine maximale Dicke der Maskenschicht 104 auf 10 nm oder weniger eingestellt.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 105 in Form eines Lackmaterials über dem Halbleiterbauelement 100 so hergestellt wird, dass das aktive Gebiet 102b und ein Teil der Isolationsstruktur 102c, d. h. das Maskenmaterial 104, von der Maske 105 bedeckt sind, während das aktive Gebiet 102a, d. h. das ausgebildete Maskenmaterial 104, und der verbleibende Teil der Isolationsstruktur 102c der Einwirkung einer nasschemischen Ätzumgebung 111 ausgesetzt werden, um selektiv das Maskenmaterial 104 von dem aktiven Gebiet 102a zu entfernen. Während des Ätzprozesses 111, der typischerweise auf der Grundlage wässriger Flusssäure (HF) ausgeführt wird, muss das Lackmaterial 105 dem Ätzangriff widerstehen, wobei insbesondere der Rand 104e der Maske 105, der über der Isolationsstruktur 102c angeordnet ist, zunehmend während des Ätzprozesses 111 der Materialerosion unterliegt. Beispielsweise wird eine Ätzzeit von mehreren Minuten erforderlich, um zuverlässig das Maskenmaterial 104 von dem aktiven Gebiet 102a abzutragen. Auf Grund der zunehmenden Erosion des Randgebiets 105e ist die Grenze zwischen dem maskierten Bereich und dem nicht maskierten Bereich in dem Isolationsgebiet 102c nicht mehr gut definiert und kann daher zu einer gewissen „Rauhigkeit” auf Grund des variierenden Grades an Materialerosion führen, wodurch die weitere Bearbeitung des Bauelements 100 insbesondere dann beeinflusst wird, wenn die aktiven Gebiete 102a, 102b dicht liegende aktive Gebiete repräsentieren, die somit an dem Isolationsgebiet 102, das den erodierten Oberflächenbereich enthält, lateral begrenzen.
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1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem selektiven Entfernen des Maskenmaterials 104 von dem aktiven Gebiet 102a und nach dem Entfernen der Ätzmaske 105 (siehe 1b). Wie zuvor erläutert ist, tritt auf Grund der vorhergehenden Ätzsequenz auf der Grundlage von Flusssäure ein gewisser Materialverlust in dem Isolationsgebiet 102c, wobei die zunehmende Maskenerosion des Ätzprozesses zu einem nicht gut definierten Übergangsbereich in den Isolationsgebiet 102c führt.
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1d zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer weiteren reaktiven Prozessumgebung 106 ausgesetzt ist, die einen Reinigungsprozess und dergleichen umfassen kann, um das Bauelement 100 für die nachfolgende Abscheidung einer Silizium/Germaniumlegierung selektiv auf dem ersten aktiven Gebiet 102a vorzubereiten. Der Prozess 106 kann auf der Grundlage einer geeigneten Chemie eingerichtet werden, um Kontaminationsstoffe und dergleichen abzutragen, die während des vorhergehenden Entfernens der Ätzmaske und dergleichen erzeugt worden sein können. Typischerweise ruft der Reinigungsprozess 106 einen gewissen Grad an Materialerosion der Maske 104 hervor, wodurch deren Dicke verringert wird, wie dies durch 104r angegeben ist, ohne dass dabei jedoch die Oberflächenbereiche des zweiten aktiven Gebiets 102b freigelegt werden.
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1e zeigt schematisch das Halbleiterbauelement 100 während eines selektiven epitaktischen Aufwachsprozesses 107, in welchem Prozessparameter, etwa Temperatur, Druck, Durchflussraten und Vorstufengasen und dergleichen, geeignet so gewählt sind, dass eine Materialabscheidung im Wesentlichen auf freiliegende Siliziumoberflächenbereiche beschränkt ist, während siliziumdioxidbasierte Oberflächenbereiche im Wesentlichen eine Abscheidung von Material verhindern. D. h., der Abscheideprozess 107 wird so eingestellt, dass ein gewisser Grad an Abscheideselektivität in Bezug auf Siliziummaterial in dem aktiven Gebiet 102a und jegliche Oxidoberflächenbereiche, etwa die Abscheidemaske 104 und das Isolationsgebiet 102c, erreicht wird. Wie zuvor erläutert ist, hängt die schließlich erreichte Schwellwertspannung eines in und über dem aktiven Gebiet 102a zu erzeugenden Transistors wesentlich von den Eigenschaften des Silizium/Germanium-Materials 108, etwa der Germaniumkonzentration und deren Dicke ab, so dass präzise bestimmte Prozessbedingungen während des Prozesses 107 einzurichten sind. Nach dem Abscheiden der Silizium/Germanium-Legierung 108, die nunmehr ein Teil des aktiven Gebiets 102a mit einer geeigneten Bandlücke ist, um darauf komplexe Gateelektrodenstrukturen zu erzeugen, wird die Abscheidemaske 104 entfernt, beispielsweise unter Anwendung von Flusssäure, was wiederum auch zu einem gewissen Materialabtrag in dem Isolationsgebiet 102c beiträgt, wodurch eine stärker ausgeprägte Oberflächentopographie zwischen den aktiven Gebieten 102a, 102b und dem Isolationsgebiet 102c erzeugt wird, das zusätzlich eine ausgeprägte Oberflächentopographie auf Grund des zuvor ausgeführten Ätzprozesses 111 besitzen kann, wie er mit Bezug zu 1b beschrieben ist.
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1f zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Transistor 150a in und über dem aktiven Gebiet 102a ausgebildet ist, das nunmehr zumindest einen Bereich der Silizium/Germanium-Legierung 108 enthält. In ähnlicher Weise ist ein Transistor 150b in und über dem aktiven Gebiet 102b ausgebildet. Des weiteren enthalten die Transistoren 150a, 150b, die beispielsweise einen p-Kanaltransistor bzw. einen n-Kanaltransistor repräsentieren, Gateelektrodenstrukturen 160a bzw. 160b. Wie gezeigt, ist die Gateelektrodenstruktur 160a auf der schwellwerteinstellenden Silizium/Germanium-Legierung 108 ausgebildet und weist ein Gatedielektrikumsmaterial 161 auf, das ein dielektrisches Material mit großem ε enthält, wobei das Gatedielektrikumsmaterial 161 von einem metallenthaltenden Elektrodenmaterial 162 bedeckt ist. Ferner ist typischerweise ein „konventionelles” Elektrodenmaterial 163, etwa amorphes Silizium, polykristallines Silizium und dergleichen, über dem Elektrodenmaterial 162 ausgebildet. Die empfindlichen Materialien 161 und 162 sind ferner lateral durch einen geeigneten Abstandshalter oder ein Beschichtungsmaterial 165 eingeschlossen, das beispielsweise in Form eines Siliziumnitridmaterials und dergleichen vorgesehen wird. Ferner ist eine Seitenwandabstandshalterstruktur 164, die ein oder mehrere Abstandshalterelemente aufweisen kann, möglicherweise in Verbindung mit Ätzstoppbeschichtungen, entsprechend den Prozess- und Bauteilerfordernissen vorgesehen. Die Gateelektrodenstruktur 160b besitzt einen ähnlichen Aufbau, wobei jedoch das Gatedielektrikumsmaterial 161 direkt auf dem aktiven Gebiet 102b ausgebildet ist. Zu beachten ist, dass die Gateelektrodenstrukturen 160a, 160b sich voneinander im Hinblick auf die resultierende Austrittsarbeit der Materialschicht 162 unterscheiden können. D. h., der Transistor 150a erfordert eine andere Austrittsarbeit, um in Verbindung mit dem Silizium/Germanium-Material 108 die gewünschte Schwellwertspannung für einen p-Kanaltransistor zu erhalten. Dazu werden geeignete Austrittsarbeitsmetallsorten, etwa Aluminium, in die Schicht 162 und/oder die Gatedielektrikumsschicht 161 eingebaut. In ähnlicher Weise wird eine geeignete Austrittsarbeitsmetallsorte, Lanthan und dergleichen, in die Schicht 162 und/oder die Schicht 161 des Transistors 150b eingebaut, um die gewünschte Schwellwertspannung zu erreichen.
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Das in 1f gezeigte Halbleiterbauelement 100 kann auf der Grundlage beliebiger gut etablierter Prozesstechniken hergestellt werden, wozu das Abscheiden der Materialien 161, 162 und 163 möglicherweise in Verbindung mit anderen Materialien, etwa dielektrischen Deckschichten, ARC-(antireflektierende Beschichtungs-)Materialien, und dergleichen gehören. Wie zuvor erläutert ist, werden geeignete Strukturierungsschemata und Materialien für die Schichten 161 und 162 angewendet, um eine gewünschte hohe kapazitive Kopplung mit einer besseren Leitfähigkeit zu erhalten, wobei auch eine gewünschte Austrittsarbeit und somit Schwellwertspannung für die Transistoren 150a, 150b einzustellen ist, wobei die Silizium/Germanium-Legierung 108 für die gewünschten Bandlückenabstand sorgt. Nach dem Strukturieren des komplexen Schichtstapels müssen zumindest die empfindlichen Materialien 161 und 162 zuverlässig eingeschlossen werden, um diese Materialien nicht in unerwünschter Weise der Einwirkung jeglicher reaktiver Prozessatmosphären auszusetzen, was ansonsten zu ausgeprägten Modifizierungen dieser Materialien führen könnte, was wiederum zu einer ausgeprägten Verschiebung der resultierenden Schwellwertspannung beiträgt. Dazu werden komplexe Abscheidetechniken angewendet, um die Beschichtung 165 zu erzeugen, woran sich geeignete Abscheide- und Ätzprozesse anschließen, um einen Teil der Seitenwandabstandshalterstruktur 164 zu erzeugen, die dann verwendet wird, um Dotierstoffe für die Herstellung von Drain- und Sourcegebiete 153 in den aktiven Gebieten 102a bzw. 102b einzuführen. Zu diesem Zweck werden gut etablierte Implantationsstrategien und Maskierungsschemata angewendet. Daraufhin wird ein Ausheizprozess ausgeführt, wodurch das endgültige laterale und vertikale Profil der Drain- und Sourcegebiete 153 eingestellt wird, so dass damit auch die endgültige Länge eines Kanalgebiets 152 festgelegt wird, das unter den jeweiligen Gateelektrodenstrukturen 160a, 160b angeordnet ist.
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Es sollte beachtet werden, dass, obwohl die zuvor beschriebene Prozessstrategie die Herstellung komplexer Gateelektrodenstrukturen und somit Transistoren ermöglicht, eine ausgeprägte Variabilität der Transistoreigenschaften jedoch zu beobachten ist. Beispielsweise können die Eigenschaften der Silizium/Germaniumlegierung 108 in der Längsrichtung, d. h. in 1f der horizontalen Richtung, variieren, was jedoch die resultierenden Transistoreigenschaften nicht wesentlich negativ beeinflusst. Andererseits wird eine ausgeprägte Variation der Materialeigenschaften in der Transistorbreitenrichtung, d. h. in der Richtung senkrecht zur Zeichenebene der 1f, beobachtet, wobei grundsätzlich die gleichen Randeffekte beobachtet werden, die etwa durch eine ausgeprägte Oberflächentopographie zwischen dem Isolationsgebiet 102c und dem aktiven Gebiet 102a hervorgerufen werden, während andere negative Einflüsse durch die zuvor verwendete Abscheidemaske 104 (siehe 1a und 1b) hervorgerufen werden, da deren Herstellung und deren selektive Entfernung zu unterschiedlichen Bedingungen in der Mitte des aktiven Gebiets 102a im Vergleich zu dessen Rand führen kann. Ferner kann auch die unregelmäßige Oberflächentopographie des Isolationsgebiets 102c insbesondere zwischen dicht liegenden Transistorbauelementen ebenfalls den Vorgang des Erzeugens der schützenden Beschichtung oder des Abstandshalters 165 beeinflussen, was wiederum zu einer Beeinträchtigung der empfindlichen Materialien 161 und 162 in einem oder beiden Transistoren 150, 150b führen kann, so dass auch damit zu ausgeprägten Ausbeuteverlusten beigetragen wird.
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Die Druckschrift
US 2008/0303090 A1 beschreibt Halbleiterstrukturen, die verspannte Kanäle aufweisen, die jeweils in Halbleitermaterialien mit unterschiedlichen Kristallorientierungen ausgebildet sind. Die jeweiligen Kanalgebiete mit entsprechender Verspannung sind durch einen Isolationsgraben getrennt, der mit geeigneten dielektrischen Materialien gefüllt ist.
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Die Druckschrift
US 2006/0175659 A1 beschreibt eine CMOS-Struktur in SOI-Substraten mit sehr dünner Halbleiterschicht, die benachbart zu Halbleiterbauelementen vorgesehen sind, die auf einem Vollsubstratmaterial ausgebildet sind. Ferner sind auch entsprechende Verfahren zur Herstellung des Halbleiterbauelements gezeigt, wobei zunächst Teile eines Substrats abgedeckt werden, um ein SOI-Gebiet mit sehr dünner Halbleiterschicht zu erzeugen.
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Die Druckschrift
US 7 282 402 B2 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, in welchem verformtes Siliziummaterial und komprimiertes Silizium/Germanium-Material eingebaut werden, um eine Leistungssteigerung sowohl für P-Kanaltransistoren als auch N-Kanaltransistoren durch entsprechende Verspannungen in den jeweiligen Kanalgebieten zu erreichen.
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Die Druckschrift
US 2009/0291540 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei eine biaxial zugverformte Halbleiterschicht im Bereich eines P-Kanaltransistors entspannt wird, und anschließend epitaktisch eine biaxialverspannte Silizium/Germaniumschicht aufgebracht wird, um ein entsprechendes Kanalgebiet bereitzustellen.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Techniken, in denen Gateelektrodenstrukturen auf der Grundlage einer schwellwerteinstellenden Halbleiterlegierung hergestellt werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die Erfindung
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Generell betrifft die vorliegende Erfindung Techniken zur Herstellung komplexer Gateelektrodenstrukturen auf der Grundlage einer schwellwerteinstellenden Halbleiterlegierung, wobei die Transistorvariabilität verringert und die Gesamtprozessgleichmäßigkeit verbessert wird, indem Prozessungleichmäßigkeiten verringert werden, die bei der Herstellung einer Aufwachsmaske auf der Grundlage eines Oxidationsprozesses in Verbindung mit nasschemischen Ätzrezepten zum selektiven Entfernen der Aufwachsmaske von einem der aktiven Gebiete eingeführt werden. Dazu wird in einigen hierin offenbarten anschaulichen Ausführungsformen ein geeignetes Maskenmaterial auf der Grundlage eines Abscheideprozesses bereitgestellt, beispielsweise in Form eines Siliziumnitridmaterials, während die Strukturierung des Maskenmaterials unter Anwendung plasmabasierter Ätzprozesse bewerkstelligt wird, d. h. mittels eines Ätzprozesses, der auf der Grundlage reaktiver Ionen ausgeführt wird, die in der reaktiven Prozessatmosphäre vorhanden sind und die in Richtung auf die Oberfläche des Substrats beschleunigt werden. Auf diese Weise können definierte Prozessbedingungen beim Herstellen der Abscheidemaske und danach beim selektiven Abscheiden des schwellwerteinstellenden Halbleitermaterials geschaffen werden, was zu einer besseren Gleichmäßigkeit der resultierenden Transistoreigenschaften führt. Ferner kann die Einwirkung durch hochaggressive nasschemische Ätzchemien, etwa durch Flusssäure, während des gesamten Prozessablaufs reduziert werden, wodurch ebenfalls zu besseren Bauteileigenschaften beigetragen wird, da eine weniger ausgeprägte Differenz in der Oberflächentopographie zwischen Isolationsgebieten und aktiven Gebieten erreicht wird. In anschaulichen hierin offenbarten Aspekten werden zumindest zwei Hartmaskenschichten vorgesehen, wovon eine auf der Grundlage eines abgeschiedenen nitridbasierten Materials hergestellt wird, wodurch dessen Strukturierung auf der Grundlage gut etablierter anisotroper Ätztechniken bewerkstelligt werden kann. Während des selektiven epitaktischen Aufwachsprozesses wird der strukturierte Hartmaskenstapel oder ein Teil davon effizient als eine Abscheidemaske verwendet, wobei in einigen anschaulichen Ausführungsformen ähnliche Wachstumsbedingungen die in konventionellen gut etablierten Strategien erreicht werden, in denen Prozessparameter angewendet werden, die eine ausgeprägte Selektivität zwischen Silizium und Siliziumdioxidmaterial ergeben.
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Erfindungsgemäß wird die zuvor beschriebene Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Weitere vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1f schematisch Querschnittsansichten eines konventionellen Halbleiterbauelements zeigen, wobei komplexe Gateelektrodenstrukturen auf der Grundlage einer Silizium/Germaniumlegierung zum Einstellen einer Schwellwertspannung des p-Kanaltransistors hergestellt wird, was zu einer ausgeprägten Transistorvariabilität führt;
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2a bis 2j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, in denen ein schwellwerteinstellendes Halbleitermaterial selektiv in einer Art an aktiven Gebiet mit verbesserter Gleichmäßigkeit hergestellt wird, indem ein Maskenschichtstapel und ein plasmaunterstützter Ätzprozess angewendet werden, wobei lediglich ein Teil des Maskenschichtstapels als eine Abscheidemaske gemäß anschaulicher Ausführungsformen verwendet wird; und
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3 und 4 schematisch Querschnittsansichten eines Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, wobei ein Siliziumdioxidmaterial und ein Siliziumnitridmaterial als eine Aufwachsmaske bei der Herstellung der schwellwerteinstellenden Halbleiterlegierung verwendet werden.
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Detaillierte Beschreibung
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Die vorliegende Erfindung betrifft Prozesstechniken, in denen eine schwellwerteinstellende Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung, selektiv in einer Transistorart hergestellt wird, während eine oder mehrere andere Transistorarten während des selektiver Abscheideprozesses abgedeckt sind. Dazu wird grundsätzlich ein Hartmaskenmaterial anfänglich in Form eines abgeschiedenen Materials bereitgestellt, etwa in Form eines Siliziumnitridmaterials, das effizient auf der Grundlage eines plasmabasierten Ätzprozesses, etwa eines reaktiven Ionenätzens, strukturiert werden kann, was zu besseren Prozessbedingungen während der nachfolgenden Bearbeitung des Bauelements führt, d. h. wenn die schwellwerteinstellende Halbleiterlegierung erzeugt wird. In einigen anschaulichen Ausführungsformen wird die Hartmaske als ein Stapel aus Schichten bereitgestellt, der beispielsweise ein Siliziumdioxidmaterial aufweist, das in einer früheren Fertigungsphase mit einem hohen Grad an Prozessgleichmäßigkeit hergestellt wird, währen eine nachfolgende Materialschicht, etwa eine Siliziumnitridmaterialschicht, auf der Grundlage eines Abscheideprozesses hergestellt wird. In einigen anschaulichen hierin offenbarten Ausführungsformen ist die Modifizierung oder das Bereitstellen und Strukturieren der Hartmaske auf einen speziellen Abschnitt innerhalb des Gesamtprozessablaufes beschränkt, ohne dass Änderungen des vorhergehenden Prozessablaufes erforderlich sind. Dazu wird das Siliziumnitridmaterial oder ein anderes geeignetes Hartmaskenmaterial direkt auf dem Pufferoxid aufgebracht, das zuvor bei der Herstellung der Isolationsgräben und bei der Einstellung der grundlegenden Dotierung in den aktiven Gebieten gebildet wurde. Folglich kann das Pufferoxid vorteilhaft als eine erste Hartmaskenmaterialschicht verwendet werden, wodurch die nachfolgende Abscheidung des weiteren Hartmaskenmaterials möglich ist, das wiederum die Strukturierung des gesamten Hartmaskenmaterials auf der Grundlage eines plasmaunterstützten Ätzprozesses ermöglicht. In einigen anschaulichen Ausführungsformen wird eine bessere Gleichmäßigkeit des gesamten Prozessablaufs erreicht, indem ein zusätzlicher Steuerungsmechanismus zur Sicherstellung einer gleichmäßigen Dicke des Pufferoxids vor dem eigentlichen Abscheiden des Hartmaskenmaterials eingerichtet wird. Dazu wird die Schichtdicke des Pufferoxids beispielsweise auf der Grundlage gut etablierter optischer Inspektionstechniken und dergleichen festgestellt und die gemessene Schichtdicke wird dann als eine Eingangsvariable zum Steuern eines nachfolgenden nasschemischen Prozesses zum Reduzieren/Erhöhen der Dicke des Pufferoxids verwendet, so dass ähnliche Prozessbedingungen für die nachfolgende Prozesssequenz geschaffen werden, unabhängig von jeglichen Ungleichmäßigkeiten, die sich aus einer variierenden Pufferoxiddicke während der vorhergehenden Prozesse ergeben könnten. Beispielsweise wird ein nasschemischer Prozess auf der Grundlage von SPM/APM (schweflige Säure-Wasserstoffperoxidmischung/Ammoniumhydroxid-Wasserstoffperoxidmischung) effizient angewendet, um die anfängliche Pufferoxiddicke vor dem Abscheiden eines weiteren Hartmaskenmaterials einzustellen. In einigen Fällen wird ein zusätzlicher Messprozess nach dem nasschemischen Ätzprozess aufgeführt, so dass insgesamt eine verbesserte Prozesssteuerung erreicht wird. In einigen anschaulichen Ausführungsformen werden die verbesserten Strukturierungsbedingungen unter Anwendung des abgeschiedenen Hartmaskenmaterials in Verbindung mit einem plasmaunterstützten Ätzprozess mit einem zusätzlichen Abtragungsprozess kombiniert, um das abgeschiedene Hartmaskenmaterial selektiv in Bezug auf das darunter liegende Pufferoxidmaterial abzutragen, das auf Grund seiner besseren Gleichmäßigkeit effizient als die eigentliche Abscheidemaske sodann verwendet werden kann. In anderen Fällen wird der anfängliche Hartmaskenschichtstapel als eine Abscheidemaske verwendet und wird nachfolgend auf der Grundlage geeigneter Ätztechniken abgetragen.
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Da ein deutlich geringerer Anteil an aggressiven auf Flusssäure basierten Ätzchemien bei der Herstellung der schwellwerteinstellenden Halbleiterlegierung anzuwenden ist, werden auch bessere Bedingungen im Hinblick auf einen Topographieunterschied zwischen den aktiven Gebieten und den Isolationsgebieten erreicht. Dies kann die weitere Bearbeitung vorteilhaft, beispielsweise in komplexen Anwendungen beeinflussen, in denen eine eingebettete verformungsinduzierende Halbleiterlegierung in einem oder beiden aktiven Gebieten vorzusehen ist, da insbesondere die geringere Differenz in der Oberflächentopographie zwischen Isolationsgebieten und aktiven Gebieten zu besseren Aufwachsbedingungen an derjenigen Transistorseite führen kann, die direkt an ein entsprechendes Isolationsgebiet anschließt. Folglich werden auch in diesem Falle das Transistorleistungsverhalten und eine bessere Transistorgleichmäßigkeit erreicht.
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Mit Bezug zu den 2a bis 4 werden nunmehr weitere anschauliche Ausführungsformen beschrieben, wobei auch der Bedarf auf die 1a bis 1f verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202, die mehrere aktive Gebiete aufweist, die lateral durch ein Isolationsgebiet 202c begrenzt sind. Der Einfachheit halber sind in 1a ein erstes aktives Gebiet 202a und ein zweites aktives Gebiet 202b dargestellt. Ferner ist eine erste Hartmaskenschicht, beispielsweise in Form eines sogenannten Pufferoxids 214, auf den aktiven Gebieten 202a, 202b vorgesehen und dieses besitzt eine spezielle Dicke 214t, die von dem Prozessverlauf des Bauelements 200 abhängt.
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Grundsätzlich kann das in 2a gezeigte Halbleiterbauelement 200 auf der Grundlage von Prozesstechniken hergestellt werden, wie sie auch zuvor mit Bezug zu dem Halbeleiterbauelement 100 beschrieben sind. Es sollte jedoch beachtet werden, dass bei der Herstellung des Isolationsgebiets 202c und somit beim lateralen Begrenzen der aktiven Gebiete 202a, 202b die Pufferoxidschicht 214 bewahrt werden kann, die anfänglich vor dem Ausführen weiterer Fertigungsschritte hergestellt wird und somit auch vor dem Erzeugen des Isolationsgebiets 202c und der aktiven Gebiete 202a, 202b hergestellt wird. Dazu können gut etablierte Prozessstrategien eingesetzt werden, etwa Oxidation, Abscheidung und dergleichen, wodurch eine sehr gleichmäßige Materialschicht mit einer gleichmäßigen Dicke von beispielsweise ungefähr 4 bis 8 nm, beispielsweise 5 nm, erhalten wird. Nach der Herstellung des Isolationsgebiets 202c, wie dies zuvor beschrieben ist, wird überschüssiges Material, etwa ein Siliziumnitridmaterial, das als Hartmaskenmaterial verwendet wird, entfernt und nachfolgend entsprechende Implantationsprozesse in Verbindung mit Maskierungsprozessen angewendet, um Wannendotierstoffsorten in die aktiven Gebiete 202a, 202b selektiv einzubauen. Auf Grund der beteiligten Lithographieprozesse kann somit ein gewisser Grad an Materialerosion in der Pufferoxidschicht 214 auftreten, was zu einer geringeren Dicke 214t führt, die zu einem gewissen Maße in Abhängigkeit von den vorhergehenden Prozessschwankungen variieren kann. Gemäß einiger anschaulicher Ausführungsformen wird daher ein Messprozess 215 ausgeführt, um die Schichtdicke 214et vor dem Fortsetzen des Bearbeitens des Bauelements 200 zu bestimmen, wobei bei der Fortsetzung ein Prozessmodul auszuführen ist, in welchem ein schwellwerteinstellendes Halbleitermaterial in dem aktiven Gebiet 202a zu erzeugen ist. Dazu können gut etablierte Inspektionstechniken angewendet werden.
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2b zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer reaktiven Umgebung eines nasschemischen Prozesses 216 unterliegt. Der Prozess 216 kann auf der Grundlage einer Nasschemie ausgeführt werden, beispielsweise unter Anwendung gut etablierter Reinigungschemien, etwa SPM, APM, und dergleichen, wobei zumindest ein Prozessparameter, etwa die Prozesszeit, auf der Grundlage der Messergebnisse des Prozesses 215 aus 2a gesteuert wird. Wenn beispielsweise die anfängliche Schichtdicke 214t (siehe 2a) ausreichend ist für die weitere Bearbeitung, wenn jedoch zum Zwecke einer besseren Prozessgleichmäßigkeit eine weitere Verringerung als geeignet erachtet wird, kann der Prozess 216 als ein effizienter Reinigungsprozess oder Ätzprozess ausgeführt werden, der so gesteuert wird, dass die Dicke verringert wird, so dass eine gewünschte Solldicke 214a erreicht wird. In anderen Fällen führt der chemische Prozess 216 zu einer weiteren Oxidation der aktiven Gebieten 202a, 202b in einer gut gesteuerten Weise, wenn die Anfangsdicke 214t aus 2a als zu gering im Vergleich zu der gewünschten Solldicke erachtet wird. Folglich kann die weitere Bearbeitung auf der Grundlage der Schichtdicke 214a fortgesetzt werden, die somit nahe an der gewünschten Solldicke liegt, wobei bei Bedarf weiterer Messprozess ausgeführt werden kann nach dem Prozess 216, um das Ergebnis des Prozesses zu bestimmen. In diesem Falle können Bauelemente 200, die nicht der Solldicke entsprechen, erneut bearbeitet werden, um damit eine bessere Prozessgleichmäßigkeit zu schaffen.
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2c zeigt schematisch das Halbleiterbauelement 200 während eines Abscheideprozesses 218, etwa eines plasamunterstützten CVD-(chemischer Dampfabscheide-)Prozesses, während eines thermisch aktivierten CVD-Prozesses und dergleichen. Während des Abscheideprozesses 218 wird eine zweite Hartmaskenschicht 204, die aus einem geeigneten Material aufgebaut ist, auf der Hartmaskenschicht 214 hergestellt, wodurch ein Hartmaskenschichtstapel 224 erzeugt wird. In einigen anschaulichen Ausführungsformen wird die Schicht 204 als eine silizium- und stickstoffenthaltende Materialschicht hergestellt, was auch als ein Siliziumnitridmaterial bezeichnet wird, selbst wenn andere Atomsorten zu einem gewissen Grad eingebaut sind. Die Schicht 204 kann mit einer Dicke von ungefähr 5 bis 50 nm abhängig von der weiteren Bearbeitung der Schicht 214 und auf Grund der gleichmäßigen Abscheidebedingungen zum Bereitstellen der Schicht 204 besitzt der Hartmaskenmaterialschichtstapel 224 sehr gleichmäßige Eigenschaften im Hinblick auf die Schichtdicke und die Materialzusammensetzung.
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2d zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, in der eine Ätzmaske 205, etwa eine Lackmaske, so hergestellt ist, dass diese die Schichten 214, 204 über dem aktiven Gebiet 202a und einem Teil des Isolationsgebiets 202c freilässt, während der verbleibende Teil des Gebiets 202c und des aktiven Gebiets 202b, d. h. die darauf ausgebildeten Hartmaskenschichten 204, 214, abgedeckt sind. Zu diesem Zweck kann eine beliebige gut etablierte Lithographietechnik eingesetzt werden. Ferner wird das Bauelement 200 der Einwirkung eines reaktiven Ätzprozesses 211 auf der Grundlage einer gasförmigen Ätzatmosphäre mit reaktiven Ionen ausgesetzt, die auf der Grundlage einer Plasmaumgebung erzeugt werden. Zu beachten ist, dass generell eine Vielzahl plasmabasierter Ätztechniken im Stand der Technik etabliert ist, wobei ein gewisser Grad an physikalischer und chemischer Wechselwirkung mit einem zu ätzenden Substrat unterschiedlich sein kann. Im Zusammenhang mit der vorliegenden Erfindung wird jedoch eine beliebige Art an Ionenätzung in einer Gasumgebung als ein plasmabasierter oder plasmaunterstützter Ätzprozess betrachtet, etwa in Form einer reaktiven Ionenätzung und dergleichen. In einer anschaulichen Ausführungsform wird der plasmaunterstützte Ätzprozess 211 auf der Grundlage eines gut etablierten Ätzrezepts ausgeführt, das eine moderat ausgeprägte Selektivität zumindest in Bezug auf das Siliziummaterial in dem aktiven Gebiet 202a besitzt. In diesem Falle können die Schicht 204 und die Schicht 214 effizient während des Ätzprozesses 211 abgetragen werden, während andererseits die Ätzmaske 205 nicht unerwünscht an einem Randgebiet 205e modifiziert wird. D. h., im Gegensatz zu konventionell angewendeten nasschemischen Ätztechniken, beispielsweise auf der Grundlage von Flusssäure, wie dies zuvor erläutert ist, wird die Ätzmaske 205 der Einwirkung der reaktiven Atmosphäre des Prozesses 211 für eine deutlich geringere Zeitdauer ausgesetzt, wodurch unerwünschte Wechselwirkungen des Prozesses 211 von dem Material im Wesentlichen unterdrückt werden, was wiederum zu einem gut definierten Ätzergebnis über dem Isolationsgebiete 202c beiträgt. D. h., eine ausgeprägte Materialerosion an dem Randgebiet 205e wird während des Prozesses 211 deutlich weniger auftreten, da eine typische Prozesszeit im Bereich 5 bis 50 Sekunden liegt, im Vergleich zu 10 Minuten oder mehr in konventionellen nasschemischen Ätztechniken.
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2e zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem plasmasbasierten Ätzprozess 211 und nach dem Entfernen der Ätzmaske 205 aus 2d. Wie gezeigt ist das Siliziummaterial des aktiven Gebiets 202a freigelegt und es wird auch eine bessere Oberflächentopographie in Bezug auf den benachbarten Bereich des Isolationsgebiets 202c erreicht, während gleichzeitig ein gut definierter Übergang von der Topographie des Isolationsgebiets 202c benachbart zu dem aktiven Gebiet 202a zu der Oberflächentopographie in dem verbleibenden Bereiche des Isolationsgebiets 202c erreicht wird. Aus diesem Grund kann die weitere Bearbeitung, d. h. das selektive epitaktische Aufwachsen eines schwellwerteinstellenden Halbleitermaterials auf dem freiliegenden aktiven Gebiet 202a, mit einer besseren Prozessgleichmäßigkeit ausgeführt werden.
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2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen Prozessparameter des plasmaunterstützten Ätzprozesses 211 aus 2d zu einem gewissen Grad an Vertiefung 202r führen, wenn beispielsweise die Ätzrate für das Siliziumdioxidmaterial des Isolationsgebiets 202c geringer ist im Vergleich zu der Ätzrate des Materials 214. In anderen Fällen wird die Schicht 214 durch Abscheidung hergestellt und somit bedeckt diese auch das Isolationsgebiet 202c, so dass während des Ätzprozesses 211 aus 2d das Siliziummaterial des aktiven Gebiets s202a im Wesentlichen gleichzeitig zu dem anfänglichen Material des Isolationsgebiets 202c freigelegt wird. In diesem Falle kann eine Ätzchemie verwendet werden, in der Silizium mit einer etwas höheren Abtragsrate im Vergleich zu dem Siliziumdioxidmaterial des Isolationsgebiets 202c abgetragen wird. Durch Steuern der gesamten Ätzzeit kann somit der Grad der Vertiefung 202r gesteuert werden, wenn dies für die weitere Bearbeitung des Bauelements 200 als geeignet erachtet wird.
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2g zeigt schematisch das Halbleiterbauelement 200 gemäß anschaulicher Ausführungsformen, in denen die Hartmaskenschicht 204 (siehe 2e, 2f) vor dem Ausführen eines selektiven epitaktischen Aufwachsprozesses entfernt wird. Dazu wird eine geeignete Ätzchemie während des Ätzprozesses 217 angewendet, beispielsweise auf der Grundlage sehr effizienter und gut etablierter chemischer Lösungen, etwa SPM/APM, wenn Siliziumnitridmaterial zu entfernen ist. Auf diese Weise kann die Hartmaskenschicht 214 als ein effizientes Ätzstoppmaterial dienen, wodurch ein Freiliegen von Teilen des aktiven Gebiets 202b vermieden wird. Die Schicht 214 kann ferner mit besserer Gleichmäßigkeit und mit einer gut definierten Schichtdicke bereitgestellt werden, da der Materialverbrauch während des Prozesses 217 im Voraus festgelegt werden kann und beim Auswahl einer geeigneten Dicke der Schicht 214 berücksichtigt werden kann. Andererseits kann eine unerwünschte Wechselwirkung des Ätzprozesses 217 mit dem freiliegenden Siliziummaterial des aktiven Gebiets 202a vermieden werden. Das Entfernen der Schicht 204 (siehe 2i, 2f) ermöglicht das Fortsetzen der Bearbeitung auf der Grundlage sehr gleichmäßiger und gut definierter Prozessbedingungen, beispielsweise im Hinblick auf das Ausführen eines nachfolgenden selektiven epitaktischen Aufwachsprozesses. D. h., in einigen anschaulichen Ausführungsformen wird die verbleibende Hartmaskenschicht 214 in Form eines Siliziumdioxidmaterials, etwa als ein „Pufferoxid” vorgesehen, wodurch ähnliche Prozessbedingungen wie in gut etablierten selektiven epitaktischen Aufwachstechniken geschaffen werden, wie dies zuvor beschrieben ist, da derartige gut etablierte Abscheiderezepte einen hohen Grad an Selektivität während des selektiven Abscheidens eines Silizium/Germanium-Materials bieten, oder auch für andere siliziumbasierte Halbleiterlegierungen. Da weiterhin das Entfernen der Schicht 204 (siehe 2i, 2f) in einer späteren Fertigungsphase vermieden wird, kann eine unerwünschte Oxidation von Germanium beim Anwenden von APM während des Entfernens der Hartmaske vermieden werden kann, wenn ein Silizium/Germanium-Material auf dem aktiven Gebiet 202a herzustellen ist.
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2h zeigt schematisch das Halbeleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, wobei ein selektiver epitaktischer Aufwachsprozess 207 angewendet wird, um eine schwellwerteinstellende Halbleiterlegierung 208, etwa eine Silizium/Germanium-Legierung, auf freiliegenden Oberflächenbereichen des aktiven Gebiets 202a herzustellen. Es sollte beachtet werden, dass vorhergehende Reinigungsrezepte angewendet werden können, wie dies auch zuvor erläutert ist, was zu einer gewissen Verringerung der Dicke der Schicht 214 führen kann, wobei jedoch, wie zuvor erläutert ist, die bessere Gleichmäßigkeit und die Vorhersagbarkeit des Materialverbrauchs während jeglicher Reinigungsprozesse effizient berücksichtigt werden kann, wenn eine geeignete Dicke der Schicht 214 eingestellt wird. Folglich können insbesondere bei der Herstellung einer Silizium/Germanium-Legierung gut etablierte Abscheiderezepte angewendet werden, die für ein hohes Maß an Selektivität zwischen Siliziumdioxidmaterial und Siliziummaterial sorgen. Nach dem selektiven epitaktischen Aufwachsprozess 207 ist somit das Material 208 ein Teil des aktiven Gebiets 202a und verleiht diesem die gewünschten elektronischen Eigenschaften, wie dies für die weitere Bearbeitung erforderlich ist, d. h. für die Herstellung einer komplexen Metallgateelektrodenstruktur mit großem ε.
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2i zeigt schematisch das Bauelement 200 nach dem Entfernen der Hartmaskenschicht 214 (siehe 1h), was auf der Grundlage gut etablierter und sehr selektiver nasschemischer Ätzchemie erfolgen kann, etwa durch Flusssäure und dergleichen. Es sollte beachtet werden, dass, obwohl ein gewisser Grad an Materialerosion auftreten kann in dem Isolationsgebiet 202c, das Bauelement 200 dennoch eine bessere Oberflächentopographie im Vergleich zu den Halbleiterbauelementen besitzt, die auf der Grundlage konventioneller Strategien bearbeitet werden, da beispielsweise ein ausgeprägtes Einwirken von oxidentfernenden Ätzatmosphären, etwa von Flusssäure, deutlich geringer ist in dem Prozessablauf des Bauelements 200, beispielsweise auf Grund des plasmabasierten Strukturierungsprozesses 211 aus 2d. Ferner können die Hartmaskenmaterialien und insbesondere das Material 214 (siehe 2h) mit besserer Gleichmäßigkeit im Vergleich zu konventionellen Hochtemperaturoxidationsprozessen bereitgestellt werden, wodurch Ungleichmäßigkeiten vermieden werden, insbesondere an Randgebieten der aktiven Gebiete 202a, 202b, was zu Ungleichmäßigkeiten beim selektiven Aufwachsen des Materials 208 und auch beim Entfernen der entsprechenden Abscheidemaske führen könnte. Folglich kann das Material 208 selbst mit besserer Gleichmäßigkeit an Randbereichen hergestellt werden, die mit der Isolationsstruktur 202c in Verbindung stehen. Zu beachten ist, dass dies auch für ein Randgebiet in der Transistorbreitenrichtung gilt, d. h. für eine Richtung senkrecht zur Zeichenebene der 2i. Somit wird eine ausgeprägte Variation von Materialeigenschaften, etwa der Schichtdicke und dergleichen, entlang der Transistorbreitenrichtung des Materials 208 vermieden, während gleichzeitig eine weniger ausgeprägte und somit eine gleichmäßige Oberflächentopographie an jeglichen Rändern, die durch das aktive Gebiet 202a und das Isolationsgebiet 202c gebildet sind, erreicht wird. Auch innerhalb des Isolationsgebiets 202c und somit in einem Übergangsbereich zwischen den aktiven Gebieten 202a, 202b wird eine gut definierte Oberflächentopographie geschaffen, wodurch ebenfalls zu besseren Oberflächenbedingungen und somit zu einer besseren Prozessgleichmäßigkeit während der weiteren Bearbeitung beigetragen wird, wenn die komplexe Metallgateelektrodenstruktur mit großem ε über dem aktiven Gebiet 202b hergestellt wird.
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2j zeigt schematisch das Halbleiterbauelement 200 in eine weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor 250a, etwa ein p-Kanaltransistor, über dem aktiven Gebiet 202a ausgebildet, das zumindest teilweise das zuvor aufgewachsene Material 208 enthält. In ähnlicher Weise ist ein zweiter Transistor, etwa ein n-Kanaltransistor 202b in und über dem aktiven Gebiet 202b ausgebildet. In der gezeigten Fertigungsphase enthalten die Transistoren 250a, 250b Drain- und Sourcegebiete 253, die ein geeignetes laterales und vertikales Dotierstoffprofil mit den Erfordernissen entsprechend besitzen. Ferner schließen die Drain- und Sourcegebiete 253 ein Kanalgebiete 252 lateral ein, das im Falle des Transistors 250a auch zumindest einen Bereich der schwellwerteinstellenden Halbleiterlegierung 208 umfasst. Ferner enthält der Transistor 250a eine Gateelektrodenstruktur 260a, die wiederum ein Gatedielektrikumsmaterial 261, ein metallenthaltendes Elektrodenmaterial 262 und ein halbleiterbasiertes Elektrodenmaterial 263 aufweist, wobei diese Materialien lateral durch eine Beschichtung oder einem Abstandshalter 265 und eine Abstandshalterstruktur 264 eingeschlossen sind. In ähnlicher Weise umfasst der Transistor 250b eine Gateelektrodenstruktur 260b, die grundsätzlich den gleichen Aufbau besitzen kann und damit auch die Komponenten 261, 262, 263, 264 und 265 aufweist. Es sollte beachtet werden, wie dies auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist, dass die Gatedielektrikumsschicht 261 und/oder das metallenthaltende Elektrodenmaterial 262 für die Gateelektrodenstrukturen 260a, 260b unterschiedlich sein können, beispielsweise im Hinblick auf spezielle Metallsorten zum Einstellen der entsprechenden Austrittsarbeit, wie dies auch zuvor beschrieben ist. Ferner können die Gatedielektrikumsmaterialien 261 ein dielektrisches Material mit großem ε aufweisen, wie dies auch zuvor erläutert ist.
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Die Transistoren 250a, 250b können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, wie dies beispielsweise zuvor beschrieben ist, wobei generell die verbesserten Oberflächenbedingungen, die nach dem selektiven epitaktischen Aufwachsen des Materials 208 erreicht werden, für eine bessere Gleichmäßigkeit der resultierenden Schaltungskomponente sorgen. Beispielsweise wird der komplexe Strukturierungsprozess zum Strukturieren der Materialschichten 261, 262 und 263 mit besserer Gleichmäßigkeit bewerkstelligt. In ähnlicher Weise kann die Einkapselung dieser Materialien, beispielsweise mittels der Beschichtung 265, mit höherer Zuverlässigkeit im Vergleich zu konventionellen Strategien erreicht werden, in denen beispielsweise die äußerst nicht vorhersagbare „Oberflächenrauhigkeit” in dem Isolationsgebiet 202c wesentlich die entsprechenden Prozesse beim Einkapseln beeinflusst. Wie somit zuvor erläutert ist, zeigt der Transistor 250a, der die schwellwerteinstellende Halbleiterlegierung 208 aufweist, eine geringere Transistorvariabilität, beispielsweise im Hinblick auf die Schwellwertspannung, da die Materialschicht 208 im Wesentlichen gleichmäßige Eigenschaften entlang einer Transistorbreitenrichtung besitzt, d. h. entlang der Richtung senkrecht zur Zeichenebene der 2j. In diesem Falle besitzen Transistoren, die grundsätzlich den gleichen Aufbau wie der Transistor 250a besitzen, die sich jedoch durch eine unterschiedliche Transistorbreite unterscheiden, im Wesentlichen die gleiche Schwellwertspannung.
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In einigen anschaulichen Ausführungsformen, wie dies in 2j gezeigt ist, kann ein zusätzlicher leistungssteigernder Mechanismus beispielsweise in Form eines eingebetteten verformungsinduzierenden Halbleitermaterials implementiert werden, etwa in Form einer Silizium/Germaniumlegierung, einer Silizium/Kohlenstofflegierung, und dergleichen. In der gezeigten Ausführungsform wird das Leistungsvermögen des Transistors 250a verbessert, indem eine Silizium/Germaniumlegierung oder generell eine Germaniumspezies eingebaut wird, um eine kompressive Verformung in dem benachbarten Kanalgebiet 252 zu erhalten. Zu diesem Zweck werden entsprechende Aussparungen in dem aktiven Gebiet 202a nach dem selektiven Abscheiden des Materials 208 und nach dem Strukturieren der Gateelektrodenstruktur 260a in einer Phase hergestellt, in der die Abstandshalterstruktur 264 ggf. noch nicht vorgesehen ist, oder wobei ein speziell gestalteter Versatzabstandshalter so hergestellt wird, dass der laterale Abstand des Materials 209 in Bezug auf das Kanalgebiet 252 eingestellt wird. Auch in diesem Falle bietet die verbesserte Oberflächentopographie auf der Seite des aktiven Gebiets 202a, die direkt mit dem Isolationsgebiet 202c in Verbindung steht, bessere Bedingungen beim Strukturieren der resultierenden Aussparungen und insbesondere beim Wiederaufwachsen des Materials 209 auf der Grundlage selektiver epitaktischer Aufwachstechniken. In diesem Falle kann das Material 209 eine ähnliche Höhe wie das Isolationsgebiet 202c im Vergleich zu anderen Bereichen des aktiven Gebiets 202a erhalten, die nicht direkt mit dem Isolationsgebiet in Verbindung stehen. Folglich können ähnliche Verformungsbedingungen in einem Transistor 250a, der benachbart zu dem Isolationsgebiet 202c ausgebildet ist, beobachtet werden, die auch in anderen Transistoren auftreten, die in und über dem aktiven Gebiet 202a ausgebildet sein können. In diesem Falle wird ebenfalls eine bessere Gleichmäßigkeit der Transistoreigenschaften für Transistoren erreicht, die den Einbau einer verformungsinduzierenden Halbleitermaterialsorte erfordern. Es sollte beachtet werden, dass das gleiche für Transistoren 250b gilt, die ebenfalls einen verformungsinduzierenden Mechanismus benötigen, beispielsweise auf der Grundlage eines Silizium/Kohlenstoffmaterials.
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3 zeigt schematisch das Halbeleiterbauelement 200 in einer Fertigungsphase, in der der Hartmaskenschichtstapel 224 das aktive Gebiet 202b abdeckt, während das aktive Gebiet 202a freiliegt, um damit dessen Oberfläche für das selektive Abscheiden des schwellwerteinstellenden Halbleitermaterials vorzubereiten. Wie gezeigt ist ein gewisser Grad an Vertiefung 202r vorgesehen, wie dies auch zuvor erläutert ist. In diesem Falle können Reinigungsprozesse vor dem selektiven Abscheideprozess auf der Grundlage der Schicht 204 ausgeführt werden.
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4 zeigt schematisch das Halbleiterbauelement 200 während des selektiven epitaktischen Aufwachsprozesses 207, um die Halbleiterlegierung 208 zu erzeugen, wie dies auch zuvor beschrieben ist. In diesem Falle kann der Hartmaskenschichtstapel 224 als ganzes als eine effiziente Abscheidemaske dienen. Daraufhin wird der Schichtstapel 224 entfernt, beispielsweise auf der Grundlage nasschemischer Ätzrezepte und dergleichen, wobei ein entsprechender Materialabtrag der Schicht 208, der durch das zusätzliche Entfernen der Schicht 204 hervorgerufen wird, effizient bei der Herstellung der Materialschicht 208 berücksichtigt werden kann. Nach dem Entfernen des Schichtstapels 224 geht die weitere Bearbeitung weiter, wie dies auch zuvor beschrieben ist.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen eine bessere Gleichmäßigkeit während des selektiven Abscheidens eines schwellwerteinstellenden Halbleitermaterials erreicht wird, indem ein Hartmaskenstapel mit mindestens zwei Hartmaskenmaterialien bereitgestellt wird, die auf der Grundlage eines plasmabasierten Ätzprozesses strukturiert werden. In einigen anschaulichen Ausführungsformen wird eine Schicht des Hartmaskenschichtstapels vor dem selektiven epitaktischen Aufwachsprozesses entfernt. Auf diese Weise werden bessere Transistoreigenschaften beispielsweise im Hinblick auf die Schwellwertspannung und dergleichen erreicht.
