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Gebiet der vorliegenden Erfindung
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Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung von integrierten Schaltungen, die moderne Transistoren aufweisen, wovon eine Art eine Kanalhalbleiterlegierung, etwa eine Si/Ge-Legierung enthält.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifische integrierten Schaltungen) und dergleichen macht es notwendig, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen darstellen, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen, die Feldeffekttransistoren aufweisen, die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der CMOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet gebildet sind, etwa als ein Kanalgebiet, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands und die Verringerung des Gatewiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit der integrierten Schaltungen zu erreichen.
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Gegenwärtig wird der überwiegende Teil der integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzten Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehörigen Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl in der absehbaren Zukunft für Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne dass die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Silizium aufgebaut ist, von dem Siliziumkanalgebiet trennt. Bei der stetigen Verbesserung des Bauteilverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um damit die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator geschaffen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es erweist sich, dass eine Verringerung der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf Grund der erforderlichen höheren kapazitiven Kopplung der Gateelektrode an das Kanalgebiet, die durch Reduzieren der Dicke der Siliziumdioxidschicht erreicht wird.
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Daher wurde das Ersetzen des Siliziumdioxids oder eines Teils davon als Material für Gateisolationsschichten vorgeschlagen. Mögliche alternative Dielektrika sind solche Materialien, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Isolationsschicht noch eine kapazitive Kopplung ergibt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreicht würde.
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Wenn zu einer komplexen Architektur übergegangen wird auf der Grundlage von Dielektrika mit großem ε kann das Translstorleistungsverhalten zusätzlich verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode so vorgesehen wird, dass dieses das für gewöhnlich verwendete Polysiliziummaterial ersetzt, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum ausbildet, wodurch die effektive Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine erhöhte Kapazität selbst bei einer weniger kritischen Dicke im Vergleich zu einer Siliziumdioxidschicht sorgt, während zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits kann das metallenthaltende nicht-Polysiliziummaterial, etwa in Form von Titannitrid, und dergleichen, so hergestellt werden, dass es direkt mit dem dielektrischen Material mit großem ε in Verbindung steht, wodurch das Auftreten einer Verarmungszone im Wesentlichen vermieden wird. Die Schwellwertspannung der Transistoren ist wesentlich durch die Austrittsarbeit des Gatematerials beeinflusst, das mit dem Gatedielektrikumsmaterial in Kontakt ist, und es muss daher eine geeignete Einstellung der wirksamen Austrittsarbeit im Hinblick auf die Leitfähigkeitsart des betrachteten Transistors sichergestellt werden.
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Beispielsweise werden geeignete metallenthaltende Gateelektrodenmaterialien, etwa Titannitrid und dergleichen, häufig in Verbindung mit geeigneten Metallsorten, etwa Lanthan, Aluminium und dergleichen angewendet, um damit die Austrittsarbeit so einzustellen, dass sie für jede Art an Transistor geeignet ist, d. h. für n-Kanaltransistoren und p-Kanaltransistoren, wobei ein zusätzlicher Bandlückenversatz für den p-Kanaltransistors ggf. erforderlich ist. Aus diesem Grunde wurde vorgeschlagen, die Schwellwertspannung der Transistoren geeignet einzustellen, indem ein speziell gestaltetes Halbleitermaterial an der Grenzfläche zwischen dem dielektrischen Material mit großem ε und dem Kanalgebiet des Transistorbauelements vorgesehen wird, um damit in geeigneter Weise die Bandlücke des speziell gestalteten Halbleitermaterials an die Austrittsarbeit des metallenthaltenden Gateelektrodenmaterials „anzupassen”, wodurch die gewünschte Schwellwertspannung des betrachteten Transistors erhalten wird. Typischerweise wird ein entsprechendes speziell gestaltetes Halbleitermaterial, etwa ein Silizium/Germaniummaterial und dergleichen, durch eine epitaktische Aufwachstechnik während einer frühen Fertigungsphase bereitgestellt, wobei dies ebenfalls einen zusätzlichen komplexen Prozessschritt darstellt, wobei jedoch komplexe Prozesse in einer fortgeschrittenen Phase zum Einstellen der Austrittsarbeit und somit der Schwellwertspannungen vermieden werden.
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Obwohl die Prozessstrategie zur Bereitstellung eines schwellwerteinstellenden Halbleitermaterials in einer frühen Fertigungsphase zur Ermöglichung der Einstellung der elektronischen Eigenschaften komplexer Gateelektrodenstrukturen eine sehr vielversprechende Prozessstrategie darstellt, zeigt sich, dass dennoch markante Transistorungleichmäßigkeiten eingeführt werden, insbesondere in Isolationsgebieten, wenn die Kanalhalbleiterlegierung selektiv in einer Art an aktiven Gebiet eingebaut wird, wodurch die weitere Bearbeitung, etwa die Strukturierung der Gateelektrodenstrukturen, die Herstellung von Abstandshalterelementen und schließlich die Fertigstellung der Transistorkonfiguration deutlich beeinflusst wird, möglicherweise in Verbindung mit dem Bereitstellen zusätzlicher dielektrischer Zwischenschichtmaterialien, die ebenfalls über den Isolationsgebieten auszubilden sind, die die erhöhte Oberflächentopographie besitzen.
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Mit Bezug zu den 1a bis 1h wird nunmehr ein typischer konventioneller Prozessablauf, der einem bislang unveröffentlichten Stand der Technik der Anmeldering entspricht, detaillierter beschrieben, um die Probleme darzustellen, die bei der Herstellung eines Kanalhalbleiterlegierungsmaterials auftreten.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101 und einer siliziumbasierten Halbleiterschicht 102, die ein Teil eines kristallinen Substratmaterials des Substrats 101 sein kann, wenn eine Vollsubstratkonfiguration betrachtet wird. Die Halbleiterschicht 102 ist lateral in eine Vielzahl von aktiven Gebieten unterteilt, d. h. in Halbleitergebiete, in und über denen Transistoren herzustellen sind. Der Einfachheit halber ist ein erstes aktives Gebiet 102a und ein zweites aktives Gebiet 102b in
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1a dargestellt und diese aktiven Gebiete sind lateral durch ein Isolationsgebiet 102c begrenzt, etwa in Form einer flachen Grabenisolation. In dem gezeigten Beispiel entspricht das aktive Gebiet 102a einem Halbleitergebiet, in und über welchem ein Transistor herzustellen ist, der den Einbau eines speziellen Kanalhalbleitermaterials nicht erfordert, während andererseits das aktive Gebiet 102b einem Halbleitergebiet des Transistors entspricht, in welchem ein geeignetes Kanalhalbleitermaterial auszubilden ist, beispielsweise in Form einer Silizium/Germanium-Legierung, wie dies auch zuvor erläutert ist. In der gezeigten Fertigungsphase ist ferner eine Pufferoxidschicht 103, d. h. ein dünnes Siliziumdioxidmaterial, über den aktiven Gebieten 102a, 102b ausgebildet, woran sich eine Siliziumnitridschicht 104 anschließt.
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Das Halbleiterbauelement 100 wird typischerweise auf der Grundlage der folgenden Prozessstrategie hergestellt. In einer anfänglichen Fertigungsphase werden die Schichten 103 und 104, beispielsweise durch Ausführen eines Oxidationsprozesses zum Bereitstellen der Schicht 103 mit einer gewünschten Dicke, beispielsweise im Bereich von 5 bis 8 nm vorgesehen, woran sich ein Abscheideprozess anschließt, um ein Siliziumnitridmaterial mit einer Dicke von 10 bis 20 nm abhängig von der weiteren Bearbeitung bereitzustellen. Dazu werden gut etablierte Abscheiderezepte angewendet. Daraufhin werden komplexe Lithographietechniken verwendet, um eine Ätzmaske (nicht gezeigt) zu erzeugen, die wiederum die laterale Position, Lage und Form entsprechender Gräben festlegt, die in der Halbleiterschicht 102 zu erzeugen sind. Dazu wird die Siliziumnitridschicht 104 so strukturiert, dass sie entsprechende Gräben erhält und die Schicht wird dann als eine Hartmaske zum Ätzen durch das Pufferoxid 103 und in das Halbleitermaterial in der Schicht 102 verwendet. Daraufhin werden die Gräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, möglicherweise in Verbindung mit Oxidationsprozessen, gefüllt, wobei überschüssiges Material durch CMP (chemisch-mechanisches Polieren) entfernt wird, wobei das Siliziumnitridmaterial 104 als ein effizientes Stoppmaterial dient. Auf Grund einer Differenz in der Abtragsrate wird eine gewisse Einsenkung der Isolationsstruktur 102c erzeugt, wie dies in 1a gezeigt ist.
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1b zeigt schematisch das Bauelement 100 nach dem Entfernen des Siliziumnitridmaterials 104 (siehe 1a), was auf der Grundlage selektiver Ätzchemien, etwa heißer Phosphorsäure, möglicherweise in Verbindung mit APM (Ammoniumhydroxid/Wasserstoffperoxid-Mischung) bewerkstelligt wird. Es sollte beachtet werden, dass die Isolationsgebiete 102c weiterhin im Wesentlichen eine gleichmäßige Oberflächentopographie besitzen.
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1c zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird eine geeignete Dotierstoffsorte 106a, 106b in die aktiven Gebiete 102a, 102b eingebaut, um die gesamten Transistoreigenschaften einzustellen. Beispielsweise werden geeignete Wannendotiermittel, schwellwertspannungseinstellende Substanzen und dergleichen in die aktiven Gebiete 102a, 102b eingebaut, indem ein geeignetes Maskierungsschema in Verbindung mit entsprechenden Implantationstechniken angewendet wird. Beispielsweise ist eine Lackmaske 105 dargestellt, so dass diese das aktive Gebiet 102b und einen Teil des Isolationsgebiets 102c abdeckt, während ein Ionenimplantationsprozess 106 so ausgeführt wird, dass eine oder mehrere Dotierstoffsorten, etwa die Sorte 106a eingebaut werden. Daher muss eine Vielzahl an Lackabtragungsprozessen in Verbindung mit entsprechenden Reinigungsrezepten angewendet werden, wodurch typischerweise ein gewisser Grad an Materialerosion in der Pufferoxidschicht 103 und auch in den Isolationsgebieten 102c hervorgerufen wird. Auf Grund gewisser Justierungenauigkeiten insbesondere in dem Isolationsgebiet 102c, das die aktiven Gebiete inverser Leitfähigkeitsart miteinander trennt, etwa die Gebiete 102a, 102b, können geringe Ungenauigkeiten während der Herstellung der entsprechenden Lackmasken zu einem gewissen Grad an Einsenkung bzw. Absenkung (nicht gezeigt) führen, was typischerweise zu einer gewissen Oberflächentopographie beiträgt.
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1d zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Hartmaskenmaterial 108, etwa ein Oxidmaterial, ein Siliziumnitridmaterial und dergleichen, über den aktiven Gebieten 102a, 102b und auch über dem Isolationsgebiet 102c ausgebildet. Dazu wird eine geeignete Abscheidetechnik angewendet, etwa plasmaunterstützte CVD (chemische Dampfabscheidung), thermisch aktivierte CVD und dergleichen. Ferner ist eine Lackmaske 107 über der Maskenschicht 108 ausgebildet, um einen Teil davon, der über dem aktiven Gebiet 102a ausgebildet ist, abzudecken.
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1e zeigt schematisch das Halbleiterbauelement 100 in einer Fertigungsphase, in der die Maskenschicht 108 so strukturiert ist, dass das zweite aktive Gebiet 102b freiliegt. Dazu werden gut etablierte Ätzrezepte angewendet, in denen die Lackmaske 107 aus 1d als eine Ätzmaske verwendet wird. Abhängig von dem angewendeten Ätzrezept und ferner abhängig von der Art des in der Hartmaske 108 verwendeten Materials kann eine ausgeprägte Absenkung in jeglichen freiliegenden Isolationsgebieten und auch in einem entsprechenden freiliegenden Teil des Isolationsgebiets 102c, der als 102r bezeichnet ist, auftreten. Ein entsprechender Lackabtragungsprozess und ein Reinigungsprozess werden ebenfalls bei Bedarf angewendet, wobei dies weiter zur Vertiefung 102r beiträgt.
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1f zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Silizium/Germanium-Materialschicht 110 auf dem aktiven Gebiet 102b ausgebildet und repräsentiert somit einen Teil davon, um damit die Fortsetzung der weiteren Bearbeitung auf der Grundlage des Gebiets 102b zu ermöglichen, so dass diese den gewünschten Bandlückenunterschied in Bezug auf das aktive Gebiet 102a besitzt, wie dies zur Herstellung komplexer Gateelektrodenstrukturen erforderlich ist, wie dies auch zuvor erläutert ist.
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Das in 1f gezeigte Bauelement 100 wird typischerweise hergestellt, indem das Bauelement 100, wie es in 1e gezeigt ist, mindestens einem weiteren Reinigungsprozess unterzogen wird, was zu einer weiteren Absenkung des Isolationsgebiets 102c führen kann, da typischerweise oxidverbrauchende Ätzrezepte angewendet werden. In einigen Fällen wird vor dem Ausbilden der Silizium/Germanium-Legierung 110 ein gewisser Grad an Vertiefung, d. h. ein gewisser Grad an Materialabtrag des aktiven Gebiets 102b, ausgeübt, um damit bessere Aufwachsbedingungen während des nachfolgenden selektiven epitaktischen Aufwachsprozesses zu erreichen. Auch in diesem Falle kann sich die Vertiefung 102r in der Tiefe weiter vergrößern, wodurch eine ausgeprägte Oberflächentopographie im Hinblick auf Bereiche des Isolationsgebiets 102c erzeugt wird, die noch weiterhin von der Hartmaske 108 bedeckt sind. Als nächstes wird die Materialschicht 110 abgeschieden, das typischerweise unter Anwendung gut etablierter selektiver epitaktischer Aufwachsrezepte erfolgt, in denen Prozessparameter so eingestellt werden, dass eine ausgeprägte Materialabscheidung auf kristalline Oberflächenbereiche beschränkt wird, während eine merkliche Materialabscheidung auf dielektrischen Oberflächenbereichen, etwa auf den Isolationsgebieten 102c und der Hartmaske 108, unterdrückt ist. Beispielsweise wird die Silizium/Germanium-Schicht 110 mit einer Dicke von 8 bis 12 nm hergestellt, wobei ein Germaniumanteil von bis zu 25 Atomprozent abhängig von den erforderlichen elektronischen Eigenschaften des aktiven Gebiets 102b betragen kann.
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1g zeigt schematisch das Bauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem Entfernen der Hartmaske 108 und des Pufferoxids 103 (siehe 1f), was typischerweise bewerkstelligt wird, indem selektive Ätzrezepte, etwa heiße Phosphorsäure und dergleichen, angewendet werden, wenn Siliziumnitrid zu entfernen ist, und indem Flusssäure (HF) angewendet wird, wenn Siliziumoxidmaterial zu ätzen ist. Während der entsprechenden Prozesssequenz wird folglich auch Material der Isolationsstruktur 102c entfernt. Um die ausgeprägte Oberflächentopagraphie zu verringern, werden häufig zusätzliche Maskenschichten angewendet, die jedoch zu einer komplexen Oberflächentopographie führen können, obwohl die absolute Tiefe der Vertiefungen 102r zu einem gewissen Grade reduziert wird. Folglich ist die resultierende Oberflächentopographie 102s durch die vorhergehenden Prozesse festgelegt und kann zu einer nicht-symmetrischen Struktur führen, die weiterhin darin ausgebildete Vertiefungen 102r mit ausgeprägter Tiefe enthält, obwohl übliche komplexe Maskierungsschemata an entsprechende Ätztechniken angewendet wurden sind, beispielsweise durch Maskieren des aktiven Gebiets 102b während eines oder mehrere der oben Ätzprozesse zum Freilegen des aktiven Gebiets 102a.
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Folglich ist die weitere Bearbeitung auf der Grundlage der ausgeprägten Oberflächentopographie 102s fortzusetzen, was wiederum zu Ungleichmäßigkeiten komplexer Gateelektrodenstrukturen und damit von Transistoren führen kann, die in und über den aktiven Gebieten 102a, 102b hergestellt sind.
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1h zeigt schematisch das Bauelement 100 in einem noch weiter fortgeschrittenen Fertigungsstadium. Wie gezeigt, ist ein Transistor 150a in und über dem aktiven Gebiet 102a ausgebildet und weist eine Gateelektrodenstruktur 160a auf. In ähnlicher Weise ist ein zweiter Transistor 150b in und über dem aktiven Gebiet 102b ausgebildet, das die Halbleiterlegierung 110 enthält. Wie zuvor erläutert ist, besitzen die Gateelektrodenstrukturen 160a, 160b einen komplexen Aufbau, beispielsweise mit einem konventionellen siliziumdioxidbasierten Gatedielektrikumsmaterial 161 in Verbindung mit einem dielektrischen Material mit großem ε 162, wobei ein Elektrodenmaterial 163, etwa Titannitrid, möglicherweise in Verbindung mit einem zusätzlichen Austrittsarbeitsmetall vorgesehen ist. Des weiteren ist typischerweise ein Elektrodenmaterial auf Halbleiterbasis in den Gateelektrodenstrukturen 160a, 160b eingebaut. Ferner ist eine geeignete Abstandshalterstruktur 165 an Seitenwänden der Materialien 161, 162, 163 und dem Elektrodenmaterial auf Halbleiterbasis ausgebildet, um die Integrität dieser Materialien sicherzustellen und um für eine geeignete Maske zu sorgen, um Drain- und Sourcegebiete 151 in den aktiven Gebiet 102a zu erzeugen. Die Gateelektrodenstruktur 160b besitzt einen ähnlichen Aufbau, wobei jedoch bei Bedarf die Schichten 162 und/oder 163 sich von den entsprechenden Schichten in der Gateelektrodenstruktur 160a unterscheiden, beispielsweise im Hinblick auf den Einbau einer Austrittsarbeitsmetallsorte, wobei zusätzlich die Halbleiterlegierung 110 für die gewünschte endgültige Schwellwertspannung des Transistors 150b sorgt. Z. B. ist der Transistor 150b ein p-Kanaltransistor, während der Transistor 150a ein n-Kanaltransistor ist. Die Transistoren 150a, 150b werden auf der Grundlage sehr komplexer Prozesstechniken hergestellt, wobei das Abscheiden und das Strukturieren der Schichten 161, 162 und 163 erforderlich ist, so dass diese einer entsprechenden Leitfähigkeitsart der Transistoren 150a, 150b entsprechen. Daraufhin wird das Elektrodenmaterial auf Halbleiterbasis hergestellt, möglicherweise in Verbindung mit zusätzlichen Hartmaskenmaterialien und dergleichen, woran sich ein komplexer Lithographieprozess und eine Strukturierungsstrategie anschließen, um die Gateelektrodenstrukturen 160a, 160b mit einer Gatelänge von beispielsweise 50 nm oder weniger zu erzeugen. Es sollte beachtet werden, dass insbesondere das Abscheiden und das Strukturieren dieser Materialien 162, 163 und auch das nachfolgende Strukturieren des endgültigen Gateschichtstapels wesentlich von der gesamten Oberflächentopographie abhängt, wobei insbesondere die ausgeprägte Oberflächentopographie des Isolationsgebiets 102c zu Prozessungleichmaßigkeiten beitragen kann, die wiederum zu einer Verschiebung der Transistoreigenschaften führen kann, etwa der Gatelänge, der Schwellwertspannung und dergleichen. Während der weiteren Bearbeitung kann in ähnlicher Weise die Oberflächentopographie, die im Wesentlichen während der Herstellung der Silizium/Germanium-Legierung 110 erzeugt wurde, auch die Konfiguration der Abstandshalterstruktur 165 beeinflussen, was wiederum die schließlich erhaltenen Dotierstoffprofile der Drain- und Sourcegebiete 151 beeinflusst.
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Es sollte ferner beachtet werden, dass in komplexen Anwendungen häufig ein verformungsinduzierendes Halbleitermaterial, etwa ein Silizium/Germanium-Material (nicht gezeigt) in einige aktive Gebiete, etwa das aktive Gebiet 102b, eingebaut wird, wobei die entsprechende Prozesssequenz ebenfalls zu einer weiter ausgeprägteren Oberflächentopographie beitragen kann, das ein noch unsymmetrischeren Profil des entsprechenden Isolationsgebiets 102c beitragen kann.
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Die Druckschrift ”Technologie hoch integrierter Schaltungen”, zweite Auflage, Berlin: Springer, 1996 (Halbleiter-Elektronik, Bd. 19), Seite 66/67; ISBN 3-540-59357-8; Widmann, D.; Mader, H.; Friedrich, H., Beschreibt Prozessschritte, in der eine Isolationsstruktur auf der Grundlage eines Liners und einer Oxidfüllung zwischen zwei aktiven Gebieten von Transistoren vorgesehen wird.
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Die Druckschrift
US 7 282 402 B2 beschreibt ein Halbleiterbauelement, in welchem Transistoren unterschiedlicher Leitfähigkeitsart durch eine flache Grabenisolation getrennt sind. Ferner wird in einem Kanalgebiet eines P-Kanaltransistors ein verformtes Siliziumsmaterial und ein Silizium/Germaniummaterial hergestellt.
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Die Druckschrift
DE 10 2009 021 489 A1 beschreibt ein Verfahren zur Herstellung einer Silizium/Germaniumlegierung auf dem aktiven Gebiet eines P-Kanaltransistors, wie es in ähnlicher Weise auch in dem zuvor mit Bezug zu den
1 beschriebenen Stands der Technik erläutert ist.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken, in denen eine Halbleiterlegierung selektiv in einer Art an aktiven Gebiet hergestellt wird, während eines oder mehrere der oben erkannten Probleme vermieden oder in der Auswirkung reduziert werden.
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Überblick über die vorliegende Erfindung
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Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken bereit, in denen der Grad an Materialabtrag in Isolationsgebieten deutlich verringert wird, wenn eine Halbleiterlegierung selektiv in einer Art an aktiven Gebieten hergestellt wird, beispielsweise zum Einstellen der Schwellwertspannung komplexer Transistoren, in denen komplexe Metallgateelektrodenstrukturen mit großem ε vorgesehen sind. Dazu werden die Isolationsgebiete geeignet maskiert mittels eines schützenden Materials zumindest während der kritischsten Prozessschritte, was bewerkstelligt werden kann, indem ein geeignetes Material mit gewünschter Ätzselektivität in Bezug auf andere Maskenschichten oder andere Maskenschichtstapel verwendet wird, die zum selektiven Freilegen einer Art an aktiven Gebiet und zum Herstellen des gewünschten Halbleiterlegierungsmaterials, etwa eines Silizium/Germanium-Legierungsmaterials und dergleichen verwendet werden. Durch geeignetes Maskieren der Isolationsgebiete wird folglich eine höhere Flexibilität im Hinblick auf das Anwenden eines geeigneten Maskierungsschemas zur Herstellung einer Ätz- und/oder Abscheidemaske für den selektiven epitaktischen Aufwachsprozess geschaffen. Beispielsweise können jegliche Opfermaterialien, etwa ein Pufferoxid und ein Siliziumnitridmaterial, die vor dem eigentlichen Herstellen des Isolationsgebiets aufgebracht werden, effizient in Verbindung mit dem schützenden Maskenmaterial verwendet werden, das über den Isolationsgebieten hergestellt wird, während in anderen Fällen spezielle Hartmaskenmaterialien, die etwa durch Abscheidung und/oder Oxidation hergestellt sind, in Verbindung mit oder alternativ zu den Pufferoxid oder Puffernitridmaterialien abhängig von den gewünschten gesamten Prozessablauf angewendet werden.
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Insbesondere wird die zuvor genannte Aufgabe durch Verfahren gelöst, wie sie in den Ansprächen 1, 14 und 19 definiert sind.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a bis 1h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung von Transistoren auf der Grundlage einer Silizium/Germanium-Legierung zeigen, die selektiv in einer Art an aktiven Gebiet gemäß konventioneller Prozessstrategien hergestellt wird, wodurch eine ausgeprägte Oberflächentopographie insbesondere in Isolationsgebieten hervorgerufen wird;
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2a bis 2g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Erzeugung einer Halbleiterlegierung zeigen, etwa ein schwellwerteinstellende Halbleiterlegierung, die in selektiv in einer Art an aktiven Gebiet hergestellt wird unter Anwendung eines geeigneten schützenden Maskenmaterials, das auf Isolationsgebieten während kritischer Prozessschritte gemäß anschaulichen Ausführungsformen erzeugt wird;
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3a bis 3h schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen gemäß noch weiteren anschaulichen Ausführungsformen zeigen, wobei ein Maskenschichtstapel in Verbindung mit einer speziellen Hartmaske verwendet wird, um in geeigneter Weise ein aktives Gebiet in Verbindung mit einer schützenden Materialschicht zu maskieren, die über Isolationsgebieten ausgebildet ist, um bessere Oberflächenbedingungen für die weitere Bearbeitung des Halbleiterbauelements nach dem Bereitstellen der schwellwerteinstellenden Halbleiterlegierung zu schaffen; und
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4 schematisch eine Querschnittsansicht des Halbleiterbauelements in einer weiter fortgeschrittenen Fertigungsphase zeigt.
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Detaillierte Beschreibung
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Gemäß den hierin offenbarten Prinzipien kann die Oberflächentopographie, die nach der selektiven Herstellung einer schwellwerteinstellenden Halbleiterlegierung in einer Art an aktiven Gebieten hervorgerufen wird, deutlich verbessert werden im Vergleich zu konventionellen Strategien, indem ein geeignetes schützendes Maskenmaterial, etwa ein Halbleitermaterial, etwa in Form von amorphem Silizium und dergleichen, oder ein dielektrisches Material, etwa als amorpher Kohlenstoff und dergleichen, während kritischer Prozessschritte bereitgestellt wird, die konventionelle Weise zu einer ausgeprägten Materialerosion in den Isolationsstrukturen betragen. Dazu wird die schützende Materialschicht während einer beliebigen geeigneten Fertigungsphase hergestellt, beispielsweise nach der Fertigstellung der Isolationsstrukturen und vor dem Ausführen von Wannenimplantationsprozesssequenzen in Verbindung mit Maskierungsschritten, wodurch eine unerwünschte Materialerosion der Isolationsstrukturen verringert wird. Die schützende Materialschicht kann auch während kritischer Prozessschritte vorhanden sein, um entsprechende Maskenschichten oder Maskenschichtstapel zu strukturieren, die nachfolgend zumindest teilweise als eine Abscheidmaske verwendet werden, um die betrachtete Halbleiterlegierung selektiv herzustellen. Anschließend wird die schützende Materialschicht während einer geeigneten Fertigungsphase entfernt.
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In einigen anschaulichen hierin offenbarten Ausführungsformen werden Materialien, etwa ein Pufferoxid, ein Siliziumnitridmaterial und dergleichen, die vor der eigentlichen Herstellung der Isolationsgebiete aufgebracht werden, auch als effiziente Maskenmaterialien während der weiteren Bearbeitung verwendet, um selektiv die betrachtete Halbleiterlegierung herzustellen, während das zusätzliche schützende Maskenmaterial somit für bessere Oberflächenbedingungen während der kritischen Fertigungsschritte sorgt. Beispielsweise wird in einigen anschaulichen Ausführungsformen das Pufferoxidmaterial als eine effiziente Abscheidemaske verwendet, während in anderen anschaulichen Ausführungsformen das Pufferoxid in Verbindung mit einem Siliziumnitridmaterial, wie es während der vorhergehenden Bearbeitung verwendet wird, zusammen als eine effiziente Aufwachsmaske verwendet werden. In anderen Fällen wird ein anderes geeignetes Hartmaskenschema angewendet in Verbindung mit einer schützenden Materialschicht, die selektiv auf den Isolationsgebieten ausgebildet ist, wodurch ein hoher Grad an Flexibilität geschaffen wird, um den Prozessablauf zum Einbau der Halbleiterlegierung selektiv in einer Art an aktiven Gebiet gestalten.
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Mit Bezug zu den 2 bis 4 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1h verwiesen wird.
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2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit einem Substrat 201 und einer Halbleiterschicht 202, die eine Vollsubstratkonfiguration bilden, während in anderen Fällen eine SOI-(Silizium-auf-Isolator-)Konfiguration bereitgestellt wird, wenn dies für die weitere Bearbeitung geeignet ist. In diesem Falle ist eine vergrabene isolierende Materialschicht unter der Halbleiterschicht 102 ausgebildet. In der gezeigten Fertigungsphase sind ferner aktive Gebiete 202a, 202b lateral durch entsprechende Isolationsgebiete begrenzt, wobei ein Teil dieser Isolationsgebiete, der durch 202c angegeben ist, lateral ein erstes aktives Gebiet 202a von einem zweiten aktiven Gebiet 202b trennt. Es sollte beachtet werden, dass im Hinblick auf die bislang beschriebenen Komponenten auch die gleichen Kriterien gelten, wie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. In der gezeigten Ausführungsform ist ferner ein Maskenschichtstapel 220, der beispielsweise eine erste Maskenschicht 204, etwa eine Siliziumnitridschicht und dergleichen, und eine zweite Maskenschicht 203 aufweist, auf den aktiven Gebieten 202a, 202b ausgebildet. Beispielsweise wird die zweite Maskenschicht 202 in Form eines Siliziumdixodmaterials mit einer Dicke von 8 nm oder mehr bereitgestellt, während die erste Maskenschicht 204 eine Dicke von ungefähr 10 nm oder mehr besitzen kann. Ferner umfasst das Halbleiterbauelement 200 ein schützendes Maskenmaterial 221, das selektiv auf dem Isolationsgebiet 202c ausgebildet ist. In einigen anschaulichen Ausführungsformen ist das Material 221 als ein Halbleitermaterial aufgebaut, etwa als amorphes Silizium, als eine amorphe Silizium/Germanium-Mischung und dergleichen. In diesem Falle besitzt das Material 221 eine ausgeprägte Ätzselektivität in Bezug auf die Maskenschicht 204 im Hinblick auf eine Vielzahl gut etablierter Ätzrezepte. In anderen Fällen wird das Material 221 in Form eines amorphen Kohlenstoffmaterials vorgesehen, das ebenfalls sehr stabil ist in Bezug auf eine Vielzahl nasschemischer Ätzrezepte.
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Das in 2a gezeigte Halbleiterbauelement 200 kann auf einer Grundlage einer geeigneten Prozessstrategie hergestellt werden, um die Isolationsgebiete 202c und die aktiven Gebiete 202a, 202b zu erzeugen, wie dies beispielsweise zuvor mit Bezug zu dem Bauelement 100 beschrieben ist. Es sollte beachtet werden, dass in derartigen Prozessstrategien die Materialien 203 und 204 mit einer ausreichenden Anfangsschichtdicke bereitgestellt werden, um die gewünschte Konfiguration des Schichtstapels 220 zu erhalten, wie dies zuvor beschrieben ist. Beispielsweise wird nach dem Fertigstellen der Isolationsgebiete 202c ein ähnlicher Bauteilaufbau erhalten, wie dies auch zuvor mit Bezug zu 1a erläutert ist. Daraufhin wird die schützende Materialschicht 221 aufgebracht, beispielsweise durch gut etablierte Abscheidetechniken, wodurch jegliche Vertiefungen zuverlässig aufgefüllt werden, die in der Isolationsstruktur 202c in Bezug auf den Maskenschichtstapel 220 erzeugt wurden. Beispielsweise kann der Prozess zur Herstellung des Isolationsgebiets 202c in Verbindung mit dem Auswählen geeigneter anfänglicher Dickenwerte für die Schichten 203, 204 zu einer Vertiefung von ungefähr 2 nm bis 6 nm abhängig von der ausgewählten Prozessstrategie führen. In einigen anschaulichen Ausführungsformen wird der Grad der Absenkung des Isolationsgebiets 202c die Maskenschicht 204 durch Ausführen eines zusätzlichen Ätzschritts eingestellt, beispielsweise unter Anwendung plasmaunterstützter Ätzrezepte, nasschemischer Ätzrezepte und dergleichen. Obwohl in diesem Falle ein Materialabtrag in den Isolationsgebieten 202c auftreten kann, wird ein derartiger Materialabtrag für alle Isolationsgebiete erreicht, wodurch nicht zu einer ausgeprägten Oberflächentopographie während der weiteren Bearbeitung beigetragen wird.
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Nach dem Abscheiden des Materials 221 wird ein geeigneter Einebnungsprozess, etwa in Form von CMP und dergleichen ausgeführt, während welchem überschüssiges Material der schützenden Materialschicht abgetragen wird, wodurch schließlich die Schicht 204 über dem ersten und dem zweiten aktiven Gebiet 202a, 202b freigelegt wird und wodurch selektiv das Material 221 über den Isolationsgebieten 202c bereitgestellt wird, wie dies in 2a gezeigt Ist. Es sollte beachtet werden, dass entsprechende CMP-Rezepte angewendet werden können, die eine ähnliche Abtragsrate für das Material 221 und die Schicht 204 besitzen, um damit eine unerwünschte „Einkerbung” des Materials 221 zu vermeiden. Dazu können gut etablierte CMP-Rezepte für Siliziumnitrid und Silizium angewendet werden, wenn beispielsweise das Material 221 in Form eines Polysiliziummaterials bereitgestellt ist.
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2b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die erste Maskenschicht 204 (siehe 2a) entfernt ist, beispielsweise auf der Grundlage nasschemischer Ätzrezepte, etwa heißer Phosphorsäure, möglicherweise in Verbindung mit APM, während in anderen Fällen plasmaunterstützte Ätzrezepte angewendet werden. Auf Grund der Ätzselektivität zwischen den Materialien 221 und der Schicht 204 (siehe 2a) kann die Integrität der Isolationsgebiete 202c bewahrt werden. Des weiteren kann die Schicht 203 als ein effizientes Ätzstoppmaterial dienen, da eine Vielzahl an selektiven Ätzrezepten zwischen Siliziumnitrid und Siliziumdioxid verfügbar ist.
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2c zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase gemäß anschaulicher Ausführungsformen, in denen eine geeignete Dotierstoffsorte in die aktiven Gebiete 202a, 202b eingebaut ist, was auf der Grundlage geeigneter Maskierungsschemata und Implantationsprozesse bewerkstelligt werden kann. Beispielsweise sind eine Implantationsmaske 205 und ein Implantationsprozess 206 als Beispiele für eine entsprechend Prozessstrategie dargestellt. Beim Ausführen jeglicher Lackabtragungsprozesse, Reinigungsprozesse und dergleichen deckt somit das Material 221 weiterhin zuverlässig die Isolationsgebiete 202c ab, wodurch ein Materialverlust in den Isolationsgebieten 202c deutlich verringert wird. Es sollte beachtet werden, dass die Implantationsparameter des Prozesses 206 und anderer Prozesse effizient auf die Dicke der Schicht 203 eingestellt werden können, was bewerkstelligt werden kann durch Ausführen von Simulationsberechnungen und dergleichen.
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Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen (nicht gezeigt) der Einbau jeglicher Wannendotierstoffsorten und entsprechender schwellwerteinstellender Sorten bewerkstelligt werden kann, bevor tatsächlich die Isolationsgebiete 202c hergestellt werden, wodurch ebenfalls eine unerwünschte Oberflächentopographie in den Isolationsgebieten 202c wirksam vermieden wird.
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2d zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 207, etwa eine Lackmaske, über dem aktiven Gebiet 202a gebildet ist. Folglich kann auf Grundlage der Maske 207 die Schicht 203 von dem aktiven Gebiet 202b entfernt werden, was auf der Grundlage plasmaunterstützter Ätzrezepte bewerkstelligt werden kann, wodurch eine unerwünschte laterale Materialerosion in den Isolationsgebieten 202c vermieden werden. Daraufhin wird die Maske 207 abgetragen und zient durch das Material 221 geschützt wird. Daraufhin wird die Maske 207 abgetragen und in einigen anschaulichen Ausführungsformen geht die Bearbeitung weiter, indem das aktive Gebiet 202b vertieft bzw. abgesenkt wird.
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2e zeigt schematisch das Bauelement in einer entsprechenden Fertigungsphase. Wie gezeigt, wird ein Teil des aktiven Gebiets 202b abgetragen, beispielsweise im Hinblick auf das Erzeugen einer gewünschten endgültigen Höhe des aktiven Gebiets 202b nach dem Abscheiden einer Halbleiterlegierung. Dazu können gut etablierte plasmaunterstützte Ätzrezepte oder nasschemische Ätzrezepte angewendet werden. Andererseits kann der entsprechende Ätzprozess im Hinblick auf Siliziumdioxidmaterial so ausgewählt werden, dass die Maskenschicht 203 und die Isolationsgebiete 202c als effiziente Ätzmasken dienen. In einigen anschaulichen Ausführungsformen wird das Material 221 (siehe 2d) ebenfalls während der Absenkung des aktiven Gebiets 202b entfernt, wobei die Prozessparameter und die anfängliche Dicke des Materials 221 geeignet so eingestellt sind, dass ein gewünschter Grad an Absenkung erreicht wird, wie dies durch 202d angegeben ist, wobei auch das Material 221. abgetragen wird. Daraufhin können Reinigungsprozesse angewendet werden, die auch eine gewisse an Siliziumdioxidmaterial verbrauchen können, was jedoch zu im Wesentlichen der gleichen Materialerosion in jeglichen Isolationsgebieten 202c führt, wodurch somit nicht zu einer ausgeprägten unregelmäßigen Oberflächentopographie innerhalb der Isolationsgebiete 202c beigetragen wird. Ferner kann die anfängliche Dicke der Maskenschicht 203 geeignet so gewählt werden, dass ein entsprechender Materialverbrauch berücksichtigt wird. Beispielsweise wird Flusssäure für den Reinigungsprozess angewendet, was zu einem Materialverbrauch von ungefähr 1 bis 2 nm führt, wobei dies von der gesamten Prozessstrategie abhängt, wodurch dennoch ausreichend Material in der Schicht 203 verbleibt, so dass dieses als eine Abscheidemaske und der weiteren Bearbeitung dienen kann.
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2f zeigt schematisch das Bauelement 200 in einer werter fortgeschrittenen Fertigungsphase, d. h. nach dem selektiven Aufwachsen einer Halbleiterlegierung 210 auf dem aktiven Gebiet 202b, was auf der Grundlage gut etablierter Rezepte bewerkstelligt werden kann.
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2g zeigt schematisch das Halbleiterbauelement in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem Entfernen der Maskenschicht 203 (siehe 2f), was bewerkstelligt werden kann, indem eine geeignete selektive nasschemische Ätzrezeptur angewendet wird, etwa Rezepte auf der Grundlage von HF, wobei auf Grund der reduzierten verbleibenden Schichtdicke des Materials 203 aus 2f die entsprechenden Menge an Materialabtrag in den Isolationsgebieten 202c relativ klein ist, wodurch sich eine Oberflächentopographie 202s ergibt, die deutlich geringer ist im Vergleich zu der konventionellen Prozessstrategie, wie sie zuvor beschrieben ist.
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Mit Bezug zu den 3a bis 3h werden nunmehr weitere anschauliche Ausführungsformen zur Herstellung der Schicht 210 mit einer geringeren Oberflächentopographie in den Isolationsgebieten 202c detaillierter beschrieben.
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3a zeigt schematisch das Halbleiterbauelement 200 in einer Fertigungsphase, in der ein Maskenschichtstapel 220 in Verbindung mit der schützenden Materialschicht 221 die aktiven Gebiete 202a, 202b und die Isolationsgebiete 202b abdeckt. In der gezeigten Ausführungsform ist die Dicke der Schicht 203 geringer im Vergleich zu den zuvor beschriebenen Ausführungsformen, da der Schichtstapel 220 als Ganzes als eine effiziente Abscheidemaske während der weiteren Bearbeitung verwendet werden kann. Beispielsweise wird die Oxidschicht 203 mit einer Dicke von 1,5 bis 6 nm vorgesehen, während die Schicht 204 mit einer Dicke von 8 bis 15 nm bereitgestellt wird, wobei zu beachten ist, dass diese Dickenwerte von der vorhergehenden Prozessgeschichte abhängen und somit können die anfänglichen Schichtdickenwerte geeignet so gewählt werden, dass diese mit der vorhergehenden Bearbeitung zur Herstellung der Isolationsgebiete 202c im Einklang sind, wie dies auch zuvor erläutert ist. In einigen anschaulichen Ausführungsformen, wie dies in 2h gezeigt ist, wird eine Vielzahl an Implantationsprozessen und Maskierungsschritten ausgeführt, um geeignete Wannendotiermittel und schwellwerteinstellende Substanzen in die aktiven Gebiete 202a, 202b einzubauen, wobei als ein Beispiel der Implantationsprozess 206 und die Implantationsmaske 205 dargestellt sind. Während der entsprechenden Implantationsprozesse werden die Prozessparameter, etwa Implantationsenergie, Dosis und dergleichen, geeignet an den Aufbau des Maskenschichtstapels 220 angepasst, was effizient durch Anwenden von Experimenten, Simulationen und dergleichen bewerkstelligt werden kann. Während der diversen Maskierungsschritte, zu denen entsprechende Lackabtragungsprozesse und Reinigungsschritte gehören, wird folglich ein Materialverlust in den Isolationsgebieten 202c und auch in der Schicht 203 vermieden.
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3b zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Prozessphase, in der ein Hartmaskenmaterial 209 über der Schicht 204 und der schützenden Materialschicht 221 ausgebildet ist, wobei in einigen anschaulichen Ausführungsformen die Maskenschicht 209 in Form eines Siliziumoxidmaterials bereitgestellt wird, um damit eine bessere Ätzselektivität in Bezug auf die Materialschicht 204 und die schützende Materialschicht 221 zu erreichen. Ferner ist eine Ätzmaske 211, etwa eine Lackmaske, über dem aktiven Gebiet 202a ausgebildet.
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3c zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der die Maskenschicht 209 (siehe 3b) in eine Maske 209a strukturiert wird, was bewerkstelligt wird, indem selektive Ätzrezepte, etwa plasmaunterstützte Prozesse, angewendet werden, woran sich Lackabtragungsprozesse anschließen, um das Bauelement 200 zu erhalten, wie es in 3c gezeigt ist. In dieser Konfiguration wird der freiliegende Bereich der Schicht 204 auf der Grundlage selektiver nasschemischer Ätzrezepte oder plasmaunterstützter Ätzrezepte abgetragen, wobei das Material 211 und die Schicht 203 als effiziente Ätzstoppmaterial dienen, wodurch ein unerwünschter Materialverlust des aktiven Gebiets 202b und der Isolationsgebiete 202c vermieden wird.
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3d zeigt schematisch das Hableiterbauelement 200 nach der zuvor beschriebenen Prozesssequenz. Somit liegt die Schicht 203 über dem aktiven Gebiet 202b frei.
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3e zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die Maske 209a und der freiliegende Bereich der Maskenschicht 203 (siehe 3d) entfernt, was bewerkstelligt werden kann, indem selektive Ätzrezepte angewendet werden, für welche gut etablierte Ätztechniken verfügbar sind, beispielsweise für das Entfernen von Siliziumdioxid selektiv zu Siliziummaterial. Folglich wird in diesem Ätzprozess das aktive Gebiet 202b freigelegt, während gleichzeitig die Maske 209a (siehe 3d) abgetragen wird, wodurch die Schicht 204 freigelegt wird. In einem weiteren Ätzprozess, etwa einem selektiven plasmaunterstützten Ätzprozess, wird eine Absenkung bzw. Vertiefung 202t in dem aktiven Gebiet 202b erzeugt, was bewerkstelligt wird durch isotrope plasmaunterstützte Ätztechniken, die für Siliziummaterial gut etabliert sind. In diesem Falle wird auch das schützende Material 221 (siehe 3d) effizient entfernt, wobei ein Materialverlust in den Isolationsgebieten 202c sehr gering ist auf Grund des hohen Grades an Selektivität des entsprechenden Ätzprozesses. Folglich besitzt die Vertiefung 202t eine Tiefe, die zumindest der Schichtdicke des Materials 221 entspricht, wobei jedoch eine größere Tiefe ohne unerwünschte Materialverlust in den Isolationsgebieten 202c auf Grund der ausgeprägten Selektivität des entsprechenden Ätzprozesses erreicht werden kann. In dieser Fertigungsphase können Vorreinigungsprozesse vor dem selektiven epitaktischen Aufwachsprozess ausgeführt werden, was zu einem gewissen Grad an Materialverlust in den Isolationsgebieten 202b führen kann, jedoch in einer sehr gleichmäßigen Weise, wodurch nicht in unerwünschter Weise zu einer ausgeprägten irrregulären Oberfläche der Isolationsgebiete 202c beigetragen wird.
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3f zeigt schematisch das Bauelement 200 in einer werter fortgeschrittenen Fertigungsphase, in der die Materialschicht 210 als ein Teil des aktiven Gebiets 202b bereitgestellt ist, wobei eine verbesserte Gleichmäßigkeit auf Grund der vorhergehenden Bearbeitung erreicht wird, wobei eine Dicke der Schicht 210 gemäß den Bauteilerfordernissen eingestellt wird. Ferner ist der Grad an Vertiefung 202t (siehe 3e) so eingestellt, dass in Verbindung mit einer gewünschten Solldicke der Schicht 210 eine gewünschte endgültige Oberflächentopographie erreicht wird, beispielsweise in Bezug auf das aktive Gebiet 202a, um damit die weitere Bearbeitung des Bauelements 200 noch weiter zu verbessern. Während des selektiven epitaktischen Aufwachsprozesses kann die Schicht 204 als eine effiziente Abscheidemaske dienen, wobei die entsprechenden Prozessparameter effizient so angepasst werden, dass eine Materialabscheidung auf der Schicht 204 und auf den Isolationsgebieten 202c vermieden oder im Wesentlichen unterdrückt wird.
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3g zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Prozessphase, in der die Maskenschicht 203 über dem aktiven Gebiet 202a freigelegt ist, was bewerkstelligt werden kann, indem ein geeignetes Ätzrezept, etwa heiße Phosphorsäure, möglicherweise in Verbindung mit APM, angewendet wird, um damit Siliziumnitridmaterial selektiv in Bezug auf Oxidmaterial abzutragen. Ferner kann auch ein gewisser Grad an Materialverlust der Schicht 210, beispielsweise im Bereich von 1 bis 3 nm, in Betracht gezogen werden, indem in geeigneter Weise die Anfangsdicke der Schicht 210 angepasst wird. Daraufhin wird die moderat dünne Schicht 203 auf der Grundlage sehr selektiver Ätzrezepte abgetragen, wobei auch ein gewisser Grad an Materialverlust in den Isolationsgebieten 203c auftreten kann, jedoch auf Grund der reduzierten Dicke der Schicht 203 in einer sehr eingeschränkten Weise.
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3h zeigt schematisch das Bauelement 200 nach dem Freilegen des aktiven Gebiets 202a, was zu einem gewissen Grad an Vertiefung und somit Oberflächentopographie 202s führen kann, jedoch zu einem deutlich geringeren Grade im Vergleich zu konventionellen Strategien.
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Folglich kann auch in diesen anschaulichen Ausführungsformen, in denen der Maskenschichtstapel 220 (siehe 3a) als eine Abscheidemaske verwendet wird, die gesamte Oberflächentopographie des Bauelements 200 nach der Herstellung der Schicht 201 verbessert werden, beispielsweise im Hinblick auf den Höhenunterschied zwischen den aktiven Gebieten 202a, 202b und insbesondere in Bezug auf die Oberflächentopographie 202s, die in den Isolationsgebieten 202c erzeugt wird. Folglich kann die Bearbeitung, d. h. die Herstellung von Transistoren in und über den aktiven Gebieten 202a, 202b, auf der Grundlage verbesserter Prozessbedingungen weitergehen.
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4 zeigt schematisch das Bauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist ein erster Transistor 250a in und über dem aktiven Gebiet 202a ausgebildet und umfasst eine Gateelektrodenstruktur 260a, die einen beliebigen geeigneten Aufbau im Hinblick auf die Gatelänge, die Materialzusammensetzung und dergleichen besitzt. In einigen anschaulichen Ausführungsformen beträgt eine Gatelänge der Struktur 260a 40 nm oder weniger. Die Gateelektrodenstruktur 260a umfasst ein Gatedielektrikumsmaterial 261, etwa ein Siliziumoxidnitridmaterial und dergleichen, mit einer geeigneten Dicke. In komplexen Anwendungen wird die Schicht 261 mit einer sehr geringen Dicke von 1 nm und weniger bereitgestellt, wobei sich ein dielektrisches Material mit großem ε 262 in Verbindung mit einem metallenthaltenden Elektrodenmaterial 263 anschließen, wobei die Schichten 262 und/oder 263 auch eine geeignete Austrittsarbeitsmetallsorte, etwa Lanthan und dergleichen aufweisen können, um damit eine gewünschte Austrittsarbeit zu erreichen, die in Verbindung mit dem Gesamtaufbau des aktiven Gebiets 202a zu einer gewünschten Schwellwertspannung des Transistors 250a führt. Ferner umfasst die Gateelektrodenstruktur 260a ein weiteres Elektrodenmaterial, etwa ein Halbleiterbasismaterial, und eine geeignete Seitenwandabstandshalterstruktur 265. In ähnlicher Weise ist ein zweiter Transistor 250b in und über dem aktivern Gebiet 202b ausgebildet und umfasst eine Gateelektrodenstruktur 260b, die einen ähnlichen Aufbau wie die Gateelektrodenstruktur 260a besitzen kann. Beispielsweise ist im Falle einer komplexen Metallgateelektrodenstruktur mit großem ε die Schichtfolge der Schichten 261, 262, 263 und der Schicht aus dem weiteren Elektrodenmaterial auch in der Gateelektrodenstruktur 260b vorgesehen, wobei jedoch eine geeignete austrittsarbeitseinstellende Sorte in die Schichten 262 und/oder 263 eingebaut ist, um damit in Verbindung mit der zuvor hergestellten Halbleiterleiterlegierung 210 die gewünschte Schwellwertspannung zu erhalten. Des weiteren sind geeignete Dotierstoffprofile so eingerichtet, dass entsprechende Drain- und Sourcegebiete 251 gebildet sind, was mittels Ionenimplantation, selektiver epitaktischer Aufwachstechniken und dergleichen bewerkstelligt werden kann.
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Die Transistoren 250a, 250b können auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, wie dies beispielsweise zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert ist. Im Gegensatz zu der konventionellen Vorgehensweise können jedoch kritische Prozesse, etwa das Strukturieren der Gateelektrodenstrukturen 260a, 260b, das Abscheiden und Strukturieren empfindlicher Materialien, etwa Materialien mit großem ε, metallenthaltende Elektrodenmaterialien und dergleichen, falls diese vorgesehen sind, auf der Grundlage besserer Prozessbedingungen auf Grund der reduzierten Gesamtoberflächentopographie ausgeführt werden. Ferner kann auch die Einrichtung weiterer leistungssteigender Mechanismen, etwa der Einbau eines verformungsinduzierenden Halbleitermaterials (nicht gezeigt) in eines oder beiden aktiven Gebiete 202a, 202b ebenfalls mit einer deutlich geringeren resultierenden Oberflächentopographie und somit Transistorvariabilität bewerkstelligt werden.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen eine Halbleiterlegierung, etwa eine Silizium/Germanium-Legierung, in einer früheren Fertigungsphase selektiv in einer Art an aktiven Gebieten durch selektive epitaktische Aufwachstechniken bereitgestellt wird, wobei ein unerwünschter Materialverlust insbesondere in dem Isolationsgebiet während der vorhergehenden Bearbeitung reduziert wird, wenn beispielsweise Dotierstoffsorten in die aktiven Gebiete eingebaut werden und etwa eine geeignete Abscheidemaske und dergleichen erzeugt wird, so dass Prozessungleichmäßigkeiten in nachfolgenden kritischen Prozessschritten, insbesondere wenn sehr komplexe Metallgateelektrodenstrukturen vorzusehen sind, reduziert werden.
