JP5058277B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、トンネルＦＥＴを有する半導体装置及びその製造方法に関する。
従来、Ｇｅチャネルを有するトンネルＦＥＴ（ＴＦＥＴ）では、イオン注入により形成するｐｉｎ接合によって、ソース，チャネル，及びドレインが形成される。そして、ソース接合でのＢＴＢＴ（Band To Band Tunneling）で電流駆動能力が決定される。このため、駆動電流を向上させるには、高濃度且つ急峻な接合を形成することで、トンネルバリアを１〜３ｎｍに薄膜化することが必須となる（例えば、非特許文献１参照）。しかし、この接合形成はイオン注入及び活性化アニールにて成されるため、イオン注入環境及び不純物拡散等により接合急峻性の制御には限界がある。
イオン注入よりも急峻な不純物プロファイルを実現可能な方法として、Ｂ及びＡｓドープのＳｉエピタキシャル成長によりソース／ドレインを形成する方法も提案されている（例えば、非特許文献２参照）。しかし、エピタキシャル成長でソース／ドレインを形成したこの方法においても、チャネル中に不純物が拡散し、急峻な接合を形成できていないのが現状である。従って、接合形成後の不純物分布ばらつきによる閾値ばらつきが不可避であった。
一方、オフリーク電流はドレイン接合でのＢＴＢＴによって決定される。このため、低消費電力化を志向する素子では、チャネル／ドレインの低濃度且つ緩やかな接合を形成することでトンネルバリアを厚膜化し、リーク電流を低減することが要求される。しかし、この方法では、ドレインの低濃度化による寄生抵抗の上昇が免れない。
また、ソースをバンドギャップが小さいＧｅ（0.69eV）、チャネル及びドレインをバンドギャップが大きいＳｉ（1.12eV）で形成することで、ソース端のトンネルバリアの薄膜化とドレイン端のトンネルバリアの厚膜化を目指した素子も提案されている（例えば、非特許文献３参照）。しかし、この素子においても、不純物拡散により形成する接合界面急峻性の制御と不純物分布ばらつきに起因する閾値ばらつきに関しては解決策が見出されていない。
E-H. Toh et.al.：JOURNAL OF APPLIED PHYSICS 103, 104504 (2008) K.Bhuwalka et.al.：Jan.J. Appl.Phys. 45(2006) 3106-3109 T. Krishnamohan et.al.：Tech.Dig. IEEE IEDM, p.947-949 (2008)
本発明の目的は、トンネルＦＥＴの閾値ばらつきの抑制をはかり得る半導体装置及びその製造方法を提供することにある。
本発明の一態様に係わる半導体装置は、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１の半導体層の少なくとも表面部を挟んで形成され、且つ選択ジャーマナイド法によりＧｅを主成分とする第２の半導体と金属との化合物で形成されたソース／ドレイン電極と、前記ソース電極と前記第１の半導体層との間に前記第１の半導体層からのエピタキシャル成長により形成されたＳｉ薄膜と、を具備し、前記ゲート電極に対し、前記ソース電極のゲート側の端部と前記ドレイン電極のゲート側の端部とは非対称の位置関係にあり、前記ドレイン電極のゲート側の端部の方が前記ソース電極のゲート側の端部よりも、前記ゲート電極の端部からゲート外側方向に遠く離れている。
また、本発明の別の一態様に係わる半導体装置の製造方法は、Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の第１の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記第１の半導体層の前記ゲート電極に対応するチャネル領域を挟むソース／ドレイン領域のうち、ソース領域をエッチングして溝部を形成する工程と、前記溝部に露出した前記チャネル領域の側面にＳｉ薄膜をエピタキシャル成長する工程と、前記Ｓｉ薄膜を有する溝部内にＧｅを主成分とする第２の半導体層をエピタキシャル成長により埋め込み形成する工程と、前記第２の半導体層が埋め込み形成された前記ソース領域及び前記ドレイン領域の各表面に金属膜を堆積した後、熱処理により前記ソース領域及び前記ドレイン領域を選択ジャーマナイド法により金属化合物化する工程と、を含むことを特徴とする。
本発明によれば、トンネルＦＥＴの閾値ばらつきの抑制をはかることができる。
第１の実施形態に係わる半導体装置（ｎ型ＦＥＴ）の素子構造を示す断面図。 図１のｎ型ＦＥＴにおけるエネルギーバンド図。 第１の実施形態に係わる半導体装置（ｐ型ＦＥＴ）の素子構造を示す断面図。 図３のｐ型ＦＥＴにおけるエネルギーバンド図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 ＡＰＭを用いてＧｅ層を選択エッチングしたときの断面形状を示す図。 熱処理温度に対するゲルマニウム化合物の形成状態を示す顕微鏡写真。 熱処理温度とシート抵抗との関係を示す図。 熱処理時間に対するゲルマニウム化合物の形成状態を示す顕微鏡写真。 熱処理時間とシート抵抗との関係を示す図。 本発明の変形例を説明するための断面図。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１乃至図４は本発明の第１の実施形態に係わる半導体装置を説明するためのもので、図１はｎ型ＦＥＴの素子構造を示す断面図、図２（ａ）（ｂ）は図１のｎ型ＦＥＴの動作を説明するためのエネルギーバンド図、図３はｐ型ＦＥＴの素子構造を示す断面図、図４（ａ）（ｂ）は図３のｐ型ＦＥＴの動作を説明するためのエネルギーバンド図である。
この実施形態は、ＮｉＧｅソースと歪みＧｅチャネルの間にトンネルバリア層としてＳｉ薄膜を挿入した新しいトンネルＦＥＴであり、ｎ型ＦＥＴ及びｐ型ＦＥＴの何れにも適用可能である。
ｎ型ＦＥＴの場合は図１に示すように、Ｓｉ基板１１上に埋め込み絶縁膜１２を介してＧｅ層１３を形成したＧＯＩ（Ge-On-Insulator）基板１０上の一部に、ゲート電極部が形成されている。即ち、ＧＯＩ基板１０のソース／ドレイン領域間のチャネル領域上に、ゲート絶縁膜２１を介してゲート電極２２が形成されている。ゲート電極２２の側部には側壁絶縁膜２３が形成されている。ここで、ＧＯＩ基板１０のＧｅ層１３からなるＧｅチャネルは歪みを有している。
ソース／ドレイン領域は、Ｎｉ及びＰｔの何れか、或いはこれらの合金を用いた金属化合物であり、例えばＮｉＧｅで形成された金属電極となっている。ソース電極２４とＧｅチャネル領域との間にトンネルバリア層としてのＳｉ薄膜２６が挿入されている。ソース電極２４とＳｉ薄膜２６との界面及びＳｉ薄膜２６とチャネル領域との界面は、共に基板面に垂直となっている。一方、ドレイン電極２５とチャネル領域との界面は、通常のｐｎ接合と同様になだらかになっている。
ゲート電極２２のソース側の端部は、Ｓｉ薄膜２６とソース電極２４との界面に一致しているか、或いはソース電極２４上にオーバーラップしている。ドレイン電極２５のゲート側端部は、ゲート電極２２のドレイン側端部よりもドレイン電極側に後退している。即ち、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部は、ソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向により離れている。これは、ソース側ではゲート電極による電界の寄与を大きくし、ドレイン側ではゲート電極の電界による寄与を小さくしたいためである。
一方、ｐ型ＦＥＴの場合は図３に示すように、ｎ型ＦＥＴと同様の構成であり、ＧＯＩ基板１０上に、ゲート絶縁膜３１，ゲート電極３２，及び側壁絶縁膜３３が形成されている。ソース／ドレイン領域は、例えばＮｉＧｅからなるジャーマナイド電極であり、ソース電極３４とＧｅチャネル領域との間にトンネルバリア層としてのＳｉ薄膜３６が挿入されている。ソース電極３４，Ｓｉ薄膜３６，及びチャネル領域の各界面は基板面に垂直となっており、ドレイン電極３５とチャネル領域との界面はなだらかになっている。ゲート電極３２のソース側の端部は、Ｓｉ薄膜３６とソース電極３４との界面に一致若しくはソース電極３４上にオーバーラップしており、ドレイン電極３５のゲート側端部は、ゲート電極３２のドレイン側端部よりもドレイン電極側に後退している。
ｎ型ＦＥＴにおいては、図２（ａ）（ｂ）に示すように、Ｓｉ薄膜２６の伝導帯端のエネルギーＥｃは、Ｇｅ層１３の伝導帯端のエネルギーよりも高く、ソース電極２４及びドレイン電極２５のフェルミエネルギーはＧｅ層１３のミッドギャップＥｆよりも伝導帯寄りとなっている。一方、ｐ型ＦＥＴにおいては、図４（ａ）（ｂ）に示すように、Ｓｉ薄膜３６の価電子帯端のエネルギーＥｖが、Ｇｅ層１３の価電子帯端のエネルギーよりも低く、ソース電極３４及びドレイン電極３５のフェルミエネルギーはＧｅ層１３のミッドギャップＥｆよりも価電子帯寄りとなっている。
ｎ型ＦＥＴにおいて、オン状態では、図２（ａ）に示すように、Ｓｉ薄膜２６の薄いバリアをトンネルしてキャリアが流れる。オフ状態では、図２（ｂ）に示すように、Ｓｉ薄膜２６のバリアと共にＧｅ層１３のソース近傍の伝導帯端のエネルギーがソース電極２４のフェルミエネルギーよりも高くなるため、キャリアは流れない。Ｇｅ層１３の歪みはＳｉ薄膜２６とＧｅ層１３とのバンドエネルギーの段差に寄与し、歪みがあるとバンド差が大きくなるため、特にｎ型ＦＥＴに関してはチャネルとなるｎ層に歪みを与える方が望ましい。
ｐ型ＦＥＴにおいて、オン状態では、図４（ａ）に示すように、Ｓｉ薄膜３６の薄いバリアをトンネルしてキャリアが流れる。オフ状態では、図４（ｂ）に示すように、Ｓｉ薄膜３６のバリアと共にＧｅ層１３のソース近傍の価電子端のエネルギーがソース電極３４のフェルミエネルギーよりも低くなるため、キャリアは流れない。
このように本実施形態では、従来ｐｎ接合で構成されているソース及びドレインをＮｉ及びＰｔの何れか、或いはこれらの合金を用いた金属化合物化であるジャーマナイド（ゲルマニウム化物：Germanide）で構成したショットキー接合にする。この際、ソース側のみにチャネルである歪みＧｅよりも伝導帯エネルギー及び価電子帯エネルギーの高いＳｉ薄膜２６，３６を１ｎｍから３ｎｍの範囲で挿入したＧｅ／Ｓｉ／Ｇｅへテロ構造によるＳｉトンネル層を形成する。このＧｅ／Ｓｉヘテロ接合において、後述する実施形態で説明するように、ジャーマナイドの成長が界面で自己停止する選択ジャーマナイド法を用いてＮｉＧｅ／Ｓｉ／Ｇｅ構造を形成する。
Ｓｉによるトンネル層は、選択エピタキシャル成長により正確に膜厚制御が可能であり、伝導帯及び価電子帯にバンドオフセットを形成するため、高濃度不純物ドーピングなしで急峻なトンネルバリアが得られるといった特徴を持つ。さらに、不純物分布ばらつきを排除できるため、イオン注入によって形成するｐｎ接合型に比べ閾値ばらつきを抑制できる。
なお、Ｇｅに対して、ジャーマナイドの準位は価電子帯から約６０ｍｅＶ付近にピンニングされることが知られている。Ｓｉに対しても同様に価電子帯側にピンニングされること知られている。ｎ型ＦＥＴに関しては、ソース端においてジャーマナイドの準位がピンニングされる位置をＳ，Ｓｅといった元素を界面に偏析させる手法によって伝導帯側にシフトさせることでチャネルへのキャリア注入効率を上げ、電流駆動能力を増大することが可能である。逆に、ｐ型ＦＥＴではピンニング位置はＳｉに対してもＧｅに対しても価電子帯側であることから、Ｓｉ／歪み接合によって形成される価電子帯のバンドオフセットを考慮してトンネル層の膜厚を決定する。
また、従来構造ではオフリーク低減のために低不純物濃度化が必要なドレイン部においても、リーク電流を低く維持したまま、寄生抵抗を低減する設計が可能である。これは、ドレイン部をメタルＳ／Ｄ化することに加え、ドレイン端においてジャーマナイドの準位がピンニングされる位置を、Ｓ，Ｓｅといった元素を界面に偏析させる手法によって適切に制御できるためである。さらに、ドレインもジャーマナイドで構成されるため、ｐｎ接合型では問題となる低濃度化の影響による寄生抵抗の影響も低減される。
具体的には、ｎ型ＦＥＴに対してはＳ，Ｓｅ等によってピンニング位置を伝導帯側にシフトさせることで、ドレインからチャネルへのホールのトンネルを抑制し、リーク電流を低減する（図２）。一方、ｐ型ＦＥＴではピンニング位置の制御を行わなくても、ドレインからチャネルへの電子のトンネルには０．６ｅＶ程度のバリアがあり、リーク電流を抑制する構造となっている（図４）。
また、ソース端ではＧｅ（１１０）面を優先的に残す異方性エッチング法の併用により閾値ばらつきの原因となる接合界面のＬＥＲ（Line Edge Roughness）を低減させ、均一かつ急峻なソース接合を実現することで大幅な歩留まり向上も期待できる。
このように本実施形態によれば、ＧＯＩチャネルショットキーバリアＴＦＥＴにおいて、ＮｉＧｅソースとＧｅチャネルの間にトンネルバリア層としてＳｉ薄膜２６，３６を挿入する。このＳｉ薄膜２６，３６を十分薄くする（例えば１〜３ｎｍ）ことにより、高濃度不純物のドーピングなしで急峻なトンネルバリアが得られる。不純物ばらつきを排除できるため、イオン注入やエピタキシャル成長によって形成するｐｎ接合型に比べ閾値ばらつきを抑制できる。
（第２の実施形態）
図５乃至図７は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。この実施形態は、歪みＧＯＩチャネル Germanide S/D TFETによる相補型トランジスタである。
まず、図５（ａ）に示すように、歪みＧＯＩ基板１０上に周知の方法によりＳＴＩ（Shallow Trench Isolation）による素子分離層４１を形成する。ＧＯＩ基板１０のＧｅ層１３の厚みは１５〜３０ｎｍである。続いて、絶縁膜を介して導電層を形成した後、ＲＩＥでこれらを加工することにより、ｎＦＥＴ側にゲート絶縁膜２１及びゲート電極２２を、ｐＦＥＴ側にゲート絶縁膜３１及びゲート電極３２を形成する。ゲート絶縁膜２１，３１としては、ＧｅＯ2，ＧｅＯＮ，ＳｉＯ2，ＳｉＯＮ，ＨｆＯ2，Ａｌ2Ｏ3，ＨｆＡｌxＯy，ＨｆＬａＯ，ＬａxＯy 等の絶縁膜を用いることができる。ゲート電極２２，３２としては、ポリＳｉ，金属，若しくはその積層構造を用いることができる。続いて、全面に厚さ５ｎｍの絶縁膜を堆積した後にエッチバックし、ゲート側壁部にこの絶縁膜を残すことにより、ゲート側壁絶縁膜２３，３３を形成する。ゲート側壁絶縁膜２３，３３としては、Ｓｉ酸化膜，Ｓｉ窒化膜，若しくはこれらの積層構造を用いることができる。この状態で、１０ｎｍ程度の酸化膜４２により素子全体をカバーする。
次いで、図５（ｂ）に示すように、カーボンを斜めイオン注入により１０13〜１０15ｃｍ-2オーダーのドーズ量で注入し、ドレイン側を被覆している酸化膜４２の改質を行う。カーボンによって改質された酸化膜４２はエッチングレートが低下する。
次いで、希釈弗酸（Dilute Hydrogen Fluoride：ＤＨＦ）溶液によるウェットエッチングにより酸化膜４２のエッチングを行う。カーボンによって改質された酸化膜４２はエッチングレートが低下するため、図５（ｃ）に示すように、ソース部のみが選択的に開口する。
次いで、図６（ｄ）に示すように、開口したソース部のＧｅチャネルをＲＩＥ（Reactive Ion Etching）によって選択エッチングする。
次いで、図６（ｅ）に示すように、例えばアンモニア過酸化水素水混合溶液又は塩酸過酸化水素混合液による異方性エッチングによって、溝部の側面に（１１０）面を出現させてゲート端のラインエッジラフネスを低減させると共に、ソースのゲートオーバーラップ長が２ｎｍ程度となるように調整する。このオーバーラップ長は電流駆動能力と寄生容量となるオーバーラップ容量を決定するパラメータなる。両者にはトレードオフ関係が成り立つため、ゲート容量と電流駆動能力の関係から最適化を行う。
ここで、上記の異方性エッチングについて更に説明する。
本実施形態では、ＮＨ4ＯＨ，Ｈ2Ｏ2 混合液（ＡＰＭ）若しくはＨＣｌ，Ｈ2Ｏ2 混合液（ＨＰＭ）による異方性ウェットエッチングによってＧｅチャネル部のみを選択エッチングする。本発明者らは、レジストをマスクにしてＧｅ基板上に堆積したＳｉＯ2 膜をＲＩＥによって加工した後、このＳｉＯ2 膜をマスクとしてＲＩＥによってフィンを加工した。このフィンに対し、上記のエッチング溶液を（ＮＨ4ＯＨ：Ｈ2Ｏ2 ＝２５０：１）による異方性エッチングを行った。その結果、図８の電子顕微鏡写真のように、マスク直下から垂直にフィン側面に（１１０）面が形成され、フィン幅の均一性が向上しているのが確認された。さらに、ＬＥＲが改善し、フィン側面（基板面と垂直な面）は（１１０）面を優先的に残す異方性を示しているのが確認された。なお、図８ではＧｅ基板であるが、本実施形態のように絶縁膜１２上に形成されたＧｅ層１３のように膜厚が薄いと、Ｇｅ層１３の側面全体が（１１０）面になる。
また、ＡＰＭの濃度によりエッチングプロファイルは変化する。即ち、ＮＨ4ＯＨとＨ2Ｏ2 の混合比でエッチングプロファイルは変化する。ＮＨ4ＯＨの濃度が比較的高いと等方性に近くなり、図８に示すように、エッチング側面に良質の（１１０）面が現れている。しかし、ＮＨ4ＯＨの濃度が高過ぎる（Ｈ2Ｏ2 の濃度が低過ぎる）と、完全な等方性となり（１１０）面は生じなくなり、更にエッチング速度も極めて遅くなる。一方、Ｈ2Ｏ2 の濃度が高過ぎる（ＮＨ4ＯＨの濃度が低過ぎる）と、エッチング断面の異方性が強くなり（１１１）面が現れてしまい、（１１０）面は生じなくなる。
本発明者らは、ＡＰＭを用いたエッチングを各種濃度で実験し、エッチング側面に（１１０）面が現れる濃度を見出した。その結果を、（表１）に示す。
Figure 0005058277
また、混合比を１：１：５００（モル濃度比０．５５：１）としたときには、（１１０）面は出現しない。上記の実験結果から、Ｈ2Ｏ2 を１としたときのＮＨ4 ＯＨのモル濃度比が６以上で且つ５５２以下で（１１０）面が出現することが分かる。従って、Ｇｅ層のエッチング側面に（１１０）面を出すためには、ＮＨ4 ＯＨのモル濃度比を６〜５５２の範囲にするのが望ましい。なお、この範囲外でも（１１０）が出現する可能性はあるが、本発明者らの実験結果からは、少なくともこの範囲内であれば確実に（１１０）面が出願するのが確認されている。また、Ｈ2Ｏの濃度はエッチング速度には関係するが、エッチングプロファイルには殆ど関係しない。
ＨＰＭの場合は、ＨＣｌの濃度が比較的低いと等方性に近くなり、エッチング側面に良質の（１１０）面が現れる。しかし、ＨＣｌの濃度が低過ぎる（Ｈ2Ｏ2 の濃度が高過ぎる）と、異方性が強くなり（１１１）面が現れてしまい、（１１０）面は生じなくなる。また、ＨＣｌの濃度が高過ぎる（Ｈ2Ｏ2 の濃度が低過ぎる）と、完全な等方性となり（１１０）面は生じなくなり、更にエッチング速度も極めて遅くなる。
本発明者らは、ＨＰＭを用いたエッチングを各種濃度で実験し、（１１０）面が現れる濃度を見出した。その結果を、（表２）に示す。
Figure 0005058277
上記の実験結果から、Ｈ2Ｏ2 を１としたときのＨＣｌのモル濃度比が０．５以上で且つ２４以下で（１１０）面が出現することが分かる。従って、Ｇｅ層のエッチング側面に（１１０）面を出すためには、ＨＣｌのモル濃度比を０．５〜２４の範囲にするのが望ましい。
なお、ＨＰＭを用いてＧｅ層をエッチングした場合、Ｇｅ層の上部に逆テーパ部が残ってしまうことがある。この場合、ＨＰＭによるエッチング後にＡＰＭによるエッチングを行うことにより、逆テーパ部を除去することができる。従って、逆テーパ部が問題とならない場合は、ＨＰＭによるエッチングで形成したＧｅフィン構造をそのままＦｉｎＦＥＴ形成基板として用いることができる。逆テーパ部が問題となる場合は、ＨＰＭによるエッチング後にＡＰＭによるエッチングを行えばよい。
次いで、例えばＵＨＶ（Ultra High Vacuum）ＣＶＤによる選択エピタキシャル成長によって、図６（ｆ）に示すように、ソース端に厚さ２ｎｍのＳｉ薄膜２６，３６を選択成長し、更にＧｅ層４３の選択成長を行い、Ｇｅ／Ｓｉ／Ｇｅのヘテロ構造を形成する。選択エピタキシャル成長後、ドレイン側を被覆している酸化膜をＲＩＥによって除去する。なお、Ｓｉ薄膜２６，３６の厚さは、１ｎｍより薄いとバリアとして機能しなくなり、３ｎｍより厚いとトンネルできなくなるため、１〜３ｎｍが望ましい。
次いで、図７（ｇ）に示すように、フォトリソグラフィ工程によってｐ型ＦＥＴ部にレジストマスク４５を形成した後、ｎ型ＦＥＴ部のみにＳ若しくはＳｅを１０15ｃｍ2 程度イオン注入する。なお、Ｓ若しくはＳｅのイオン注入は、ソース／ドレインのジャーマナイド電極を形成した後であっても良い。
次いで、レジストマスク４５を剥離後、図７（ｈ）に示すように、全面にスパッタによりニッケル膜４６を１０ｎｍ堆積する。
次いで、ＲＴＡによって２５０℃，１分の熱処理を行った後、薬液処理によって未反応のニッケル膜４６を除去する。続いて、再びＲＴＡによって３００℃，１分の熱処理を行うことにより、図７（ｉ）に示すように、ソース／ドレイン領域に金属化合物層（ＮｉＧｅ）を形成する。このＮｉＧｅがｎ型ＦＥＴのソース／ドレイン電極２４，２５及びｐ型ＦＥＴのソース／ドレイン電極３４，３５となる。本手法により形成したＮｉＧｅはソース端においてＳｉ界面でその成長が自己停止するため、急峻なＮｉＧｅ／Ｓｉ／Ｇｅ構造が実現される。
なお、ドレイン側ではジャーマナイドがＧｅ層１３の最下部まで達しておらず、ソース／ドレインでＮｉＧｅの形状が異なるのは、エピタキシャル成長により形成したソース領域の方がジャーマナイド化の速度が速いためである。
ここで、ＮｉＧｅの成長がＳｉ界面で停止する理由について説明する。
本発明者らは、面方位（１００）又は（１１０）のＳｉ基板の上に３０ｎｍのＧｅ層を形成した試料において、選択的にゲルマニウム化合物が形成される温度領域を実験的に確認している。上記試料を異なる温度で熱処理した場合の顕微鏡写真を、図９（ａ）〜（ｃ）に示す。
図９（ａ）は、Ｓｉ基板上にＧｅ層を形成した状態である。この試料に対しＧｅ層上にＮｉ層を形成し、２５０℃で熱処理した場合、図９（ｂ）に示すように、ＧｅとＮｉは殆ど反応しない。これに対し３００℃で熱処理した場合、図９（ｃ）に示すように、全てのＧｅがジャーマナイド化に使用され、ＧｅとＮｉが反応してＮｉＧｅ層が形成される。このとき、ＮｉとＳｉは殆ど反応しない。これは、シリサイド化温度がジャーマナイド化温度に比して高いためである。また、３５０℃で熱処理すると、図９（ｄ）に示すように、ＮｉＧｅ層が形成されると共に、ＮｉとＳｉが反応してＮｉＳｉ層が形成される。これは、温度が高くなりＳｉもＮｉと反応するようになったためである。
図１０は、アニール温度とシート抵抗との関係を示す図である。白丸はＧｅの面方位が（１００）の場合、黒丸はＧｅの面方位が（１１０）の場合である。２５０℃以下ではシート抵抗は大きく（特に（１００）のシート抵抗が大きく）なっている。これは、ＮｉとＧｅが殆ど反応していないことを意味する。２７５℃以上になると、シート抵抗が低下している。これは、ＮｉとＧｅが反応していることを意味する。また、３２５℃を越えると、（１００）のシート抵抗は大幅に低下している。これは、ＮｉとＳｉが反応していることを意味している。従って、ＧｅのみをＮｉと反応させるには、２７５℃〜３２５℃が望ましい温度範囲と云える。
また、本発明者らは、３００℃で熱処理した場合、熱処理時間に殆ど影響されることなくゲルマニウム化合物が選択的に形成されるのを実験的に確認している。先と同じ試料を用い、異なる時間で熱処理した場合の顕微鏡写真を、図１１（ａ）〜（ｃ）に示す。
３００℃，５分の熱処理では、図１１（ａ）に示すように、ＮｉとＧｅとの反応が進み、ＮｉＧｅが形成されるのが分かる。３００℃，１０分の熱処理では、図１１（ｂ）に示すように、ＮｉとＧｅの反応が更に進みＧｅの全体がＮｉと反応してＮｉＧｅになっているのが分かる。３００℃，２０分の熱処理では、図１１（ｃ）に示すように、ＮｉＧｅの量は殆ど変わらず、ＮｉとＧｅの反応が既に飽和しているのが分かる。このとき、ＮｉとＳｉとの反応は殆ど生じていない。
図１２は、面方位が（１００）のＧｅ層を３００℃で熱処理したときのアニール時間に対するシート抵抗の変化を示す図である。アニールが始まるとシート抵抗が徐々に低下し、１０分でほぼ一定となり、それ以上の時間アニールしてもシート抵抗の変化は殆ど無い。これは、Ｓｉ基板上に薄く形成されたＧｅのみがＮｉと反応し、下地のＳｉはＮｉと反応していないことを意味する。
従って、２７５℃〜３２５℃の温度でジャーマナイド化することにより、熱処理時間に影響されることなく、Ｇｅ層４３のみをジャーマナイド化してＮｉＧｅソース電極２４，３４を形成することができる。これにより、膜厚制御されたＳｉ薄膜２６，３６の膜厚を維持することができる。
このように本実施形態によれば、ソース領域をエッチングして溝を形成する際に、ＲＩＥによるエッチングのみではなく、Ｇｅ（１１０）面を優先的に残す異方性エッチング法を併用することにより、閾値ばらつきの原因となる接合界面のＬＥＲを低減させることができる。しかも、ソース端のＧｅ／Ｓｉヘテロ接合において、ジャーマナイド成長が界面で自己停止する選択ジャーマナイド法を用いて、ソース電極２４，３４を作製することにより、均一かつ急峻なソース接合を実現することができ、大幅な歩留まり向上も期待できる。また、ｎ型ＦＥＴに対するＳ若しくはＳｅのイオン注入をソース／ドレインのジャーマナイド電極の形成前にイオン注入しているので、後注入に際して生じるジャーマナイド中の注入欠陥を低減することができ、ジャーマナイドのシート抵抗上昇を抑制することも可能となる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ｎ型ＦＥＴとｐ型ＦＥＴの両方を有する相補型のＦＥＴの例で説明したが、必ずしも相補型に限らずｎ型ＦＥＴのみ又はｐ型ＦＥＴのみの構成であっても良い。
また、ＦＥＴのチャネルとなる第１の半導体層は、必ずしも絶縁膜上に形成されたＧｅ層に限るものではなく、Ｇｅ基板を用いることもでき、更にＧｅとＳｉとの化合物であるＳｉ1-xＧｅx （０＜ｘ≦１）層を用いることが可能である。より具体的には、トンネルバリア層がＳｉであるとして、伝導帯バンドオフセットΔＥｃを０．２ｅＶ以上に設定するためには、チャネルＧｅ濃度は３５％以上が必要であり、０．３５≦ｘ≦１であればよい。さらに、第１の半導体層の歪みは緩和されていても良い。チャネルの歪みはｎ型ＦＥＴに対して有効であることから、ｎ型ＦＥＴのチャネルのみに歪みを与えるようにしても良い。
また、ソース／ドレインの溝部に形成する第２の半導体層は必ずしもＧｅに限定されるものではなく、仕様に応じて適宜変更可能であり、Ｇｅ濃度が７０％以上のＳｉＧｅであっても良い。ソース／ドレイン電極を形成するために第２の半導体層と化合させる金属は、必ずしもＮｉに限らずＰｔ，Ｐｄを用いることも可能である。さらに、Ｎｉ，Ｐｔ，Ｐｄの合金を用いることも可能である。
また、第２の実施形態で説明したプロセスフローにおいて、ソース部分のマスクを選択的に除去する工程としては、前記図５（ｂ）に示すカーボンの斜め注入に限らず、図１３（ａ）に示すように、ソース部開口を通常のフォトリソグラフィ工程によるレジストマスク４８で行う方法を用いても良い。さらに、図１３（ｂ）に示すような斜めＲＩＥによる手法によっても可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
１０…ＧＯＩ基板
１１…Ｓｉ基板
１２…埋め込み絶縁膜
１３…Ｇｅ層
２１，３１…ゲート絶縁膜
２２，３２…ゲート電極
２３，３３…側壁絶縁膜
２４，３４…ＮｉＧｅソース電極
２５，３５…ＮｉＧｅドレイン電極
２６，３６…Ｓｉ薄膜
４１…素子分離層
４２…酸化膜
４３…Ｇｅ層
４５，４８…レジストマスク
４６…ニッケル膜

Claims (9)

  1. Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の第１の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
    前記第１の半導体層の少なくとも表面部を挟む２つの領域の一方に形成され、且つ選択ジャーマナイド法によりＧｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極と、
    前記第１の半導体層の少なくとも表面部を挟む２つの領域の他方に形成され、且つ前記第１の半導体と前記金属との化合物で形成されたドレイン電極と、
    前記ソース電極と前記第１の半導体層との間に前記第１の半導体層からのエピタキシャル成長により形成されたＳｉ薄膜と、
    を具備し、
    前記ゲート電極に対し、前記ソース電極のゲート側の端部と前記ドレイン電極のゲート側の端部とは非対称の位置関係にあり、前記ドレイン電極のゲート側の端部の方が前記ソース電極のゲート側の端部よりも、前記ゲート電極の端部からゲート外側方向に遠く離れていることを特徴とする半導体装置。
  2. 前記ゲート電極のソース側の端部は、前記Ｓｉ薄膜と前記ソース電極との界面に一致しているか、又は前記ソース電極上にオーバーラップしており、前記ドレイン電極のゲート電極側の端部は、前記ゲート電極のドレイン側の端部からゲート外側方向に離間していることを特徴とする請求項１記載半導体装置。
  3. 前記第１の半導体層，前記ゲート電極，前記ゲート絶縁膜，前記ソース電極，前記ドレイン電極，及び前記Ｓｉ薄膜はｎ型ＦＥＴを形成するものであり、前記第１の半導体層は歪みを有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の半導体層，前記ゲート電極，前記ゲート絶縁膜，前記ソース電極，前記ドレイン電極，及び前記Ｓｉ薄膜はｎ型ＦＥＴを形成するものであり、前記ソース電極と前記Ｓｉ薄膜との界面及び前記ドレイン電極と前記第１の半導体層との界面に、Ｓ及びＳｅの少なくとも一方が偏析していることを特徴とする請求項１〜３の何れかに記載の半導体装置。
  5. 前記第１の半導体層，前記Ｓｉ薄膜，前記ソース電極，及び前記ドレイン電極は、絶縁膜上に形成されていることを特徴とする請求項１〜４の何れかに記載の半導体装置。
  6. 請求項１の構成で、前記Ｓｉ薄膜の伝導帯端のエネルギーが前記第１の半導体層の伝導帯端のエネルギーよりも高く、前記ソース電極及びドレイン電極のフェルミエネルギーが前記第１の半導体層のミッドギャップよりも伝導帯寄りとなるｎ型ＦＥＴと、
    請求項１の構成で、前記Ｓｉ薄膜の価電子帯端のエネルギーが前記第１の半導体層の価電子帯端のエネルギーよりも低く、前記ソース電極及びドレイン電極のフェルミエネルギーが前記第１の半導体層のミッドギャップよりも価電子帯寄りとなるｐ型ＦＥＴと、
    を備えたことを特徴とする半導体装置。
  7. Ｓｉ1-x Ｇｅx （０＜ｘ≦１）の第１の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記第１の半導体層の前記ゲート電極に対応するチャネル領域を挟むソース／ドレイン領域のうち、ソース領域をエッチングして溝部を形成する工程と、
    前記溝部に露出した前記チャネル領域の側面にＳｉ薄膜をエピタキシャル成長する工程と、
    前記Ｓｉ薄膜を有する溝部内にＧｅを主成分とする第２の半導体層をエピタキシャル成長により埋め込み形成する工程と、
    前記第２の半導体層が埋め込み形成された前記ソース領域及び前記ドレイン領域の各表面に金属膜を堆積した後、熱処理により前記ソース領域及び前記ドレイン領域を選択ジャーマナイド法により金属化合物化する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記Ｓｉ薄膜及び前記第２の半導体層の形成後で、前記ソース領域及び前記ドレイン領域を金属化合物化する前又は後に、前記ソース領域及び前記ドレイン領域にＳ及びＳｅの少なくとも一方のイオンを注入し、前記ソース領域と前記Ｓｉ薄膜との界面及び前記ドレイン領域と前記第１の半導体層との界面にＳ及びＳｅの少なくとも一方を偏析させることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記溝部を形成する工程として、前記ソース領域をリアクティブイオンエッチングによりエッチングした後に、前記チャネル領域の側面をアンモニアと過酸化水素の混合液又は塩酸と過酸化水素の混合液によりエッチングすることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
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