CN102169897B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明谋求对隧道FET的阈值偏差的抑制。本发明是一种半导体装置，具有：隔着栅绝缘膜(21)形成在Si1-xGex(0＜x≤1)的第一半导体层(13)上的栅极(22)；由以Ge为主要成分的第二半导体与金属的化合物形成的源极(24)；由第一半导体与金属的化合物形成的漏极(25)；以及形成在源极(24)与第一半导体层(13)之间Si薄膜(26)，源极(24)的栅侧端部与漏极(25)的栅侧端部相对于栅极(22)处于非对称的位置关系，漏极(25)的栅侧的端部比源极(24)的栅侧的端部更向栅外侧方向远离栅极(22)的端部。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有隧道FET的半导体装置及其制造方法。
背景技术
以前，在具有Ge沟道的隧道FET(TFET)中，利用由离子注入所形成的pin结形成源、沟道和漏。然后，用源结中的BTBT(Band To BandTunnelin：带到带的隧穿)决定电流驱动能力。因此，要提高驱动电流，就必须通过形成高浓度且陡峭的结来使隧道势垒薄膜化成1～3nm(例如，参照非专利文献1)。但是，由于利用离子注入和活化退火来完成该结的形成，因此，根据离子注入环境和杂质扩散等，结陡峭性的控制有限度。
作为与离子注入相比能实现更加陡峭的杂质剖面的方法，还提出了通过外延生长B和As胶状物的Si来形成源/漏的方法(例如，非专利文献2)。但是，在该方法中，现状是杂质扩散在沟道中，未能形成陡峭的结。从而，结形成后的杂质分布偏差所导致的阈值偏差不可避免。
另一方面，在希望低功耗的器件中要求降低泄漏电流，利用漏结中的BTBT来决定关态泄漏电流。因此，必须要通过形成沟道/漏的低浓度且平缓的结来使隧道势垒厚膜化。但是，在该方法中不能避免漏的低浓度化所导致的寄生电阻的上升。
此外，还提出一种通过用带隙小的Ge(0.69eV)形成源，用带隙大的Si(1.12eV)形成沟道和漏，来致力于源端的隧道势垒的薄膜化和漏端的隧道势垒的厚膜化的器件(例如，参照非专利文献3)。但是，在该器件中，关于由杂质扩散所形成的结界面陡峭性的控制和杂质分布偏差所引起的阈值偏差，也未找出解决对策。
【非专利文献1】E-H.Toh et.al.：JOURNAL OF APPLIED PHYSICS103，104504(2008)
【非专利文献2】K.Bhuwalka  et.al.：Jan.J.Appl.Phys.45(2006)3106-3109
【非专利文献3】T.Krishnamohan et.al.：Tech.Dig.IEEE IEDM，p.947-949(2008)
发明内容
本发明的目的在于提供一种能谋求对隧道FET的阈值偏差的抑制的半导体装置及其制造方法。
本发明的一个方式涉及的半导体装置具有：栅极，隔着栅绝缘膜形成在Si1-xGex(0＜x≤1)的第一半导体层上；源/漏极，夹着上述第一半导体层的至少表面部而形成，并且用以Ge为主要成分的第二半导体与金属的化合物形成；以及Si薄膜，形成在上述源极与上述第一半导体层之间，上述源极的栅侧的端部与上述漏极的栅侧的端部相对于上述栅极处于非对称的位置关系，上述漏极的栅侧的端部与上述源极的栅侧的端部相比，从上述栅极的端部向栅外侧方向更加远离。
此外，本发明的另外一个方式涉及的半导体装置的制造方法，其特征在于，包括：隔着栅绝缘膜在Si1-xGex(0＜x≤1)的第一半导体层上的一部分形成栅极的工序；对夹着上述第一半导体层的与上述栅极对应的沟道区域的源/漏区域中的源区域进行蚀刻，形成沟部的工序；在上述沟部中露出的上述沟道区域的侧面上外延生长Si薄膜的工序；在具有上述Si薄膜的沟部内，通过外延生长嵌入形成以Ge为主要成分的第二半导体层的工序；以及在嵌入形成了上述第二半导体层的上述源区域和上述漏区域的各表面上沉积金属膜之后，通过热处理使上述源区域和上述漏区域金属化合物化的工序。
发明效果：
根据本发明，能够谋求对隧道FET的阈值偏差的抑制。
附图说明
图1是示出第一实施方式涉及的半导体装置(n型FET)的器件结构的剖视图。
图2是图1的n型FET中的能带图。
图3是示出第一实施方式涉及的半导体装置(n型FET)的器件结构的剖视图。
图4是图3的p型FET中的能带图。
图5是示出第二实施方式涉及的半导体装置的制造工序的剖视图。
图6是示出第二实施方式涉及的半导体装置的制造工序的剖视图。
图7是示出第二实施方式涉及的半导体装置的制造工序的剖视图。
图8是示出使用APM选择蚀刻了Ge层时的截面形状的图。
图9是示出相对热处理温度的锗化合物的形成状态的显微镜照片。
图10是示出热处理温度与表面电阻的关系的图。
图11是示出相对热处理时间的锗化合物的形成状态的显微镜照片。
图12是示出热处理时间与表面电阻的关系的图。
图13是用于说明本发明的变形例的剖视图。
具体实施方式
以下，利用图示的实施方式说明本发明的详细内容。
(第一实施方式)
图1至图4是用于说明本发明的第一实施方式涉及的半导体装置的图，图1是示出n型FET的器件结构的剖视图，图2(a)(b)是用于说明图1的n型FET的工作的能带图，图3是示出p型FET的器件结构的剖视图，图4(a)(b)是用于说明图3的p型FET的工作的能带图。
本实施方式是在NiGe源与畸变Ge沟道之间插入了Si薄膜作为隧道势垒层的新的隧道FET，能适用于n型FET和p型FET的任一个。
在n型FET的情况下，如图1所示，在已在Si衬底11上隔着嵌入绝缘膜12形成了Ge层13的GOI(Ge-On-Insulator)衬底10上的一部分形成栅极部。即，在GOI衬底10的源/漏区域间的沟道区域上，隔着栅绝缘膜21形成栅极22。在栅极22的侧部形成侧壁绝缘膜23。在此，由GOI衬底10的Ge层13构成的Ge沟道具有畸变。
源/漏区域是使用了Ni和Pt的任一个或它们的合金的金属化合物，成为例如由NiGe形成的金属电极。在源极24与Ge沟道区域之间插入作为隧道势垒层的Si薄膜26。源极24与Si薄膜26的界面和Si薄膜26与沟道区域的界面都垂直于衬底面。另一方面，漏极25与沟道区域的界面与通常的pn结同样地平缓。
栅极22的源侧的端部和Si薄膜26与源极24的界面一致，或者重叠在源极24上。漏极25的栅侧端部比栅极22的漏侧端部更向漏极侧后退。即，源极24的栅侧端部和漏极25的栅侧端部相对于栅极22处于非对称的位置关系，漏极25的栅侧的端部与源极24的栅侧的端部相比，更向栅外侧方向远离栅极22的端部。这是因为，想在源侧增大栅极产生的电场的作用，想在漏侧减小栅极产生的电场的作用。
另一方面，在p型FET的情况下，如图3所示，是与n型FET同样的结构，在GOI衬底10上形成有栅绝缘膜31、栅极32和侧壁绝缘膜33。源/漏区域是例如由NiGe构成的锗化物电极，在源极34与Ge沟道区域之间插入作为隧道势垒层的Si薄膜36。源极34、Si薄膜36及沟道区域的各界面垂直于衬底面，漏极35与沟道区域的界面平缓。栅极32的源侧的端部和Si薄膜36与源极34的界面一致，或者重叠在源极34上，漏极35的栅侧端部比栅极32的漏侧端部更向漏极侧后退。
在n型FET中，如图2(a)(b)所示，Si薄膜26的传导带端能量Ec高于Ge层13的传导带端能量，源极24和漏极25的费米能量比Ge层13的中央带隙Ef更靠向传导带。另一方面，在p型FET中，如图4(a)(b)所示，Si薄膜36的价带端能量Ev低于Ge层13的价带端能量，源极34和漏极35的费米能量比Ge层13的中央带隙Ef靠向价带。
在n型FET中，在导通状态中，如图2(a)所示，以Si薄膜26的薄势垒为隧道流过载流子。在关断状态中，如图2(b)所示，Si薄膜26的势垒与Ge层13的源附近的传导带端能量变得高于源极24的费米能量，因此不流过载流子。Ge层13的畸变有助于Si薄膜26与Ge层13的带能量差，若有畸变则带差就变大，因此，特别是关于n型FET，期望对成为沟道的n层给予畸变。
在p型FET中，在导通状态中，如图4(a)所示，以Si薄膜36的薄势垒为隧道流过载流子。在关断状态中，如图4(b)所示，Si薄膜36的势垒与Ge层13的源附近的价带端能量变得低于源极34的费米能量，因此不流过载流子。
这样地，在本实施方式中，使以前用pn结所构成的源和漏，成为用使用了Ni和Pt的某一个或它们的合金的金属化合物化即锗化物(Germanide)所构成的肖特基结。这时，仅在源侧形成Si隧道层，所述Si隧道层是以1nm至3nm的范围插入了传导带能量和价带能量比作为沟道的畸变Ge高的Si薄膜26、36的Ge/Si/Ge异质结构。在该Ge/Si异质结中，如后述的实施方式中说明的那样，使用锗化物的生长在界面上自己停止的选择锗化物法形成NiGe/Si/Ge结构。
由Si构成的隧道层能通过选择外延生长正确地控制膜厚，由于在传导带和价带中形成带偏，因此具有能够得到没有高浓度杂质掺杂且陡峭的隧道势垒的特征。另外，由于能够排除杂质分布偏差，因此比利用离子注入形成的pn结型更能够抑制阈值偏差。
再有，对于Ge，已知锗化物的能级被钉扎在距离价带大约60meV的附近。对于Si，也同样地已知被钉扎在价带侧。有关n型FET，通过在源端，利用使S、Se这样的元素向界面偏析的方法，使钉扎锗化物的能级的位置向传导带侧移位，就能提高对沟道注入载流子的效率，增大电流驱动能力。反之，在p型FET中，钉扎位置对于Si和Ge来说都是价带侧，因此，考虑由Si/畸变结所形成的价带的带偏来决定隧道层的膜厚。
此外，即使在以前的结构中为了降低关态泄漏而需要低杂质浓度化的漏部中，也可以在维持低泄漏电流的状态下设计降低寄生电阻。这是因为，加之使漏部金属S/D化，还可以在漏端利用使S、Se这样的元素向界面偏析的方法来适当地控制钉扎锗化物的能级的位置。另外，由于漏也由锗化物构成，因此，在pn结型中成为问题的低浓度化的影响所导致的寄生电阻的影响也降低了。
具体地说，对于n型FET，通过利用S、Se等使钉扎位置向传导带侧移位，来抑制从漏向沟道的空穴的隧道，降低泄漏电流(图2)。另一方面，在p型FET中，即使不进行钉扎位置的控制，在从漏向沟道的电子隧道中也具有0.6eV程度的势垒，成为抑制泄漏电流的结构(图4)。
此外，在源端，通过并用优先保留Ge(110)面的各向异性蚀刻法，降低了成为阈值偏差的原因的结界面的LER(Line Edge Roughness：线边缘粗糙)，通过实现均匀且陡峭的源结，也能够期待成品率的大幅度提高。
这样地，根据本实施方式，在GOI沟道肖特基势垒TFET中，在NiGe源与Ge沟道之间，作为隧道势垒层而插入Si薄膜26、36。通过使该Si薄膜26、36充分薄(例如1～3nm)，能够得到没有高浓度杂质的掺杂且陡峭的隧道势垒。由于能够排除杂质偏差，因此与利用离子注入和外延生长而形成的pn结型相比，能够抑制阈值偏差。
(第二实施方式)
图5至图7是示出本发明的第二实施方式涉及的半导体装置的制造工序的剖视图。本实施方式是畸变GOI沟道Germanide S/D TFET涉及的互补型晶体管。
首先，如图5(a)所示，利用公知方法，在畸变GOI衬底10上形成由STI(Shallow Trench Isolation：浅槽隔离)形成的器件分离层41。GOI衬底10的Ge层13的厚度是15～30nm。接着，在隔着绝缘膜形成了导电层之后，通过用RIE对它们进行加工，在nFET侧形成栅绝缘膜21和栅极22，在pFET侧形成栅绝缘膜31和栅极32。作为栅绝缘膜21、31，可以使用GeO2、GeON、SiO2、SiON、HfO2、Al2O3、HfAlxOy、HfLaO、LaxOy等的绝缘膜。作为栅极22、32，可以使用Si、金属或其叠层结构。接着，在整个面上沉积了厚5nm的绝缘膜后进行蚀刻，通过在栅侧壁部保留该绝缘膜而形成栅侧壁绝缘膜23、33。作为栅侧壁绝缘膜23、33，可以使用Si氧化膜、Si氮化膜或它们的叠层结构。在该状态下，用10nm程度的氧化膜42覆盖器件整体。
接着，如图5(b)所示，利用倾斜离子注入，按照1013～1015cm-2级(order)的剂量注入碳，对覆盖漏侧的氧化膜42进行改性。由碳所改性后的氧化膜42蚀刻速率降低。
接着，由使用稀氢氟酸(Dilute Hydrogen Fluoride：DHF)溶液的湿法蚀刻进行氧化膜42的蚀刻。由于由碳所改性后的氧化膜42蚀刻速率降低，因此，如图5(c)所示地仅源部选择性地开口。
接着，如图6(d)所示，由RIE(Reactive Ion Etching：反应离子腐蚀)对开口的源部的Ge沟道进行选择蚀刻。
接着，如图6(e)所示，利用例如使用氨过氧化氢水混合溶液或盐酸过氧化氢混合液的各向异性蚀刻，使沟部的侧面出现(110)面，降低栅端的线边缘粗糙，并调整成源的栅重叠长度为2nm。该重叠长度是决定电流驱动能力和寄生电容的重叠电容的参数。在两者中折衷(trade-off)关系成立，因此根据栅电容与电流驱动能力的关系进行最优化。
在此，关于上述各向异性蚀刻进一步进行说明。
在本实施方式中，利用NH4OH、H2O2混合液(APM)或HCl、H2O2混合液(HPM)的各向异性湿法蚀刻，仅对Ge沟道部进行选择蚀刻。本发明者们以抗蚀剂为掩模，用RIE对沉积在Ge衬底上的SiO2膜加工之后，将该SiO2膜作为掩模，用RIE对翼片(fin)进行加工。对该翼片进行了上述蚀刻溶液为(NH4OH∶H2O2＝250∶1)的各向异性蚀刻。其结果，如图8的电子显微镜照片所示，从掩模正下方开始垂直地在翼片侧面上形成(110)面，证实翼片宽度的均匀性提高了。另外还证实LER改善了，翼片侧面(垂直于衬底面的面)示出了优先保留(110)面的各向异性。再有，图8中是Ge衬底，但若如本实施方式的形成在绝缘膜12上的Ge层13那样的膜厚很薄，则Ge层13的侧面整体成为(110)面。
此外，蚀刻剖面根据APM的浓度而发生变化。即，蚀刻剖面按照NH4OH与H2O2的混合比而发生变化。若NH4OH的浓度比较高，就接近于各向同性，如图8所示，在蚀刻侧面上显出优质的(110)面。但是，若NH4OH的浓度过高(H2O2的浓度过低)，则成为完全的各向同性，变得不产生(110)面，而且蚀刻速度也变得极慢。另一方面，若H2O2的浓度过高(NH4OH的浓度过低)，则蚀刻断面的各向异性变强，显出(111)面，而不产生(110)面。
本发明者们按各种浓度对使用APM的蚀刻进行了实验，找出了在蚀刻侧面上显出(110)面的浓度。(表1)中示出其结果。
(表1)
Figure BSA00000272317500071
此外，在使混合比为1∶1∶500(摩尔浓度比0.55∶1)时，不出现(110)面。根据上述实验结果可知，在设H2O2为1时的NH4OH的摩尔浓度比在6以上且552以下时，出现(110)面。从而，为了在Ge层的蚀刻侧面产生出(110)面，优选NH4OH的摩尔浓度比在6～552的范围内。再有，在该范围外也有出现(110)的可能性，但根据本发明者们的实验结果证实，至少在该范围内才可靠地出现(110)面。此外，H2O的浓度与蚀刻速度有关系，但与蚀刻剖面几乎没有关系。
在HPM的情况下，若HCl的浓度比较低，就接近于各向同性，在蚀刻侧面显出优质的(110)面。但是，若HCl的浓度过低(H2O2的浓度过高)，则各向异性变强，变成显出(111)面而不产生(110)面。另一方面，若HCl的浓度过高(H2O2的浓度过低)，则成为完全的各向同性，变成不产生(110)面，而且蚀刻速度也变得极慢。
本发明者们按各种浓度对使用HPM的蚀刻进行了实验，找出了显出(110)面的浓度。(表2)中示出其结果。
(表2)
Figure BSA00000272317500081
根据上述实验结果可知，在设H2O2为1时的HCl的摩尔浓度比在0.5以上且24以下时，出现(110)面。从而，为了在Ge层的蚀刻侧面产生出(110)面，优选HCl的摩尔浓度比在0.5～24的范围内。
再有，在使用HPM蚀刻了Ge层的情况下，有时在Ge层的上部残留有倒锥形部。该情况下，通过在HPM的蚀刻之后进行APM的蚀刻，能够除去倒锥形部。从而，能够在倒锥形部不会成为问题的情况下原样使用由HPM的蚀刻所形成的Ge翼片结构来作为FinFET形成衬底。在倒锥形部成为问题的情况下，只要在进行了HPM的蚀刻之后进行APM的蚀刻即可。
接着，通过例如利用UHV(Ultra High Vacunm：超高真空)CVD的选择外延生长，如图6(f)所示地，在源端选择生长厚2nm的Si薄膜26、36，并进一步进行Ge层43的选择生长，形成Ge/Si/Ge的异质结构。在选择外延生长后，用RIE除去覆盖漏侧的氧化膜。再有，Si薄膜26、36的厚度若比1nm薄，则不能起到势垒的作用，若比3nm厚，则不能成为隧道，因此优选是1～3nm。
接着，如图7(g)所示地，利用光刻法工序，在p型FET部形成了抗蚀剂掩模45之后，仅向n型FET部离子注入1015cm2程度的S或Se。再有，S或Se的离子注入也可以在形成了源/漏的锗化物电极之后进行。
接着，在剥离了抗蚀剂掩模45后，如图7(h)所示地，利用溅射，在整个面上沉积10nm的镍膜46。
接着，在由RTA进行了250℃、1分钟的热处理之后，通过药液处理除去未反应的镍膜46。接着，再次由RTA进行300℃、1分钟的热处理，如图7(i)所示地，在源/漏区域形成金属化合物层(NiGe)。该NiGe成为n型FET的源/漏极24、25和p型FET的源/漏极34、35。由本方法形成的NiGe，在源端中，其生长在Si界面上自己停止，因此实现了陡峭的NiGe/Si/Ge结构。
再有，在漏侧，锗化物不达到Ge层13的最下部，在源/漏中，NiGe的形状不同，这是因为由外延生长所形成的源区域其锗化物化的速度快。
在此，关于NiGe的生长在Si界面上停止的理由进行说明。
本发明者们用面方位(100)或(110)的Si衬底上形成了30nm的Ge层的试料，实验性证实选择性地形成锗化合物的温度区域。图9(a)～(c)中示出在不同温度中对上述试料进行热处理后的显微镜照片。
图9(a)是在Si衬底上形成了Ge层的状态。对于该试料，在Ge层上形成Ni层，在250℃下进行了热处理的情况下，如图9(b)所示地，Ge与Ni几乎不反应。与此相对，在300℃下进行了热处理的情况下，如图9(c)所示地，全部Ge都被用于锗化物化，Ge与Ni反应后形成NiGe层。这时，Ni与Si几乎不反应。这是因为硅化物化温度比锗化物化温度高。此外，若在350℃下进行热处理，就如图9(d)所示地，在形成NiGe层的同时，Ni与Si反应后形成NiSi层。这是因为温度变高，从而变得Si与Ni也反应。
图10是示出退火温度与表面电阻的关系的图。白色圆圈是Ge的面方位为(100)的情况，黑色圆圈是Ge的面方位为(110)的情况。在250℃以下，表面电阻变大(特别是(100)的表面电阻变大)。这意味着Ni与Ge几乎未反应。当变为275℃以上时，表面电阻降低。这意味着Ni与Ge发生了反应。此外，在超过325℃时，(100)的表面电阻大幅度地降低。这意味着Ni与Si发生了反应。从而，为了仅使Ge与Ni反应，可以说275℃～325℃是优选的温度范围。
此外，本发明者们实验性证实，在300℃下进行了热处理的情况下，几乎不受热处理时间影响而选择性地形成锗化合物。图11(a)～(c)中示出使用与先前同样的试料，用不同时间进行了热处理时的显微镜照片。
在300℃、5分钟的热处理中，如图11(a)所示可知，进行Ni与Ge的反应而形成NiGe。在300℃、10分钟的热处理中，如图11(b)所示可知，进一步进行Ni与Ge的反应，Ge的全体与Ni反应后成为NiGe。在300℃、20分钟的热处理中，如图11(c)所示可知，NiGe的量几乎不变，Ni与Ge的反应已经饱和。这时几乎未发生Ni与Si的反应。
图12是示出表面电阻相对于在300℃下热处理了面方位是(100)的Ge层时的退火时间的变化的图。退火一开始，表面电阻就逐渐降低，在10分钟时大致成为一定，在这以上的时间中即使退火，也几乎没有表面电阻的变化。这意味着仅在Si衬底上很薄地形成的Ge与Ni反应，基底的Si未与Ni反应。
从而，通过在275℃～325℃的温度下进行锗化物化，能够不受热处理时间影响地仅将Ge层43锗化物化而形成NiGe源极24、34。这样，能够维持被进行膜厚控制的Si薄膜26、36的膜厚。
这样地，根据本实施方式，在蚀刻源区域而形成沟时，不仅进行RIE的蚀刻，通过还并用优先保留Ge(110)面的各向异性蚀刻法，能够降低成为阈值偏差的原因的结界面的LER。而且，在源端的Ge/Si异质结中，通过使用锗化物生长在界面上自己停止的选择锗化物法制作源极24、34，能够实现均匀且陡峭的源结，也能够期待成品率的大幅度提高。此外，由于在源/漏的锗化物电极的形成之前离子注入对于n型FET的S或Se的离子，因此，能够降低后注入时产生的锗化物中的注入缺陷，也能抑制锗化物的表面电阻上升。
(变形例)
再有，本发明不限定于上述各实施方式。在实施方式中，以具有n型FET和p型FET两者的互补型的FET为例进行了说明，但不一定限于互补型，也可以是仅n型FET或仅p型FET的结构。
此外，成为FET的沟道的第一半导体层不一定限于形成在绝缘膜上的Ge层，也可以使用Ge衬底，另外还可以使用作为Ge与Si的化合物的Si1-xGex(0＜x≤1)层。更具体地说，设隧道势垒层是Si，为了将传导带带偏ΔEc设定在0.2eV以上，沟道Ge浓度必须要在35％以上，最好是0.35≤x≤1。另外，即使第一半导体层的畸变缓和些也行。由于沟道的畸变对n型FET有效，因此也可以仅对n型FET的沟道给予畸变。
此外，形成在源/漏的沟部上的第二半导体层不一定限定于Ge，可以根据规格适当变更，即使是Ge浓度在70％以上的SiGe也行。为了形成源/漏极而使第二半导体层化合的金属不一定限于Ni，也可以使用Pt、Pd。另外，也可以使用Ni、Pt、Pd的合金。
此外，在第二实施方式中说明的工艺流程中，作为选择性地除去源部分的掩模的工序，不限于上述图5(b)所示的碳的倾斜注入，也可以如图13(a)所示地，用通常的光刻法工序中的抗蚀剂掩模48进行源部开口的方法。另外，也可以利用图13(b)所示的倾斜RIE的方法。
此外，可以在不脱离本发明的主旨的范围内进行各种各样的变形实施。
附图标记的说明
10…GOI衬底
11…Si衬底
12…嵌入绝缘膜
13…Ge层
21、31…栅绝缘膜
22、32…栅极
23、33…侧壁绝缘膜
24、34…NiGe源极
25、35…NiGe漏极
26、36…Si薄膜
41…器件分离层
42…氧化膜
43…Ge层
45、48…抗蚀剂掩模
46…镍膜

Claims (9)

1.一种半导体装置，其特征在于，具有：
栅极，隔着栅绝缘膜形成在由Si1－xGex的第一半导体材料形成的半导体层上，具有相对的两个边，其中，0<x≦1；
源极，形成在夹着上述半导体层的2个区域中的、上述两个边的一方侧，并且由以Ge为主要成分的第二半导体材料与金属的化合物形成；
漏极，形成在夹着上述半导体层的2个区域中的、上述两个边的另一方侧，并且由上述第一半导体材料与上述金属的化合物形成；以及
Si薄膜，形成在上述源极与上述半导体层之间作为隧道势垒，与上述源极接触，
上述源极的栅侧的端部与上述漏极的栅侧的端部相对于上述栅极处于非对称的位置关系，上述漏极的栅侧的端部与上述源极的栅侧的端部相比，从上述栅极的端部向栅外侧方向更加远离。
2.根据权利要求1所述的半导体装置，其特征在于，
上述栅极的源侧的端部和上述Si薄膜与上述源极的界面一致，或者重叠在上述源极上。
3.根据权利要求1或2所述的半导体装置，其特征在于，
上述半导体层、上述栅极、上述栅绝缘膜、上述源极、上述漏极和上述Si薄膜形成n型FET，上述半导体层具有压缩畸变。
4.根据权利要求1所述的半导体装置，其特征在于，
上述半导体层、上述栅极、上述栅绝缘膜、上述源极、上述漏极和上述Si薄膜形成n型FET，S和Se的至少一方在上述源极与上述Si薄膜的界面以及上述漏极与上述半导体层的界面上偏析。
5.根据权利要求1所述的半导体装置，其特征在于，
上述半导体层、上述Si薄膜、上述源极和上述漏极形成在绝缘膜上。
6.一种半导体装置，其特征在于，具有：
n型FET，在权利要求1的结构中，上述Si薄膜的传导带端能量高于上述半导体层的传导带端能量，上述源极和漏极的费米能量与上述半导体层的中央带隙相比更靠向传导带；以及
p型FET，在权利要求1的结构中，上述Si薄膜的价带端能量低于上述半导体层的价带端能量，上述源极和漏极的费米能量与上述半导体层的中央带隙相比更靠向价带。
7.一种半导体装置的制造方法，其特征在于，包括：
隔着栅绝缘膜在由Si1－xGex的第一半导体材料形成的半导体层上的一部分形成栅极的工序，其中，0<x≦1；
对上述半导体层的夹着与上述栅极对应的沟道区域的第一源／漏区域中的上述第一源区域进行蚀刻，形成沟部的工序；
在上述沟部露出的上述沟道区域的侧面上外延生长Si薄膜作为隧道势垒的工序；
在具有上述Si薄膜的沟部内，通过外延生长嵌入以Ge为主要成分的第二半导体材料，形成第二源区域，使该第二源区域与上述Si薄膜接触的工序；以及
在嵌入形成了上述第二半导体材料的上述第二源区域和上述第一漏区域的各表面上沉积金属膜之后，通过热处理使上述第二源区域和上述第一漏区域金属化合物化的工序。
8.根据权利要求7所述的半导体装置的制造方法，其特征在于，
在上述Si薄膜的形成和上述第二半导体材料的嵌入之后，在使上述第二源区域和上述第一漏区域金属化合物化之前或之后，向上述第二源区域和上述第一漏区域注入S和Se的至少一方的离子，使S和Se的至少一方在上述第二源区域与上述Si薄膜的界面以及上述第一漏区域与上述半导体层的界面上偏析。
9.根据权利要求7或8所述的半导体装置的制造方法，其特征在于，
作为形成上述沟部的工序，在通过反应离子蚀刻对上述第一源区域进行蚀刻之后，利用氨与过氧化氢的混合液或盐酸与过氧化氢的混合液蚀刻上述沟道区域的侧面。
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