JP2015095492A - 半導体装置 - Google Patents

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Abstract

【課題】複数のトンネルトランジスタを半導体基板上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現する。
【解決手段】一の実施形態によれば、半導体装置は、半導体基板(1)上に形成された第1導電型の第1トランジスタ(Tr1)と第2導電型の第2トランジスタ(Tr2)とを備える。さらに、前記第1トランジスタは、前記基板上の第1ゲート電極(3a)を挟むように形成された前記第2導電型の第1ソース領域(11a)と前記第1導電型の第1ドレイン領域(12a)との間に、前記第1または第2導電型の第1チャネル領域(15a)を備える。さらに、前記第2トランジスタは、前記基板上の第2ゲート電極(3b)を挟むように形成された前記第1導電型の第2ソース領域(11b)と前記第2導電型の第2ドレイン領域(12b)との間に、前記第1チャネル領域と同じ導電型を有する第2チャネル領域(15b)を備える。
【選択図】図1

Description

本発明の実施形態は、半導体装置に関する。
現在提案されているトンネルFET(TFET)は、3つのタイプに分類できる。第1のタイプのTFETは、同じ導電型を有するソース領域とチャネル領域とを備え、バルク半導体基板上に形成される。第2のタイプのTFETは、逆の導電型を有するソース領域とチャネル領域とを備え、バルク半導体基板上に形成される。第3のタイプのTFETは、同じ導電型を有するソース領域とチャネル領域とを備え、SOI基板上に形成される。このように、様々なタイプのTFETが提案されているが、複数のTFETを半導体基板上に形成して構成される回路については提案が少ない。しかしながら、TFETの回路には、MOSFETの回路とは異なる問題があり、これに対処することが望まれる。例えば、TFET同士を配線により電気的に接続してインバータ回路を構成する場合には、この配線側のソース領域やドレイン領域が電気的に浮遊しており、これに起因するリーク電流を抑制することが望まれる。しかしながら、TFETの回路において、このような問題に対処するための構成を採用すると、半導体装置の構造が複雑化するおそれがある。
特開2013−74288号公報 特開2012−190913号公報
複数のトンネルトランジスタを半導体基板上に形成して回路を構成する場合において、シンプルな構造を実現可能な半導体装置を提案する。
一の実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に形成された第1導電型の第1トランジスタと、前記半導体基板上に形成された第2導電型の第2トランジスタとを備える。さらに、前記第1トランジスタは、前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、前記第1ゲート電極を挟むように形成された、前記第2導電型の第1ソース領域および前記第1導電型の第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間に形成された、前記第1または第2導電型の第1チャネル領域とを備える。さらに、前記第2トランジスタは、前記半導体基板上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、前記第2ゲート電極を挟むように形成された、前記第1導電型の第2ソース領域および前記第2導電型の第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間に形成され、前記第1チャネル領域と同じ導電型を有する第2チャネル領域とを備える。
第1実施形態の半導体装置の構造を示す断面図である。 第1実施形態の半導体装置の配線構造の例を示す断面図である。 第1実施形態の第1変形例の半導体装置の構造を示す断面図である。 第1実施形態の第2変形例の半導体装置の構造を示す断面図である。 第1実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第1実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第2実施形態の半導体装置の構造を示す断面図である。 第2実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第2実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第3実施形態の半導体装置の回路構成を示す回路図である。 第4実施形態の半導体装置の回路構成を示す回路図である。
以下、本発明の実施形態を、図面を参照して説明する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。
図1の半導体装置は、半導体基板1と、第1および第2ゲート絶縁膜2a、2bと、第1および第2ゲート電極3a、3bと、第1および第2側壁絶縁膜4a、4bと、素子分離絶縁膜5a〜5eとを備えている。
図1の半導体装置はさらに、第1および第2ソース領域11a、11bと、第1および第2ドレイン領域12a、12bと、第1および第2拡散領域13a、13bと、第3および第4拡散領域14a、14bと、第1および第2チャネル領域15a、15bと、第1および第2ウェル領域16a、16bと、第5および第6拡散領域17a、17bと、半導体領域18とを備えている。
符号Tr1は、半導体基板1上に形成された第1トランジスタを示す。第1トランジスタTr1は、n型のTFETである。n型は、第1導電型の例である。第1トランジスタTr1は、第1ゲート絶縁膜2a、第1ゲート電極3a、第1ソース領域11a、第1ドレイン領域12a、第1チャネル領域15a、第1ウェル領域16a等により形成されている。第1トランジスタTr1は、第1ソース領域11aと第1チャネル領域15aが同じ導電型を有する第1のタイプのTFETである。
符号Tr2は、半導体基板1上に形成された第2トランジスタを示す。第2トランジスタTr2は、p型のTFETである。p型は、第2導電型の例である。第2トランジスタTr2は、第2ゲート絶縁膜2b、第2ゲート電極3b、第2ソース領域11b、第2ドレイン領域12b、第2チャネル領域15b、第2ウェル領域16b等により形成されている。第2トランジスタTr2は、第2ソース領域11bと第2チャネル領域15bが逆の導電型を有する第2のタイプのTFETである。
符号21aは、第1ソース領域11aに接地電圧(=0V)を印加するための配線を示す。符号21bは、第2ソース領域11bに電源電圧(=VDD)を印加するための配線を示す。本実施形態においては、VDD>0Vである。符号22aは、第5拡散領域17aに電源電圧を印加するための配線を示す。符号22bは、第6拡散領域17bに電源電圧を印加するための配線を示す。符号23は、第1ドレイン領域12aと第2ドレイン領域12bとを電気的に接続する配線を示す。本実施形態の第1および第2トランジスタTr1、Tr2は、配線23により電気的に接続されており、インバータ回路を構成している。
以下、図1を参照して、本実施形態の半導体装置の各構成要素について説明する。
半導体基板1は、例えば、p型のバルクシリコン基板である。図1は、半導体基板1の表面に平行で、互いに垂直なX方向およびY方向と、半導体基板1の表面に垂直なZ方向とを示している。なお、本明細書においては、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱う。例えば、半導体基板1と第1、第2ゲート電極3a、3bとの位置関係は、半導体基板1が第1、第2ゲート電極3a、3bの下方に位置していると表現される。
第1ゲート電極3aは、第1ゲート絶縁膜2aを介して半導体基板1上に形成されている。同様に、第2ゲート電極3bは、第2ゲート絶縁膜2bを介して半導体基板1上に形成されている。第1および第2ゲート絶縁膜2a、2bの例は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、higk−k膜(例えばHfSiON膜)等である。第1および第2ゲート電極3a、3bの例は、ポリシリコン層、メタル層等である。第1および第2ゲート電極3a、3bは、ポリシリコン層とメタル層とを含む積層膜でもよい。
第1側壁絶縁膜4aは、第1ゲート電極3aの側面に形成されている。同様に、第2側壁絶縁膜4bは、第2ゲート電極3bの側面に形成されている。第1および第2側壁絶縁膜4a、4bの例は、TEOS膜、シリコン窒化膜等である。第1および第2側壁絶縁膜4a、4bは、TEOS膜とシリコン窒化膜とを含む積層膜でもよい。
素子分離絶縁膜5a〜5eは、半導体基板1の表面に形成されている。素子分離絶縁膜5a〜5eは、例えばシリコン酸化膜である。第1トランジスタTr1は、素子分離絶縁膜5a、5bの間の半導体基板1上に形成されている。第2トランジスタTr2は、素子分離絶縁膜5c、5dの間の半導体基板1上に形成されている。符号W1は、素子分離絶縁膜5cのX方向の幅を示す。
第1ソース領域11aと第1ドレイン領域12aは、第1ゲート電極3aを挟むように半導体基板1内に形成されている。同様に、第2ソース領域11bと第2ドレイン領域12bは、半導体基板1内に第2ゲート電極3bを挟むように形成されている。第1ソース領域11aと第2ドレイン領域12bは、p型領域である。第2ソース領域11bと第1ドレイン領域12aは、n型領域である。
第1および第3拡散領域13a、14aは、第1ソース領域11aに接するように半導体基板1内に形成されている。具体的には、第1拡散領域13aが、第3拡散領域14aの下方および側方に形成されている。第1拡散領域13aは、n型領域である。第3拡散領域14aは、p型領域である。第3拡散領域14aは、第1ソース領域11aと同じ導電型を有しており、第1ソース領域11a用の第1ソースエクステンション領域として機能する。一方、第1拡散領域13aは、第1ソース領域11aおよび第3拡散領域14aと逆の導電型を有しており、第1ソースエクステンション領域用のハロー領域として機能する。
第2および第4拡散領域13b、14bは、第2ソース領域11bに接するように半導体基板1内に形成されている。具体的には、第4拡散領域14bが、第2拡散領域13bの上方に形成されている。第4拡散領域14bは、p型領域である。第2拡散領域13bは、n型領域である。第2拡散領域13bは、第2ソース領域11bと同じ導電型を有しており、第2ソース領域11b用の第2ソースエクステンション領域として機能する。一方、第4拡散領域14bは、第2ソース領域11bおよび第2拡散領域13bと逆の導電型を有しており、第2ソース領域11b用のポケット領域として機能する。第2トランジスタTr2においては、第2拡散領域13bと第4拡散領域14bとの間でトンネル電流が流れる。
第1チャネル領域15aは、第1ソース領域11aと第1ドレイン領域12aとの間に形成されている。第1チャネル領域15aは、p型領域である。よって、第1トランジスタTr1は、第1ソース領域11aと第1チャネル領域15aが同じ導電型を有する第1のタイプのTFETである。
第2チャネル領域15bは、第2ソース領域11bと第2ドレイン領域12bとの間に形成されている。第2チャネル領域15aは、p型領域である。よって、第2トランジスタTr2は、第2ソース領域11bと第2チャネル領域15bが逆の導電型を有する第2のタイプのTFETである。なお、第2チャネル領域15bは、第1チャネル領域15aと同じ導電型を有することに留意されたい。
第1ウェル領域16aは、第1チャネル領域15aの下方に形成されており、第1チャネル領域15aに接している。第1ウェル領域16aは、n型領域であり、第1チャネル領域15aと逆の導電型を有している。
第2ウェル領域16bは、第2チャネル領域15bの下方に形成されており、第2チャネル領域15bに接している。第2ウェル領域16bは、n型領域であり、第2チャネル領域15bと逆の導電型を有している。なお、第2ウェル領域16bは、第1ウェル領域16aと同じ導電型を有することに留意されたい。
第5拡散領域17aは、第1ウェル領域16aの上方に形成されており、半導体基板1上の配線22aと第1ウェル領域16aとを電気的に接続している。第5拡散領域17aは、素子分離絶縁膜5b、5cの間に形成されている。本実施形態の第5拡散領域17aは、第1ウェル領域16aに基板バイアス電圧(ここでは電源電圧VDD)を印加するために設けられている。第5拡散領域17aは、n型領域であり、第1ウェル領域16aと同じ導電型を有している。
第6拡散領域17bは、第2ウェル領域16bの上方に形成されており、半導体基板1上の配線22bと第2ウェル領域16bとを電気的に接続している。第6拡散領域17bは、素子分離絶縁膜5d、5eの間に形成されている。本実施形態の第6拡散領域17bは、第2ウェル領域16bに基板バイアス電圧(ここでは電源電圧VDD)を印加するために設けられている。第6拡散領域17bは、n型領域であり、第2ウェル領域16bと同じ導電型を有している。なお、第6拡散領域17bは、第5拡散領域17aと同じ導電型を有することに留意されたい。
本実施形態においては、第2ドレイン領域12bおよび第2チャネル領域15bが電気的に浮遊している。そのため、第2トランジスタTr2がオンになると、第2ドレイン領域12bおよび第2チャネル領域15bの電位が正になる。この場合、第2ウェル領域16bの電位が0Vであると、第2チャネル領域15bと第2ウェル領域16bとの間のpn接合に順バイアス電圧がかかり、これらの領域間にリーク電流が流れる可能性がある。
そこで、本実施形態においては、第6拡散領域17bに電源電圧VDDを印加して、第2ウェル領域16bの電位をVDDに上げる。これにより、第2ウェル領域16bの電位を、第2チャネル領域15bの電位よりも高く保つことが可能となる。よって、本実施形態によれば、第2チャネル領域15bと第2ウェル領域16bとの間のpn接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。
同様に、本実施形態においては、第5拡散領域17aに電源電圧VDDを印加して、第1ウェル領域16aの電位をVDDに上げる。これにより、第1ウェル領域16aの電位を、第1チャネル領域15aの電位よりも高く保つことが可能となる。よって、本実施形態によれば、第1チャネル領域15aと第1ウェル領域16aとの間のpn接合に逆バイアス電圧を印加することが可能となるため、第1チャネル領域15aと第1ウェル領域16aとの間にリーク電流が流れることを抑制できる。
半導体領域18は、第1および第2ウェル領域16a、16bの下方に存在しており、第1および第2ウェル領域16a、16bに接している。半導体領域18は、拡散領域が形成されていない半導体基板1内の領域である。本実施形態の半導体基板1はp型基板であるため、本実施形態の半導体領域18はp型領域である。
図2は、第1実施形態の半導体装置の配線構造の例を示す断面図である。
図2は、図1の構成要素に加えて、第1および第2プラグ層31、33と、第1および第2配線層32、34と、第1から第3の層間絶縁膜41〜43とを示している。
第1から第3の層間絶縁膜41〜43は、半導体基板1上に順に形成されている。第1プラグ層31は、第1の層間絶縁膜41内に形成されている。第1配線層32は、第1の層間絶縁膜41上に形成され、第2の層間絶縁膜42で覆われている。第2プラグ層33は、第2の層間絶縁膜42内に形成されている。第2配線層34は、第2の層間絶縁膜42上に形成され、第3の層間絶縁膜43で覆われている。
本実施形態の配線21a、21b、22a、22b、23は、例えば、第1および第2プラグ層31、33と、第1および第2配線層32、34により形成可能である。図2の例においては、第1ドレイン領域12aと第2ドレイン領域12bとを接続する配線23が、第1プラグ層31内のコンタクトプラグと、第2プラグ層33内のビアプラグと、第1および第2配線層32、34内の配線により形成されている。なお、本実施形態の半導体装置の配線構造は、図2の例と異なる構造を有していてもよい。
(1)第1実施形態の半導体装置の詳細
次に、再び図1を参照して、第1実施形態の半導体装置の詳細について説明する。
本実施形態においては、第1トランジスタTr1として、第1タイプのn型TFETを採用し、第2トランジスタTr2として、第2タイプのp型TFETを採用している。
よって、本実施形態の第1トランジスタTr1と第2トランジスタTr2は、互いに似た構造を有している。具体的には、第1および第2チャネル領域15a、15bが、同じ導電型を有している。さらに、第1および第2ウェル領域16a、16bが、同じ導電型を有している。さらに、第5および第6拡散領域17a、17bが、同じ導電型を有している。その結果、本実施形態の半導体装置は、互いに似た構造のトランジスタ同士が並んだシンプルな構造を有している。さらに、本実施形態においては、第1ウェル領域16aに印加される基板バイアス電圧と、第2ウェル領域16bに印加される基板バイアス電圧が同じ値に設定される。
よって、本実施形態によれば、半導体装置の設計や製造を簡単に行うことができる。例えば、第1および第2チャネル領域15a、15bを同じ工程で形成することで、半導体装置の製造工程数を低減することができる。これは、第1および第2ウェル領域16a、16bや、第5および第6拡散領域17a、17bについても同様である。
また、本実施形態によれば、以下の第1および第2変形例の構造を採用することで、半導体装置の構造をさらにシンプルにすることができる。
図3は、第1実施形態の第1変形例の半導体装置の構造を示す断面図である。
図1においては、第1および第2ウェル領域16a、16bが同じ導電型を有し、かつ第1および第2ウェル領域16a、16bに同じ値の基板バイアス電圧が印加されるため、第1および第2ウェル領域16a、16bを互いに分離しなくてもよい。
よって、図3においては、第1および第2ウェル領域16a、16bが、ウェル領域16に置き換えられている。ウェル領域16は、第1および第2チャネル領域15a、15bの下方に形成されており、第1および第2チャネル領域15a、15bに接している。ウェル領域16は、n型領域であり、第1および第2チャネル領域15a、15bと逆の導電型を有している。
また、図1においては、第1および第2ウェル領域16a、16bを互いに分離しなくてもよいため、第1および第2ウェル領域16a、16b間の素子分離絶縁膜5cの幅を狭くしてもよい。
よって、図3においては、素子分離絶縁膜5cの幅がW1からW2に短縮されている。素子分離絶縁膜5cの幅は、例えば、他の素子分離絶縁膜5a、5b、5d、5eと同程度の幅に設定してもよい。本変形例によれば、素子分離絶縁膜5cの幅を短縮することで、半導体装置の集積度を高めることが可能となる。
図4は、第1実施形態の第2変形例の半導体装置の構造を示す断面図である。
図1の第1および第2ウェル領域16a、16bをウェル領域16に置き換える場合には、第5および第6拡散領域17a、17bのいずれか一方を削除してもよい。
よって、図4においては、第5および第6拡散領域17a、17bが、拡散領域17に置き換えられている。拡散領域17は、ウェル領域16の上方に形成されており、半導体基板1上の配線22とウェル領域16とを電気的に接続している。拡散領域17は、素子分離絶縁膜5d、5eの間に形成されている。本変形例の拡散領域17は、ウェル領域16に基板バイアス電圧(ここでは電源電圧VDD)を印加するために設けられている。拡散領域17は、n型領域であり、ウェル領域16と同じ導電型を有している。本変形例によれば、基板バイアス用の拡散領域の面積を縮小することが可能となり、その結果、半導体装置の集積度を高めることが可能となる。
また、図1の第5および第6拡散領域17a、17bを拡散領域17に置き換える場合には、素子分離絶縁膜5b、5cのいずれか一方を削除してもよい。
よって、図4においては、素子分離絶縁膜5b、5cが素子分離絶縁膜5fに置き換えられている。素子分離絶縁膜5fは、第1および第2ドレイン領域12a、12bの間に形成されており、第1および第2ドレイン領域12a、12bの両方に接している。すなわち、図4の第1および第2ドレイン領域12a、12bは、同一の素子分離絶縁膜5fに接している。本変形例によれば、素子分離に要する面積を縮小することが可能となり、その結果、半導体装置の集積度を高めることが可能となる。
以下、再び図1を参照して、第1実施形態の半導体装置の詳細について説明する。
本実施形態の半導体基板1は、p型基板でもn型基板でもよい。ただし、半導体基板1がn型基板の場合には、半導体領域18が、第1および第2ウェル16a、16bと同様にn型領域となる。よって、半導体基板1上で第1および第2トランジスタTr1、Tr2等が構成する回路ブロックとは別の回路ブロックが形成され、これらの回路ブロック間のノイズの影響を排除することが望まれる場合や、これらの回路ブロック間で互いに異なる基板バイアス制御を行う場合には、第1および第2ウェル16a、16bの下方にp型のディープウェル領域を形成することとなる。しかしながら、ディープウェル領域の形成には一般に高加速度のイオン注入が必要となるため、ディープウェル領域の形成はプロセス数の増加およびプロセスコストの上昇を招く。一方、半導体基板1がp型基板の場合には、このようなディープウェル領域は一般に不要である。よって、半導体基板1がp型基板の場合には、ディープウェル領域を形成する工程を省略することが可能となる。
また、本実施形態においては、第1ソース領域11aと第1ドレイン領域12aの位置を入れ替えると共に、第2ソース領域11bと第2ドレイン領域12bの位置を入れ替えてもよい。この場合、第1ドレイン領域12aと第2ドレイン領域12bとを配線23により電気的に接続することで、インバータ回路を構成することができる。
また、本実施形態においては、異なる導電型の2個のTFETを接続してインバータ回路を構成するのと同様に、同じ導電型の2個以上のTFETをカスコード接続して縦積み回路を構成してもよい。この場合には、ウェル領域16と同様に、これらのTFETの個々のウェル領域を1つのウェル領域に置き換えてもよい。さらには、拡散領域17と同様に、基板バイアス用の個々の拡散領域を1つの拡散領域に置き換えてもよい。
(2)第1実施形態の半導体装置の製造方法
図5および図6は、第1実施形態の半導体装置の製造方法を示す断面図である。
まず、図5(a)に示すように、半導体基板1の表面に素子分離絶縁膜5a〜5eを形成する。素子分離絶縁膜5a〜5eのZ方向の厚さは、例えば200〜300nmである。素子分離絶縁膜5a〜5eは、例えば、リソグラフィおよびエッチングにより半導体基板1の表面に素子分離溝を形成し、素子分離溝内にシリコン酸化膜を埋め込み、シリコン酸化膜の表面をCMP(Chemical Mechanical Polishing)により平坦化することで形成可能である。
次に、半導体基板1の素子領域の表面に、不図示のシリコン酸化膜を形成する。このシリコン酸化膜の厚さは、例えば10nm以下である。
次に、第1および第2ウェル領域16a、16bを形成するための第1のイオン注入を行う(図5(a))。第1のイオン注入で使用するn型不純物は、例えばリン(P)である。本実施形態の第1のイオン注入においては、イオン注入エネルギーが500keVに設定され、n型不純物のドーズ量が3.0×1013cm−2に設定される。
次に、第1および第2チャネル領域15a、15bを形成するための第2のイオン注入を行う(図5(a))。第2のイオン注入で使用するp型不純物は、例えばボロン(B)である。本実施形態の第2のイオン注入においては、イオン注入エネルギーが10keVに設定され、p型不純物のドーズ量が1.5×1013cm−2に設定される。本実施形態においては、第1および第2トランジスタTr1、Tr2の閾値電圧を、第2のイオン注入により調整することができる。
次に、第1、第2のイオン注入で注入されたn型およびp型不純物を活性化するためのRTA(Rapid Thermal Anneal)を行う。その結果、図5(a)に示すように、半導体基板1内に、第1および第2ウェル領域16a、16bと、第1および第2チャネル領域15a、15bとが形成される。なお、第1、第2のイオン注入は、本実施形態とは異なる順番で行ってもよい。
次に、図5(b)に示すように、第1および第2チャネル領域15a、15b上にそれぞれ、第1および第2ゲート絶縁膜2a、2bを介して第1および第2ゲート電極3a、3bを形成する。
第1および第2ゲート絶縁膜2a、2bと第1および第2ゲート電極3a、3bは、例えば、次の手順により形成可能である。まず、熱酸化またはLPCVD(Low Pressure Chemical Vapor Deposition)により、第1および第2ゲート絶縁膜2a、2bの形成用のシリコン酸化膜を形成する。このシリコン酸化膜の厚さは、例えば0.5〜6nmである。次に、シリコン酸化膜上に、第1および第2ゲート電極3a、3bの形成用のポリシリコン層を形成する。このポリシリコン層の厚さは、例えば50〜200nmである。次に、リソグラフィおよびエッチングにより、シリコン酸化膜とポリシリコン層から、それぞれ第1および第2ゲート絶縁膜2a、2bと第1および第2ゲート電極3a、3bとを形成する。リソグラフィの例は、光リソグラフィ、X線リソグラフィ、電子ビームリソグラフィ等である。エッチングの例は、RIE(Reactive Ion Etching)等である。
本実施形態においては、第1、第2ゲート電極3a、3bにそれぞれn型、p型不純物を注入するプリドーピングを行ってもよい。プリドーピングで使用するn型、p型不純物は、例えばリン(P)およびボロン(B)である。例えば、n型不純物のプリドーピングにおいては、イオン注入エネルギーが5keVに設定され、n型不純物のドーズ量が5.0×1015cm−2に設定される。例えば、p型不純物のプリドーピングにおいては、イオン注入エネルギーが2.5keVに設定され、p型不純物のドーズ量が5.0×1015cm−2に設定される。
次に、第1および第2ゲート電極3a、3bの側面に、熱酸化により不図示の後酸化膜を形成する。後酸化膜は、例えばシリコン酸化膜である。
次に、第1および第2ゲート電極3a、3bの側面に、後酸化膜を介して不図示のオフセットスペーサ膜を形成する。オフセットスペーサ膜は、例えばシリコン窒化膜である。オフセットスペーサ膜は、例えば、半導体基板1の全面にLPCVDにより厚さ3〜12nmのシリコン窒化膜を形成し、このシリコン窒化膜をRIEにより加工することで形成可能である。
次に、半導体基板1上に、第1ソース領域11aの形成予定領域に開口部を有するレジスト膜(不図示)を形成する。次に、第1拡散領域13aを形成するための第3のイオン注入と、第3拡散領域14aを形成するための第4のイオン注入とを行う(図6(a))。本実施形態の第3のイオン注入は、角度イオン注入である。上記のレジスト膜は、第3および第4のイオン注入後に剥離される。
第3のイオン注入で使用するn型不純物は、例えばヒ素(As)である。本実施形態の第3のイオン注入においては、イオン注入エネルギーが40keVに設定され、n型不純物のドーズ量が3.0×1013cm−2に設定される。
第4のイオン注入は、例えば二フッ化ボロン(BF)を使用して行われる。本実施形態の第4のイオン注入においては、イオン注入エネルギーが2keVに設定され、p型不純物のドーズ量が1.0×1015cm−2に設定される。
次に、半導体基板1上に、第2ソース領域11bの形成予定領域に開口部を有するレジスト膜(不図示)を形成する。次に、第2拡散領域13bを形成するための第5のイオン注入と、第4拡散領域14bを形成するための第6のイオン注入とを行う(図6(a))。上記のレジスト膜は、第5および第6のイオン注入後に剥離される。
第5のイオン注入で使用するn型不純物は、例えばヒ素(As)である。本実施形態の第5のイオン注入においては、イオン注入エネルギーが10keVに設定され、n型不純物のドーズ量が3.0×1013cm−2に設定される。
第6のイオン注入は、例えば二フッ化ボロン(BF)を使用して行われる。本実施形態の第6のイオン注入においては、イオン注入エネルギーが2keVに設定され、p型不純物のドーズ量が3.0×1013cm−2に設定される。
次に、第3〜第6のイオン注入で注入されたn型およびp型不純物を活性化するためのRTAを行う。その結果、図6(a)に示すように、第1ゲート電極3a付近に第1および第3拡散領域13a、14aが形成され、第2ゲート電極3b付近に第2および第4拡散領域13b、14bが形成される。なお、第3〜第6のイオン注入は、本実施形態とは異なる順番で行ってもよい。
次に、図6(b)に示すように、第1および第2ゲート電極3a、3bの側面に、それぞれ第1および第2側壁絶縁膜4a、4bを形成する。第1および第2側壁絶縁膜4a、4bは、例えば、半導体基板1の全面にTEOS膜を形成し、このTEOS膜をエッチバックにより加工することで形成可能である。
次に、第2ソース領域11b、第1ドレイン領域12a、第5拡散領域17a、および第6拡散領域17bを形成するための第7のイオン注入を行う(図6(b))。第7のイオン注入で使用するn型不純物は、例えばヒ素(As)およびリン(P)である。本実施形態の第7のイオン注入においては、ヒ素、リンのイオン注入エネルギーがそれぞれ20keV、5keVに設定され、ヒ素、リンのドーズ量がそれぞれ2.0×1015cm−2、2.0×1015cm−2に設定される。
次に、第1ソース領域11aと第2ドレイン領域12bとを形成するための第8のイオン注入を行う(図6(b))。第8のイオン注入で使用するp型不純物は、例えばボロン(B)である。本実施形態の第8のイオン注入においては、ボロンのイオン注入エネルギーが2keVに設定され、ボロンのドーズ量が4.0×1015cm−2に設定される。
次に、第7、第8のイオン注入で注入されたn型およびp型不純物を活性化するためのRTAを行う。その結果、図6(b)に示すように、第1ゲート電極3a付近に第1ソース領域11aと第1ドレイン領域12aが形成され、第2ゲート電極3b付近に第2ソース領域11bと第2ドレイン領域12bが形成される。さらには、半導体基板1内に第5および第6拡散領域17a、17bが形成される。なお、第7、第8のイオン注入は、本実施形態とは異なる順番で行ってもよい。
その後、半導体基板1上にシリサイド層、層間絶縁膜、プラグ層、配線層、パッシベーション層等が形成される。例えば、図2の第1および第2プラグ層31、33、第1および第2配線層32、34、第1から第3の層間絶縁膜41〜43等が形成される。このようにして、本実施形態の半導体装置が製造される。
なお、図3の半導体装置を製造する場合には、図5(a)の工程で第1および第2ウェル領域16a、16bの代わりにウェル領域16を形成する。
また、図4の半導体装置を製造する場合には、図5(a)の工程で素子分離絶縁膜5b、5cの代わりに素子分離絶縁膜5fを形成し、第1および第2ウェル領域16a、16bの代わりにウェル領域16を形成する。この場合にはさらに、図6(b)の工程で第5および第6拡散領域17a、17bの代わりに拡散領域17を形成する。
以上のように、本実施形態においては、第1トランジスタTr1として、第1タイプのn型TFETを形成し、第2トランジスタTr2として、第2タイプのp型TFETを形成する。よって、本実施形態によれば、複数のトンネルトランジスタ(Tr1、Tr2)を半導体基板1上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現することが可能となる。
(第2実施形態)
図7は、第2実施形態の半導体装置の構造を示す断面図である。
本実施形態の第1トランジスタTr1は、第1ソース領域11aと第1チャネル領域15aが逆の導電型を有する第2タイプのn型TFETである。本実施形態においては、第1ソース領域11a、第1拡散領域13a、第1ウェル領域16a、第5拡散領域17aがp型領域であり、第1ドレイン領域12a、第3拡散領域14a、第1チャネル領域15aがn型領域である。第1および第3拡散領域13a、14aはそれぞれ、第1ソース領域11a用の第1ソースエクステンション領域と、第1ソース領域11a用のポケット領域として機能する。第3拡散領域14aは、第1拡散領域13aの上方に形成されている。
一方、本実施形態の第2トランジスタTr2は、第2ソース領域11bと第2チャネル領域15bが同じ導電型を有する第1タイプのp型TFETである。本実施形態においては、第2ソース領域11b、第4拡散領域14b、第2チャネル領域15bがn型領域であり、第2ドレイン領域12b、第2拡散領域13b、第2ウェル領域16b、第6拡散領域17bがp型領域である。第4および第2拡散領域14b、13bはそれぞれ、第2ソース領域11b用の第2ソースエクステンション領域と、第2ソースエクステンション領域用のハロー領域として機能する。第2拡散領域13bは、第4拡散領域14bの下方および側方に形成されている。
なお、本実施形態の半導体基板1はn型基板であり、その結果、本実施形態の半導体領域18はn型領域である。
本実施形態の配線23は、第1ドレイン領域12aと第2ドレイン領域12bとを電気的に接続している。本実施形態の第1および第2トランジスタTr1、Tr2は、配線23により電気的に接続されており、インバータ回路を構成している。
また、本実施形態の配線22a、22bはそれぞれ、第5および第6拡散領域17a、17bに接地電圧(=0V)を印加するために使用される。本実施形態によれば、第5拡散領域17aに接地電圧を印加することで、第1チャネル領域15aと第1ウェル領域16aとの間のpn接合に逆バイアス電圧を印加することができる。同様に、本実施形態によれば、第6拡散領域17bに接地電圧を印加することで、第2チャネル領域15bと第2ウェル領域16bとの間のpn接合に逆バイアス電圧を印加することができる。
なお、第1実施形態の第1および第2変形例の構造(図3および図4を参照)は、第2実施形態にも適用可能である。
(1)第2実施形態の半導体装置の製造方法
図8および図9は、第2実施形態の半導体装置の製造方法を示す断面図である。以下の説明において、第1および第2実施形態の共通点については説明を省略する。
まず、図8(a)に示すように、半導体基板1の表面に素子分離絶縁膜5a〜5eを形成する。
次に、第1および第2ウェル領域16a、16bを形成するための第1のイオン注入を行う(図8(a))。第1のイオン注入で使用するp型不純物は、例えばボロン(B)である。本実施形態の第1のイオン注入においては、イオン注入エネルギーが260keVに設定され、p型不純物のドーズ量が2.0×1013cm−2に設定される。
次に、第1および第2チャネル領域15a、15bを形成するための第2のイオン注入を行う(図8(a))。第2のイオン注入で使用するn型不純物は、例えばヒ素(As)である。本実施形態の第2のイオン注入においては、イオン注入エネルギーが80keVに設定され、n型不純物のドーズ量が1.0×1013cm−2に設定される。
次に、第1、第2のイオン注入で注入されたn型およびp型不純物を活性化するためのRTAを行う。
次に、図8(b)に示すように、第1および第2チャネル領域15a、15b上にそれぞれ、第1および第2ゲート絶縁膜2a、2bを介して第1および第2ゲート電極3a、3bを形成する。
次に、第1拡散領域13aを形成するための第3のイオン注入と、第3拡散領域14aを形成するための第4のイオン注入とを行う(図9(a))。
第3のイオン注入は、例えば二フッ化ボロン(BF)を使用して行われる。本実施形態の第3のイオン注入においては、イオン注入エネルギーが15keVに設定され、p型不純物のドーズ量が3.0×1014cm−2に設定される。
第4のイオン注入で使用するn型不純物は、例えばヒ素(As)である。本実施形態の第4のイオン注入においては、イオン注入エネルギーが2keVに設定され、n型不純物のドーズ量が2.4×1014cm−2に設定される。
次に、第2拡散領域13bを形成するための第5のイオン注入と、第4拡散領域14bを形成するための第6のイオン注入とを行う(図9(a))。本実施形態の第5のイオン注入は、角度イオン注入である。
第5のイオン注入は、例えば二フッ化ボロン(BF)を使用して行われる。本実施形態の第5のイオン注入においては、イオン注入エネルギーが20keVに設定され、p型不純物のドーズ量が3.0×1013cm−2に設定される。
第6のイオン注入で使用するn型不純物は、例えばヒ素(As)である。本実施形態の第6のイオン注入においては、イオン注入エネルギーが1keVに設定され、n型不純物のドーズ量が1.0×1015cm−2に設定される。
次に、第3〜第6のイオン注入で注入されたn型およびp型不純物を活性化するためのRTAを行う。
次に、図9(b)に示すように、第1および第2ゲート電極3a、3bの側面に、それぞれ第1および第2側壁絶縁膜4a、4bを形成する。
次に、第2ソース領域11bと第1ドレイン領域12aとを形成するための第7のイオン注入を行う(図9(b))。第7のイオン注入で使用するn型不純物は、例えばヒ素(As)およびリン(P)である。本実施形態の第7のイオン注入においては、ヒ素、リンのイオン注入エネルギーがそれぞれ20keV、5keVに設定され、ヒ素、リンのドーズ量がそれぞれ2.0×1015cm−2、2.0×1015cm−2に設定される。
次に、第1ソース領域11a、第2ドレイン領域12b、第5拡散領域17a、および第6拡散領域17bを形成するための第8のイオン注入を行う(図9(b))。第8のイオン注入で使用するp型不純物は、例えばボロン(B)である。本実施形態の第8のイオン注入においては、ボロンのイオン注入エネルギーが2keVに設定され、ボロンのドーズ量が4.0×1015cm−2に設定される。
次に、第7、第8のイオン注入で注入されたn型およびp型不純物を活性化するためのRTAを行う。
その後、半導体基板1上にシリサイド層、層間絶縁膜、プラグ層、配線層、パッシベーション層等が形成される。例えば、図2の第1および第2プラグ層31、33、第1および第2配線層32、34、第1から第3の層間絶縁膜41〜43等が形成される。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態においては、第1トランジスタTr1として、第2タイプのn型TFETを形成し、第2トランジスタTr2として、第1タイプのp型TFETを形成する。よって、本実施形態によれば、複数のトンネルトランジスタ(Tr1、Tr2)を半導体基板1上に形成して回路を構成する場合において、シンプルな構造の半導体装置を実現することが可能となる。
(第3実施形態)
図10は、第3実施形態の半導体装置の回路構成を示す回路図である。
図10の半導体装置は、不図示の半導体基板1と、半導体基板1上に形成された複数の第1トランジスタ101a〜101cと、半導体基板1上に形成された複数の第2トランジスタ102a〜102cとを備えている。第1および第2トランジスタ101a〜102cは、NAND回路を構成している。
第1トランジスタ101a〜101cの各々は、n型TFETである。第1トランジスタ101a〜101cは、互いに直列接続(カスコード接続)されている。第1トランジスタ101aのソースSは、接地電圧(=0V)に電気的に接続され、第1トランジスタ101aのドレインDは、第1トランジスタ101bのソースSに電気的に接続されている。第1トランジスタ101bのドレインDは、第1トランジスタ101cのソースSに電気的に接続されている。第1トランジスタ101cのドレインDは、NAND回路の出力部103に電気的に接続されている。
第2トランジスタ102a〜102cの各々は、p型TFETである。第2トランジスタ102a〜102cは、互いに並列接続され、かつ第1トランジスタ101a〜101cと電気的に接続されている。第2トランジスタ102a〜102cのソースSは、電源電圧(=VDD)に電気的に接続されている。第2トランジスタ102a〜102cのドレインDは、第1トランジスタ101cのドレインDと、NAND回路の出力部103とに電気的に接続されている。
本実施形態の第1トランジスタ101a〜101cは、図1の第1トランジスタTr1と同一の構造を有している。よって、本実施形態の第1トランジスタ101a〜101cの各々は、第1ソース領域11aと第1チャネル領域15aが同じ導電型を有する第1タイプのTFETである。これらのTFETの各々においては、配線22aおよび第5拡散領域17aに電源電圧を印加することにより、第1チャネル領域15aと第1ウェル領域16aとの間のpn接合に逆バイアス電圧を印加することができる。
一方、本実施形態の第2トランジスタ102a〜102cは、図1の第2トランジスタTr2と同一の構造を有している。よって、本実施形態の第2トランジスタ102a〜102cの各々は、第2ソース領域11bと第2チャネル領域15bが逆の導電型を有する第2タイプのTFETである。これらのTFETの各々においては、配線22bおよび第6拡散領域17bに電源電圧を印加することにより、第2チャネル領域15bと第2ウェル領域16bとの間のpn接合に逆バイアス電圧を印加することができる。
なお、本実施形態の第1トランジスタ101a〜101cは、図3の第1トランジスタTr1と同一の構造を有していてもよく、本実施形態の第2トランジスタ102a〜102cは、図3の第2トランジスタTr2と同一の構造を有していてもよい。すなわち、これらのトランジスタの第1および第2ウェル領域16a、16bが、ウェル領域16に置き換えられていてもよい。
また、本実施形態の第1トランジスタ101a〜101cは、図4の第1トランジスタTr1と同一の構造を有していてもよく、本実施形態の第2トランジスタ102a〜102cは、図4の第2トランジスタTr2と同一の構造を有していてもよい。すなわち、これらのトランジスタの第5および第6拡散領域17a、17bが、拡散領域17に置き換えられていてもよい。
本実施形態においては、第1トランジスタ101b、101cのソースSが電気的に浮遊している。そのため、これらのトランジスタの第1チャネル領域15aと第1ウェル領域16aとの間のpn接合に順バイアス電圧がかかると、これらの領域間にリーク電流が流れる可能性がある。しかしながら、本実施形態によれば、当該pn接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。逆バイアス電圧は、これらのトランジスタの第5拡散領域17aおよび配線22aを利用して印加可能である。
なお、本実施形態の第1トランジスタ101a〜101cは、図7の第1トランジスタTr1と同一の構造を有していてもよく、本実施形態の第2トランジスタ102a〜102cは、図7の第2トランジスタTr2と同一の構造を有していてもよい。この場合、本実施形態の第1トランジスタ101a〜101cは、第2タイプのTFETとなり、本実施形態の第2トランジスタ102a〜102cは、第1タイプのTFETとなる。
(第4実施形態)
図11は、第4実施形態の半導体装置の回路構成を示す回路図である。
図11の半導体装置は、不図示の半導体基板1と、半導体基板1上に形成された複数の第1トランジスタ201a〜201cと、半導体基板1上に形成された複数の第2トランジスタ202a〜202cとを備えている。第1および第2トランジスタ201a〜202cは、NOR回路を構成している。
第1トランジスタ201a〜201cの各々は、n型TFETである。第1トランジスタ201a〜201cは、互いに並列接続され、かつ第2トランジスタ202a〜202cと電気的に接続されている。第1トランジスタ201a〜201cのソースSは、接地電圧(=0V)に電気的に接続されている。第1トランジスタ201a〜201cのドレインDは、第2トランジスタ202cのドレインDと、NOR回路の出力部203とに電気的に接続されている。
第2トランジスタ202a〜202cの各々は、p型TFETである。第2トランジスタ202a〜202cは、互いに直列接続(カスコード接続)されている。第2トランジスタ202aのソースSは、電源電圧(=VDD)に電気的に接続され、第2トランジスタ202aのドレインDは、第2トランジスタ202bのソースSに電気的に接続されている。第2トランジスタ202bのドレインDは、第2トランジスタ202cのソースSに電気的に接続されている。第2トランジスタ202cのドレインDは、NOR回路の出力部203に電気的に接続されている。
本実施形態の第1トランジスタ201a〜201cは、図1、図3、または図4の第1トランジスタTr1と同一の構造を有している。よって、本実施形態の第1トランジスタ201a〜201cは、第1タイプのTFETである。
一方、本実施形態の第2トランジスタ202a〜202cは、図1、図3、または図4の第2トランジスタTr2と同一の構造を有している。よって、本実施形態の第2トランジスタ202a〜202cは、第2タイプのTFETである。
なお、本実施形態の第1トランジスタ201a〜201cは、図7の第1トランジスタTr1と同一の構造を有していてもよく、本実施形態の第2トランジスタ202a〜202cは、図7の第2トランジスタTr2と同一の構造を有していてもよい。この場合、本実施形態の第1トランジスタ201a〜201cは、第2タイプのTFETとなり、本実施形態の第2トランジスタ202a〜202cは、第1タイプのTFETとなる。
この場合には、第2トランジスタ202b、202cのソースSが電気的に浮遊することとなる。そのため、これらのトランジスタの第2チャネル領域15bと第2ウェル領域16bとの間のpn接合に順バイアス電圧がかかると、これらの領域間にリーク電流が流れる可能性がある。しかしながら、本実施形態によれば、当該pn接合に逆バイアス電圧を印加することが可能となるため、これらの領域間にリーク電流が流れることを抑制できる。逆バイアス電圧は、これらのトランジスタの第6拡散領域17bおよび配線22bを利用して印加可能である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:半導体基板、2a、2b、:第1、第2ゲート絶縁膜、
3a、3b:第1、第2ゲート電極、4a、4b:第1、第2側壁絶縁膜、
5a、5b、5c、5d、5e、5f:素子分離絶縁膜、
11a、11b:第1、第2ソース領域、
12a、12b:第1、第2ドレイン領域、
13a、13b:第1、第2拡散領域、14a、14b:第3、第4拡散領域、
15a、15b:第1、第2チャネル領域、
16a、16b:第1、第2ウェル領域、16:ウェル領域、
17a、17b:第5、第6拡散領域、17:拡散領域、18:半導体領域、
21a、21b、22a、22b、22、23:配線、
31、33:第1、第2プラグ層、32、34:第1、第2配線層、
41、42、43:第1、第2、第3の層間絶縁膜、
101a、101b、101c:第1トランジスタ、
102a、102b、102c:第2トランジスタ、103:出力部、
201a、201b、201c:第1トランジスタ、
202a、202b、202c:第2トランジスタ、203:出力部

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された第1導電型の第1トランジスタと、
    前記半導体基板上に形成された第2導電型の第2トランジスタとを備え、
    前記第1トランジスタは、
    前記半導体基板上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、
    前記第1ゲート電極を挟むように形成された、前記第2導電型の第1ソース領域および前記第1導電型の第1ドレイン領域と、
    前記第1ソース領域と前記第1ドレイン領域との間に形成された、前記第1または第2導電型の第1チャネル領域とを備え、
    前記第2トランジスタは、
    前記半導体基板上に第2ゲート絶縁膜を介して形成された第2ゲート電極と、
    前記第2ゲート電極を挟むように形成された、前記第1導電型の第2ソース領域および前記第2導電型の第2ドレイン領域と、
    前記第2ソース領域と前記第2ドレイン領域との間に形成され、前記第1チャネル領域と同じ導電型を有する第2チャネル領域とを備える、
    半導体装置。
  2. 前記第1および第2チャネル領域の下方に、前記第1チャネル領域と前記第2チャネル領域とに接するように形成され、前記第1および第2チャネル領域と逆の導電型を有するウェル領域を備える、請求項1に記載の半導体装置。
  3. 前記半導体基板上の配線と前記ウェル領域とを電気的に接続するように形成され、前記ウェル領域と同じ導電型を有する拡散領域を備える、請求項2に記載の半導体装置。
  4. 前記第1ソース領域に接するように形成された、前記第2導電型の第1ソースエクステンション領域と、
    前記第2ソース領域に接するように形成された、前記第1導電型の第2ソースエクステンション領域と、
    前記第2ソース領域に接するように形成され、かつ前記第2ソースエクステンション領域の上方に形成された、前記第2導電型のポケット領域と、
    を備える請求項1から3のいずれか1項に記載の半導体装置。
  5. 前記第1ソース領域に接するように形成された、前記第2導電型の第1ソースエクステンション領域と、
    前記第2ソース領域に接するように形成された、前記第1導電型の第2ソースエクステンション領域と、
    前記第1ソース領域に接するように形成され、かつ前記第1ソースエクステンション領域の上方に形成された、前記第1導電型のポケット領域と、
    を備える請求項1から3のいずれか1項に記載の半導体装置。
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