CN103378158B - 半导体装置 - Google Patents

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Abstract

本发明提供了一种半导体装置，在该半导体装置中，能够抑制寄生双极晶体管的工作，并且能够在源极区和背栅区之间提供电位差。形成在半导体衬底上的耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。半导体装置还包括第三杂质区和隔离用栅极电极。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从该第三杂质区引出阱区的电位。隔离用栅极电极形成在第一杂质区和第三杂质区之间的主表面上。

Description

半导体装置
相关申请的交叉引用
包括说明书、附图和摘要的2012年4月18日提交的日本专利申请No.2012-094401的公开内容被整体地通过引用结合到本文中。
背景技术
本发明涉及半导体装置，其能够优选地用作内含例如耐高压晶体管的半导体装置。
在具有MOSFET（金属氧化物半导体场效应晶体管）的半导体装置中，可以形成从其引出半导体衬底或阱区的电位的所谓背栅区（back gate region）。例如在日本未审查专利公开No.2002-43571（专利文献1）和日本未审查专利公开No.2011-204924（专利文献2）中公开了半导体装置，这些半导体装置中的每个中都形成了背栅区。
[专利文献1]日本未审查专利公开No.2002-43571
[专利文献2]日本未审查专利公开No.2011-204924
发明内容
在专利文献1和2中的每个中公开的半导体装置中，背栅区与晶体管主体之间的距离小，因此认为能够抑制寄生双极晶体管的工作，并且能够抑制晶体管的导通状态击穿电压的减小。然而，在这种情况下，很可能发生晶体管中的源极区与背栅区之间的短路。特别地，在形成专利文献2中公开的背栅区的背接触结构中，不能在源极区与背栅区（背接触结构）之间提供电位差。因此，存在可能妨碍半导体装置的正常工作的可能性。
根据本说明书的描述和附图，其他问题和新的特征将变得清楚。
根据一实施例，包括耐高压晶体管的半导体装置具有以下结构。耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。前述半导体装置还包括第三杂质区和隔离用栅极电极。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从第三杂质区引出阱区的电位。隔离用栅极电极形成在第一杂质区与第三杂质区之间的主表面上。
根据另一实施例，包括耐高压晶体管的半导体装置具有以下结构。耐高压晶体管包括：第一导电类型的阱区；作为源极区的第一杂质区；以及作为漏极区的第二杂质区。前述半导体装置还包括第三杂质区和隔离用绝缘膜。在平面视图中，第三杂质区形成在一对第一杂质区之间，并且从第三杂质区引出阱区的电位。隔离用绝缘膜形成在第一杂质区与第三杂质区之间的主表面上。多个隔离用绝缘膜被布置成在如下方向上彼此间隔开，即所述方向在平面视图中与将第一杂质区和第二杂质区联结在一起的方向交叉。
本发明的优点
根据各实施例，能够抑制寄生双极晶体管的工作，并且能够在第一杂质区与第三杂质区之间提供电位差，同时将对耐高压晶体管的影响减小至最小水平。
附图说明
图1是根据第一实施例的半导体装置的示意性平面视图；
图2是图示出形成在根据第一实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；
图3A和图3B是图示出形成在根据第一实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET的结构的示意性截面图；
图4是图示出根据第一实施例的背栅区和隔离用栅极区中的每个的结构的第一示例的示意性放大平面视图；
图5是图示出根据第一实施例的背栅区和隔离用栅极区中的每个的结构的第二示例的示意性放大平面视图；
图6A和图6B是图示出根据第一实施例的制造方法的第一步骤中的图3所示的区域的示意性截面图；
图7A和图7B是图示出根据第一实施例的制造方法的第二步骤中的图3所示的区域的示意性截面图；
图8A和图8B是图示出根据第一实施例的制造方法的第三步骤中的图3所示的区域的示意性截面图；
图9A和图9B是图示出根据第一实施例的制造方法的第四步骤中的图3所示的区域的示意性截面图；
图10A和图10B是图示出根据第一实施例的制造方法的第五步骤中的图3所示的区域的示意性截面图；
图11A和图11B是图示出根据第一实施例的制造方法的第六步骤中的图3所示的区域的示意性截面图；
图12A和图12B是图示出根据第一实施例的制造方法的第七步骤中的图3所示的区域的示意性截面图；
图13A和图13B是图示出根据第一实施例的制造方法的第八步骤中的图3所示的区域的示意性截面图；
图14A和图14B是图示出根据第一实施例的制造方法的第九步骤中的图3所示的区域的示意性截面图；
图15是图示出根据第一实施例的关联技术的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；
图16是图示出根据第一实施例的关联技术的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性截面图；
图17是图示出根据第一实施例的关联技术的背接触结构的配置的第一示例的示意性截面图；
图18是图示出根据第一实施例的关联技术的背接触结构的配置的第二示例的示意性截面图；
图19是图示出形成在根据第二实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET中的每个的结构的示意性平面视图；
图20A和图20B是图示出形成在根据第二实施例的半导体装置中的耐高压nMOSFET和耐高压pMOSFET的结构的示意性截面图；
图21是图示出根据第二实施例的背栅区和隔离用栅极区中的每个的结构的第一示例的示意性放大平面视图；
图22是图示出形成在根据第三实施例的半导体装置中的耐高压nMOSFET的结构的示意性平面视图；
图23是图示出形成在根据第四实施例的半导体装置中的耐高压nMOSFET的结构的示意性平面视图；
图24是提取出根据一个实施例的半导体装置的要点的示意性平面视图；以及
图25A和图25B是提取出根据一个实施例的半导体装置的要点的示意性截面图。
具体实施方式
在下文中，将基于附图来描述优选实施例。
（第一实施例）
将首先参考图1来描述根据本实施例的半导体衬底的主表面上的每个元件形成区的布置。
参考图1，根据本实施例的半导体装置DEV在半导体衬底SUB的主表面上例如具有耐高压模拟I/O电路形成区、低电压逻辑电路形成区、低电压模拟电路形成区以及所谓的SRAM（静态随机存取存储器）形成区。
上述耐高压模拟I/O电路意指用于在电源电路与低电压逻辑电路等之间输入/输出电信号的电路，能够通过施加比正常电压更高的驱动电压而使用该电源电路。低电压逻辑电路意指具有控制电路（诸如，例如由多个MIS晶体管形成的逻辑电路等）以通过使用数字信号来执行计算的电路。低电压模拟电路意指用如低电压逻辑电路的电压那样低的电压进行工作但通过使用模拟信号来执行计算的电路。SRAM包括多个MIS晶体管，并且在半导体装置中被用作用于存储数据的存储器元件。除这些区域之外，半导体装置还具有例如未示出的电源电路形成区等。电源电路用来供应用于激活上述电路中的每个的电源电压。
图2是图示出被图1中的点线包围的区域“II”中的耐高压模拟I/O电路的结构的示意性平面视图。参考图2，例如，在形成于半导体衬底SUB上的半导体装置DEV中，在图1中所示的耐高压模拟I/O电路中，其中的每个中形成有耐高压pMOSFET的区域（耐高压pMOSFET区）和在其中的每个中形成有耐高压nMOSFET的区域（耐高压nMOSFET区）被布置成交替地彼此相邻。在这里，耐高压pMOSFET（或nMOSFET）意指具有例如10V或更高的高漏极耐受电压的p沟道（或n沟道）型MOS晶体管。
在耐高压nMOSFET区中形成作为耐高压nMOSFET的n型晶体管NTR。n型晶体管NTR具有源极区SR、漏极区DR以及栅极电极GT。源极区SR（由n型杂质区构成）、漏极区DR（由n型杂质区NR构成）以及栅极电极GT中的每个具有在沿着半导体衬底SUB的主表面的一个方向（图2中的垂直方向）上延伸的特长的（lengthy）矩形形状。多个源极区SR、多个漏极区DR以及多个栅极电极GT被布置成在与其延伸的方向交叉的方向（图2中的水平方向）上相互间隔开。
源极区SR与栅极电极GT和漏极区DR几乎平行地延伸。换言之，源极区SR被布置成在与漏极区DR延伸的方向交叉的方向上相互面对。然而，源极区SR延伸所跨越的源极区SR的长度小于漏极区DR的长度，并且源极区SR在面向漏极区DR的区域的一部分处被分割。因此，多个（两个或更多个）源极区SR被排列，从而在漏极区DR延伸的方向上相互间隔开，并且从而与漏极区DR延伸的方向几乎平行。这样被排列从而与漏极区DR延伸的方向几乎平行的每个漏极区SR共享相同的栅极电极GT和漏极区DR，从而允许形成n型晶体管NTR，该n型晶体管NTR的数目等于排列的源极区SR的数目。
在源极区SR中的一对源极区SR之间形成背栅区BG，该对源极区SR在平面视图中彼此相邻。背栅区BG由p型扩散区PR3和p型阱接触区PWR（特别是位于p型扩散区PR3附近的p型阱接触区）形成。
隔离用栅极电极SG被布置在源极区SR与p型扩散区PR3之间。此隔离用栅极电极SG通过被布置在源极区SR与p型扩散区PR3（位于布置于在平面视图中彼此相邻的一对源极区SR之间的背栅区BG中）之间而具有将源极区SR和p型扩散区PR3（背栅区BG）电绝缘（隔离）的功能。
隔离用栅极电极SG被形成为将一对相邻栅极电极GT耦接（桥接（bridge））在一起。更具体地，隔离用栅极电极SG在与该对栅极电极GT中的每个延伸的方向（图2中的垂直方向）交叉的方向（图2中的水平方向）上延伸，并且被形成为被耦接到该对相邻栅极电极GT中的每个。
隔离用栅极电极SG被布置在两个源极区SR之间，多个（两个或更多个）源极区SR在漏极区延伸的方向上排列。因此，多个隔离用栅极电极SG被布置成在漏极区DR延伸的方向（即，与将源极区SR和漏极区DR联结在一起的方向交叉的图2中的垂直方向）上相互间隔开。
p型扩散区PR3被形成为例如在平面视图中以矩形形状包围其中布置有n型晶体管NTR的区域。类似于布置在一对相邻源极区SR之间的背栅区BG中的上述p型扩散区PR3，此p型扩散区PR3在p型阱区LPW中的主表面上形成。在这种意义上，可以将此p型扩散区PR3（和位于其附近的p型阱区LPW）视为背栅区BG。
作为耐高压pMOSFET的p型晶体管PTR在耐高压pMOSFET区中形成。p型晶体管PTR由以与在n型晶体管NTR中相同的方式布置的源极区SR（由p型杂质区构成）、漏极区DR（由p型杂质区构成）以及栅极区GT构成。另外，n型扩散区NR3被形成为例如在平面视图中以矩形形状包围其中布置有多个p型晶体管PTR的区域。耐高压pMOSFET区中的上述n型扩散区NR3在n型阱区LNW中的主表面上形成，并且此区域NR3（还包括位于其附近的n型阱区LNW）可被视为背栅区BG。
图3A是沿着图2中的IIIA-IIIA线的部分的示意性截面图，而图3B是沿着图2中的IIIB-IIIB线的部分的示意性截面图。图4是由图2中的点线以矩形包围的区域IV的部分放大平面视图，其中，以更精确且放大的方式图示出被简化以便其容易理解的图2中的区域IV中的结构。
参考图3A，在耐高压nMOSFET区中形成的n型晶体管NTR在由例如硅的单晶体构成且具有包括p型杂质的p型区PSR的半导体衬底SUB上形成。n型晶体管NTR主要具有p型阱区LPW（第一导电类型的阱区）、源极区SR（第一杂质区）、漏极区DR（第二杂质区）、栅极电极GT以及元件隔离绝缘膜LS。
p型阱区LPW是包含p型杂质的区域，其在p型区PSR中的半导体衬底SUB的主表面MS上形成。
源极区SR是被形成以引出源极电极S的杂质区。源极区SR在p型阱区LPW中的半导体衬底SUB的主表面MS上形成，并且由n型杂质区NR和低浓度n型区NNR形成。也就是说，n型杂质区NR和低浓度n型区NNR中的每个是包含n型杂质的区，并且在（p型阱区LPW中的）半导体衬底SUB的主表面MS上形成。优选的是n型杂质区NR在低浓度n型区NNR中形成。此外，优选的是低浓度n型区NNR的n型杂质浓度低于n型杂质区NR的n型杂质浓度。
漏极区DR是被形成以引出漏极电极D的杂质区。漏极区DR在半导体衬底SUB的主表面MS上形成，从而与源极区SR相邻。类似于源极区SR，漏极区DR由n型杂质区NR和低浓度n型区NNR形成。
漏极区DR在n型阱区LNW中的半导体衬底SUB的主表面MS上形成。n型阱区LNW在半导体衬底SUB的主表面MS上形成，从而在图3A的截面图中与p型阱区LPW相邻。在这里，“相邻”的表述意指被并排地布置成相接触。
通过n型阱区LNW，能够抑制的是：可能引起由于在耐高压n型晶体管NTR中的漏极区DR附近的电场的异常上升而发生的故障。在这里，可以将漏极区DR视为包括n型区NR和NNR及n型阱区LNW的区域，或者可以将其视为包括n型区NR和NNR、不包括n型阱区LNW的区域。例如，图2的示意性平面视图将不包括n型阱区LNW的区域示为漏极区DR。
优选的是低浓度n型区NNR的杂质浓度高于n型阱区LNW的杂质浓度并且低于n型杂质区NR的杂质浓度。
栅极电极GT在半导体衬底SUB的主表面MS上被形成为在源极区SR和漏极区DR上伸展（stretch）。栅极电极GT由以下各项组成：由例如二氧化硅膜构成的栅极绝缘膜GI1；用于施加电压的栅极电压施加部GE1；以及由例如二氧化硅膜构成的侧壁绝缘膜SW1。
参考图3B和图4，在平面视图中在漏极区DR延伸的方向上排列的多个源极区SR之中，在一对源极区SR之间形成背栅区BG。该对源极区SR之间的背栅区BG具有p型扩散区PR3（第三杂质区）和p型阱接触区PWR。
p型扩散区PR3是从其引出p型阱区LPW的电位的区域，并且在p型阱区LPW中的半导体衬底SUB的主表面MS上形成。优选的是p型扩散区PR3由高于p型阱区LPW的浓度的某个浓度的p型杂质形成。
类似于一对源极区SR之间的p型扩散区PR3，在从上方看时包围耐高压nMOSFET（参见图2和图3A）的外围的p型扩散区PR3（作为背栅区BG）也是从其引出p型阱区LPW的电位的区域。
在本实施例中，p型阱接触区PWR是p型阱区LPW的一部分，如图3B中所示。具有被一对源极区SR夹在中间的结构的背栅区BG具有这样的结构以便接触该对源极区SR中的每个。这样在一对源极区SR之间形成的背栅区BG是这样的背栅区，其被形成为接触具有与背栅区BG本身中的杂质的极性（p型）相反的极性（n型）的杂质区，并且这样在一对源极区SR之间形成的背栅区BG具有所谓的背接触结构。
隔离用栅极电极SG在一对相邻源极区SR中的每个与该对源极区SR之间的p型扩散区PR3之间的半导体衬底SUB的主表面MS上形成。隔离用栅极电极SG由以下各项形成：由例如二氧化硅膜构成的栅极绝缘膜GI2；用于施加电压的栅极电压施加部GE2；以及由例如二氧化硅膜构成的侧壁绝缘膜SW2。因此，隔离用栅极电极SG具有与栅极电极GT的结构几乎相同的结构。
仍参考图3B和图4，优选的是隔离用栅极电极SG被形成为在平面视图中在源极区SR的一部分和背栅区BG的一部分上伸展。利用这样的结构，变得可以从源极区SR（n型杂质区NR）有效地引出源极电极，并从背栅阱区（p型阱接触区PWR）有效地引出p型阱区LPW的电极。作为示例，在图4的平面视图中，低浓度n型区NNR大部分与侧壁绝缘膜SW1和SW2交迭。
在图3B中，在沿着主表面MS的方向上的p型扩散区PR3的宽度比在图4中的大。这是因为图3B根据其下部的宽度图示出p型扩散区PR3，该宽度由于热处理而变得大于其顶部的宽度，而图4仅图示出p型扩散区PR3的顶部。
在图4中，在p型扩散区PR3的顶表面（主表面MS）上形成隔离用栅极电极SG，从而在源极区SR和p型阱接触区PWR上伸展。然而，隔离用栅极电极SG可被形成为在p型扩散区PR3的一部分和源极区SR上伸展。
优选的是隔离用栅极电极SG被形成为在与源极区SR延伸的方向交叉的方向（图4中的水平方向）上延伸，并且被形成为耦接到布置于源极区SR的左右两侧的一对栅极电极GT。因此，优选的是隔离用栅极电极SG被电耦接到布置于源极区SR的左右两侧的该对栅极电极GT，该源极区SR被布置在隔离用栅极电极SG正下方。
在图4的结构中，隔离用栅极电极SG（栅极电压施加部GE2）被布置成：在从上方看时，在隔离用栅极电极SG的位于隔离用栅极电极SG延伸的方向（图4中的水平方向）上的两端处与栅极电极GT（栅极电压施加部GE1）交迭。然而，参考图5，可以提供一种结构，其中，例如将隔离用栅极电极SG（栅极电压施加部GE2）和栅极电极GT（栅极电压施加部GE1）彼此一体化（作为同一层）地形成，即替代地，隔离用栅极电极SG（栅极电压施加部GE2）在从上方看时不与栅极电极GT（栅极电压施加部GE1）交迭。在图4和图5的情况中的每一个中，提供了一种结构，其中，栅极电压施加部GE2和GE1被相互电耦接。
另外，在图4和图5的情况中的每一个中，p型扩散区PR3在平面视图中被隔离用栅极电极SG（栅极电压施加部GE2）和栅极电极GT（栅极电压施加部GE1）包围。
在这里，图4和图5中的“无效区”意指其中将不会形成在源极区SR等延伸的方向（每个视图中的垂直方向）上被相邻源极区SR夹在中间的n型晶体管NTR的区域（对于每个视图中的垂直方向而言，作为n型晶体管NTR是无效的）。
随后，将参考图6A至图14B来描述根据本实施例的制造半导体装置的方法。图6A－14A中的每个图示出制造图3A中所示的耐高压nMOSFET（n型晶体管NTR）的方法，即图示出制造其中将形成耐高压nMOSFET的区域的过程。图6B－14B中的每个图示出制造图3B中所示的区域的方法。
参考图6A和图6B，首先提供在其内部具有p型区SR（包括例如p型杂质）且由硅的单晶体构成的半导体衬底SUB。通过使用普通膜形成方法依次在半导体衬底SUB的一个主表面MS上形成由二氧化硅膜构成的绝缘膜II和由硅氮化物膜构成的绝缘膜III。随后，用普通的光刻技术（曝光技术和显影技术）来形成光致抗蚀剂PHR的图案，其中，在平面视图中要形成元件隔离绝缘膜LS的区域被开口。
参考图7A和图7B，使用图6中的光致抗蚀剂PHR的图案用普通刻蚀技术来形成绝缘膜III的开口。在光致抗蚀剂PHR的图案被去除之后，在使用绝缘膜III的图案作为光掩模的情况下，通过普通的所谓LOCOS（硅的局部氧化）方法将位于绝缘膜III的开口正下方的绝缘膜II氧化，从而允许形成元件隔离绝缘膜LS。
虽然未示出，但是在上述绝缘膜II和III及光致抗蚀剂PHR然后被去除之后，在几乎整个主表面MS上形成具有例如10nm或更多至50nm或更少的厚度的二氧化硅膜。再次参考图7A和图7B，然后用普通光刻技术来形成光致抗蚀剂PHR的图案，其中，在平面视图中要形成n型阱区LNW的区域被开口。
参考图8A和图8B，例如，在其中形成图7中的光致抗蚀剂PHR的状态下，以50keV或更高至300keV或更低的能量用普通离子注入方法从主表面MS的上侧且若干次地注入磷（P）的杂质离子。从而，形成n型阱区LNW。
随后，在上述光致抗蚀剂PHR被去除之后，用普通光刻技术来形成光致抗蚀剂PHR的图案，其中，在平面视图中要形成p型阱区LPW的区域被开口。
参考图9A和图9B，例如，在其中形成图8中的光致抗蚀剂PHR的状态下，以20keV或更高至1000keV或更低的能量用普通离子注入方法从主表面MS的上侧且若干次地注入硼（B）的杂质离子。从而，形成p型阱区LPW。在耐高压nMOSFET形成区中，p型阱区LPW被形成为与n型阱区LNW相邻。
随后，在上述光致抗蚀剂PHR被去除之后，去除先前已在几乎整个主表面MS上形成的二氧化硅膜。随后，在几乎整个主表面MS上形成被用于形成绝缘膜GI1和GI2的绝缘膜GI（具有10nm或更多至50nm或更少的厚度的二氧化硅膜）。通过使用普通CVD（化学气相沉积）方法来形成用于形成栅极电压施加部GE1和GE2的多晶硅膜GE，从而覆盖绝缘膜GI的几乎整个表面。
通过普通光刻技术在多晶硅膜GE上进一步形成光致抗蚀剂PHR的图案，其中，在平面视图中去除绝缘膜GI和多晶硅膜GE的区域被开口。
参考图10A和图10B，在其中形成了图9中的光致抗蚀剂PHR的图案的状态下，通过使用图9中的光致抗蚀剂PHR的图案作为光掩模对上述绝缘膜GI和多晶硅膜GE执行普通刻蚀，使得形成栅极绝缘膜GI1和GI2及栅极电压施加部GE1和GE2。
随后，在去除上述光致抗蚀剂PHR（其被用来形成栅极绝缘膜GI1和GI2等）之后，用普通光刻技术来形成光致抗蚀剂PHR的图案，其中，在平面视图中要形成源极区SR和漏极区DR中的低浓度n型区NNR的区域以及在平面视图中将与栅极电压施加部GE交迭的区域被开口。
参考图11A和图11B，例如，在其中形成图10中的光致抗蚀剂PHR的状态下，以50keV或更高至200keV或更低的能量用离子注入方法从主表面MS的上侧注入磷（P）的杂质离子。从而，形成低浓度n型区NNR。
随后，在上述光致抗蚀剂PHR（其被用来形成低浓度n型区NNR）被去除之后，在几乎整个主表面MS上通过使用例如CVD法来沉积二氧化硅膜，从而覆盖栅极电压施加部GE1和GE2的上表面。优选的是二氧化硅膜的厚度是30nm或更多至300nm或更少。
参考图12A和图12B，在图11中的步骤中形成的二氧化硅膜被回刻（each back）的情况下，侧壁绝缘膜SW1和SW2被形成以便覆盖栅极电压施加部GE1和GE2以及栅极绝缘膜GI1和GI2的侧表面。通过前述步骤，栅极电极GT和隔离用栅极电极SG被形成。
这里，优选的是，如图12B所示，隔离用栅极电极SG形成在源极区SR和接触源极区SR的背栅区（其中露出p型阱区LPW的区域）之间（例如，被形成为在源极区SR和p型阱区LPW上伸展）。
参考图13A和图13B，用普通光刻技术来形成光致抗蚀剂PHR的图案，其中，在平面视图中将形成n型杂质区NR的区域以及在平面视图中将与栅极电极GT和SG交迭的区域被开口。
参考图14A和图14B，例如，在其中形成图13中的光致抗蚀剂PHR的状态下，以30keV或更高至70keV或更低的能量用离子注入方法从主表面MS的上侧注入砷（As）的杂质离子。从而，形成n型杂质区NR。通过前述步骤，形成了耐高压nMOSFET中的漏极区DR和源极区SR。
随后，在上述光致抗蚀剂PHR（其被用来形成n型杂质区NR）被去除之后，通过普通光刻技术来形成光致抗蚀剂PHR的图案，其中，在平面视图中将形成p型扩散区PR3的区域被开口。
参考图3A和图3B，例如，在其中形成图14中的光致抗蚀剂PHR的状态下，以20keV或更高至60keV或更低的能量用离子注入方法从主表面MS的上侧注入氟化硼（BF2）的杂质离子。从而，形成在p型阱接触区PWR中的p型扩散区PR3和背栅区BG二者。通过前述步骤，形成了n型晶体管NTR和p型晶体管PTR。
通过紧接在各区域形成之后执行普通热处理（其中各区域是通过在前述步骤中的每个步骤中用离子注入方法注入杂质而形成的），在各个所形成的区域中的杂质分布可被调节并且其中晶体缺陷数小的稳定状态可被实现。
此后，通过执行其中硅化物被形成在各杂质区（比如n型杂质区NR）的表面上的硅化物步骤、以及其中上部表面（比如导电接触部（contact）和上部布线）被形成的步骤、等等，形成半导体装置DEV。在上述视图中的每个中，硅化物、接触部、和上部布线等未示出。优选的是，例如，到达源极区SR和漏极区DR的上部表面的多个接触部在平面视图中被形成为对于源极区SR和漏极区DR延伸的方向相互间隔开。
在以上描述中，仅仅描述了其中耐高压nMOSFET(pMOSFET)被形成的区域（特别是其中n型晶体管NTR被形成的区域）；然而，在各步骤中，类似处理也在除此之外的区域中被执行，例如在其中低电压nMOSFET(pMOSFET)被形成的区域（参见图1中的低电压逻辑电路和低电压模拟电路）中被执行。
随后，将参考根据本实施例的关联技术的图15到图18来描述本实施例的工作效果。
图16是沿着图15中的XVI-XVI线取得的示意性截面图，并且除了图3A所示的耐高压nMOSFET区之外图16还示出了耐高压pMOSFET区的结构。参考图15和图16，根据本实施例的关联技术的半导体装置基本上具有与图2和图3中的半导体装置DEV的平面结构类似的平面结构。然而，在图15和图16中，在图15的垂直方向上延伸的源极区SR不被分割为使得多个源极区SR可在其延伸方向上排列，而是单个源极区SR在图15的垂直方向上延伸。
在耐高压pMOSFET（p型晶体管PTR）中的漏极区DR由p型杂质区PR和高电压p型漂移层HPDF形成。与n型晶体管NTR中的n型阱区LNW类似的，p型漂移层HPDF被形成以便抑制由于在耐高压p型晶体管PTR中漏极区DR附近的电场异常升高而出现的故障的发生。优选的是，p型杂质区PR的杂质浓度高于p型漂移层HPDF的杂质浓度。在前述的点中，图15和图16中示出的结构不同于图2和图3中示出的结构。
在图15和图16中，背栅区BG（p型扩散区PR3，n型扩散区NR3）仅形成在距离晶体管NTR或晶体管PTR一定距离处的区域中。换言之，图15和图16中的背栅区BG仅被形成为在平面视图中以矩形形状包围其中形成有多个晶体管NTR或晶体管PTR的区域。
在其中形成有耐高压nMOSFET的区域中，如果背栅区BG仅形成在距离n型晶体管NTR一定距离的区域中，则n型晶体管NTR的源极电极和从其引出p型阱区LPW的电位的电极之间的距离变大。如果n型晶体管NTR在此状态下工作，则电流在n型晶体管NTR的源极电极和从其引出p型阱区LPW的电位的电极之间流动，从而引起二者之间的电位差。通过此电位差，在图16中的电路视图中示出的寄生双极晶体管的基极和发射极之间的结变为正向偏置，因此寄生双极晶体管开始工作，从而引起晶体管的导通状态击穿电压可能被减小的可能性。
与在p型晶体管PTR中相比，这样的故障更可能在n型晶体管NTR中发生。这是因为，与作为p型晶体管PTR工作所凭借的载流子的空穴的情况相比，更可能在作为n型晶体管NTR工作所凭借的载流子的电子的情况下引起由于高电位作用时的碰撞电离而出现的导通状态击穿电压的减小。
为了降低前述故障可能发生的可能性，优选的是，在更接近n型晶体管NTR的区域处形成背栅区BG。然而，如果源极区SR和背栅区BG不相互接触，则存在这样的可能性：由于背栅区BG形成在源极区SR附近，整个半导体装置DEV（半导体芯片）的面积可能在平面视图中变大。
因此，为了在平面视图中减小整个半导体装置DEV（半导体芯片）的面积，提供了前述背接触结构，其中，源极区SR和位于源极区SR附近的背栅区BG相互接触（彼此相邻）。
参考图17和图18，在这些视图中示出背接触结构，与图3B中的背接触结构类似的，背接触结构由以下项形成：多个（例如一对）源极区SR，被形成为在漏极区（未示出）延伸的方向上相互间隔开；和背栅区BG，被形成以接触这些源极区SR。通过这样的背接触结构，源极区SR和背栅区BG之间的距离被实现为较小，因此前述（图15和图16中的）寄生双极晶体管的工作可被抑制。另外，背栅区BG被形成以被该对源极区SR夹在中间（以便在平面视图中介于该对源极区SR的部分之间），因此整个半导体装置DEV的面积可在平面视图中被减小。
然而，参考图17，作为背栅区BG的p型扩散区PR3直接与源极区SR接触，并且当例如由钴－硅构成的硅化物层CS被形成以覆盖p型扩散区PR3和源极区SR二者时，因为源极区SR和背栅区BG（p型扩散区PR3）彼此短路，所以这两个区域的电位变得彼此相等。如果此情况发生，则变得不能够独立地控制源极区SR和背栅区BG，从而引起这样的可能性：可能妨碍半导体装置DEV正常工作。
参考图18，为了抑制图17中的源极区SR和背栅区BG（p型扩散区PR3）之间的短路，p型扩散区PR3被形成以通过减小尺寸而不与源极区SR接触，并且接触源极区SR的上部表面的硅化物层CS和接触背栅区BG（p型扩散区PR3）的上部表面的硅化物层CS被彼此分割。通过这样的结构，源极区SR和背栅区BG（p型扩散区PR3）之间的短路可被抑制。然而，在图18中的结构中，优选的是，使得源极区SR中的n型扩散区NR与背栅区BG中的p型扩散区PR之间的间隔为至少0.5μm(优选地，1μm)，以便使得导通状态击穿电压稳定。因此，如果图18中的结构被采用，则存在这样的可能性：在布局被扩展的情况下，整个半导体装置DEV（半导体芯片）的面积可能在平面视图中被扩展。
在本实施例中，p型扩散区PR3被布置在耐高压nMOSFET（pMOSFET）中的一对源极区SR之间。结果，在具有作为组件的源极区SR的n型晶体管NTR的沟道和p型扩散区PR3之间的距离变小。通过这样的结构，整个半导体装置DEV的面积可被实现为较小并且寄生双极晶体管的工作可被抑制。因此，耐高压nMOSFET（pMOSFET）的故障可被抑制并且其导通状态击穿电压的减小可被抑制。
形成在一对源极区SR和p型扩散区PR3之间的隔离用栅极电极SG抑制了源极区SR和p型扩散区PR3之间的短路，使得能够独立地控制源极区SR和p型扩散区PR3。这是因为，隔离用栅极电极SG基本上具有与n型晶体管NTR的栅极电极GT的结构相同的结构，并且具有与栅极电极GT类似的开关功能，并且能够将隔离用栅极电极SG控制为抑制源极区SR和p型扩散区PR3之间的导通。
另外，通过提供其中p型阱接触区PWR接触源极区SR的背接触结构，使得在各个源极区SR和夹在其间的背栅区BG（p型扩散区PR3）之间的距离较小，并且进一步使得在具有作为组件的源极区SR的n型晶体管NTR的沟道和背栅区BG（p型扩散区PR3）之间的距离较小。通过这样的结构，可使得整个半导体装置DEV的面积较小并且寄生双极晶体管的工作可被抑制，并且整个半导体装置DEV的面积可在平面视图中被减小。
在本实施例中，通过例如如图5所示，将隔离用栅极电极SG与栅极电极GT一体化地形成，二者还可被同时形成（参见图10A到图12B中的步骤），并且因此能够提供更简单的结构，其中，二者被相互集成为一体化的栅极电极。
同样，在本实施例中，如图4和图5所示的，通过在平面视图中由隔离用栅极电极SG和栅极电极包围位于一对源极区S之间的p型扩散区PR3，整个半导体装置DEV的面积可被减小。
如上所述，与在p型晶体管PTR中相比，更可能在n型晶体管NTR中引起在晶体管工作的同时因碰撞电离而发生的沟道区的导通状态击穿电压的减小。因此，通过在耐高压nMOSFET形成区中形成隔离用栅极电极SG，可进一步增强前述工作效果。可替代地，隔离用栅极电极SG可被形成在耐高压pMOSFET形成区中，同样在此情况下，与前一情况相同的效果可被获得。
另外，与其中使用随后描述的隔离用绝缘膜SLS的情况相比较而言，如在本实施例中那样，通过使用隔离用栅极电极SG，无效区（参见图4和图5）的宽度可变得更小，并且因此半导体衬底SUB的主表面的区域可被更有效地用作其中布置有晶体管的区域。
另外，如在本实施例中那样，当使用隔离用栅极电极SG时，定位源极电极SR（n型杂质区NR）和p型扩散区PR3的精度可被改善。即，通过在源极区SR（n型杂质区NR）和p型扩散区PR3之间形成隔离用栅极电极SG，能够抑制这样的故障，即，要形成源极区SR（n型杂质区NR）的位置和要形成p型扩散区PR3的位置相互交迭。
（第二实施例）
图19、图20以及图21分别对应于第一实施例中的图2、图3以及图4。参考图19、图20A和图20B以及图21，本实施例与第一实施例的区别在于：替代根据第一实施例的隔离用栅极电极SG，形成隔离用绝缘膜SLS。具体而言，在形成隔离用栅极电极SG的区域中，与根据第一实施例的隔离用栅极电极SG类似的，隔离用绝缘膜SLS形成在源极区SR和p型扩散区PR3之间的区域中的半导体衬底SUB的主表面上。
隔离用绝缘膜SLS例如由与元件隔离绝缘膜LS的构成相同的二氧化硅膜形成。优选的是，以与元件隔离绝缘膜LS相同的方式来形成隔离用绝缘膜SLS，例如在图6A和图7B中的步骤中同时地形成隔离用绝缘膜SLS。
此隔离用绝缘膜SLS布置在两个源极区SR之间，多个（两个或更多个）源极区SR排列在漏极区延伸的方向上。即，多个隔离用绝缘膜SLS被布置成在漏极区DR延伸的方向（即与将源极区SR和漏极区DR联结在一起的方向交叉的图2中的垂直方向）上相互间隔开。
如图21具体示出的，在平面视图中，p型扩散区PR3被隔离用绝缘膜SLS和栅极电极GT包围。这是因为，替代根据第一实施例的隔离用栅极电极SG，布置了隔离用绝缘膜SLS。
除了在未形成n型晶体管NTR的区域（对于视图中的垂直方向、对于n型晶体管NTR而言无效）中的被一对源极区SR夹在中间的区域之外，本实施例中的“无效区”还包括被隔离用绝缘膜SLS覆盖的区域，所述一对源极区SR在源极区SR等延伸的方向（各视图中的垂直方向）上彼此相邻。
根据本实施例的结构与第一实施例的结构的不同仅在于这些点，并且在其他点方面相同；因此，将用类似附图标记表示类似组件并且对其的描述将不被重复。
同样，在本实施例中，与根据第一实施例的隔离用栅极电极SG类似的，隔离用绝缘膜SLS抑制源极区SR和p型扩散区PR3之间的短路，从而允许这两个区域被独立控制。因此，隔离用绝缘膜SLS提供与第一实施例中的效果相同的效果。
此外，p型扩散区PR3被隔离用绝缘膜SLS和栅极电极GT包围，因此整个半导体装置DEV的面积可被减小。
本实施例与第一实施例的区别仅在于前述的点。即，以上尚未描述的根据本实施例的结构、条件、过程和效果均与第一实施例一致。
（第三实施例）
图22示出与图2中的根据第一实施例的耐高压nMOSFET形成区对应的区域。参考图22，虽然图22中的区域基本上具有与图2中的结构相同的结构，但是使得在源极区SR延伸的垂直方向上源极区SR的宽度B比图2中的源极区SR的宽度A更大。即，在图22中，使得在彼此相邻的一对源极区SR之间的背栅区BG的间隔比图2中的更大。
根据本实施例的结构与第一实施例的结构的不同仅在于这一点，并且在其他点方面相同；因此，将用类似附图标记表示类似组件并且对其的描述将不被重复。
因为根据本实施例的源极区SR的宽度变得比第一实施例中的更大，所以源极区SR的面积变得比第一实施例中的更大，从而允许用作n型晶体管NTR的区域和通过其可发送电流的区域二者较大。结果，减小导通状态击穿电压的效果可被增强。
（第四实施例）
图23示出与图2中的根据第一实施例的耐高压nMOSFET形成区对应的区域。参考图23，虽然图23中的区域基本上具有与图2中的结构相同的结构，但是使得在源极区SR延伸的垂直方向上源极区SR的宽度C比图2中的源极区SR的宽度A更小。即，在图23中，使得分别位于彼此相邻的一对源极区SR之间的各个背栅区BG之间的间隔比图2中的更小。
根据本实施例的结构与第一实施例的结构的不同仅在于这一点，并且在其他点方面相同；因此，将用类似附图标记表示类似组件并且对其的描述将不被重复。
在本实施例中，源极区SR的宽度变得比第一实施例中的更小并且背栅区BG之间的距离变小。因此，背栅区BG（p型扩散区PR3）与源极区SR（n型杂质区NR）之间的距离变得比第一实施例中的更小。因此，能够进一步降低寄生双极晶体管可能工作的可能性。
在本实施例中，与第一实施例相比，从形成在源极区SR附近的背栅区BG的数目能够被进一步增大的观点来看，能够进一步降低寄生双极晶体管可能工作的可能性。
虽然在图22和图23中形成隔离用栅极电极SG，但是能够以与隔离用栅极电极SG被形成的情况相同的方式考虑其中替代隔离用栅极电极SG而形成隔离用绝缘膜SLS的情况。
在第一到第四实施例中描述的结构特征中的每个可被适当地彼此组合。最后，将参考图24和图25描述优选实施例中的要点。图24和图25中示出的各个组件与用已经描述的相同附图标记表示的那些组件相同。这里，图25A是沿着图24中的XXVA-XXVA线取得的示意性截面图，图25B是沿着图24中的XXVB-XXVB线取得的示意性截面图。
参考图24、图25A和图25B，根据一实施例的晶体管具有：从其引出源极电极的源极区SR，从其引出漏极电极的漏极区DR，和栅极电极GT。多个源极区SR被布置成彼此间隔开以便面向其中栅极电极GT延伸的区域。从其引出其中形成有源极区SR的阱区的电位的背栅区BG形成在被布置成彼此间隔开的源极区SR之间。隔离用栅极电极SG被形成在源极区SG和背栅区BG中的p型扩散区PR3之间。
以上基于优选实施例具体地描述了由本发明的发明人所做出的本发明；然而，当然本发明不应被限制为优选实施例并且在不背离本发明精神的范围内可对本发明做出各种修改。

Claims (7)

1.一种包括耐高压晶体管的半导体装置，
其中，耐高压晶体管包括：
半导体衬底，具有主表面；
第一导电类型的阱区，形成在主表面上；
第二导电类型的多个第一杂质区，多个第一杂质区中的每个第一杂质区形成在阱区内的主表面上，并且从多个第一杂质区中的每个第一杂质区引出源极电极；以及
第二导电类型的第二杂质区，第二杂质区形成在主表面上以与每个第一杂质区相邻，从第二杂质区引出漏极电极，并且
其中，半导体装置包括：
第一导电类型的第三杂质区，第三杂质区形成在平面视图中位于一对第一杂质区之间并且在阱区内的主表面上，从第三杂质区引出阱区的电位；以及
隔离用栅极电极，形成在第一杂质区和第三杂质区之间的主表面上，其中隔离用栅极电极被形成为在平面视图中在第一杂质区的一部分和第三杂质区的一部分上伸展。
2.根据权利要求1所述的半导体装置，还包括：形成在主表面上以在第一杂质区和第二杂质区上伸展的栅极电极，并且
其中，隔离用栅极电极与该栅极电极一体化地被形成。
3.根据权利要求2所述的半导体装置，
其中，第三杂质区被隔离用栅极电极和所述栅极电极包围。
4.一种包括耐高压晶体管的半导体装置，
其中，耐高压晶体管包括：
半导体衬底，具有主表面；
第一导电类型的阱区，形成在主表面上；
第二导电类型的第一杂质区，第一杂质区中的每个第一杂质区形成在阱区内的主表面上，并且从第一杂质区中的每个第一杂质区引出源极电极；以及
第二导电类型的第二杂质区，第二杂质区形成在主表面上以与第一杂质区相邻，从第二杂质区引出漏极电极，并且
其中，半导体装置包括：
第一导电类型的第三杂质区，第三杂质区形成在平面视图中位于一对第一杂质区之间并且在阱区内的主表面上，从第三杂质区引出阱区的电位；以及
隔离用绝缘膜，形成在位于第一杂质区和第三杂质区之间的主表面上，其中隔离用绝缘膜被形成为在平面视图中在第一杂质区的一部分和第三杂质区的一部分上伸展，并且
其中，隔离用绝缘膜被布置成在如下方向上彼此间隔开，即所述方向在平面视图中与将第一杂质区和第二杂质区联结在一起的方向交叉。
5.根据权利要求4所述的半导体装置，还包括：形成在主表面上以在第一杂质区和第二杂质区上伸展的栅极电极，
其中，第三杂质区被隔离用绝缘膜和该栅极电极包围。
6.根据权利要求1或权利要求4所述的半导体装置，
其中，第一杂质区和第二杂质区是n型杂质区。
7.根据权利要求1或权利要求4所述的半导体装置，
其中，在平面视图中位于一对第一杂质区之间的阱区与第一杂质区接触。
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