JP4820899B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4820899B2
JP4820899B2 JP2009244117A JP2009244117A JP4820899B2 JP 4820899 B2 JP4820899 B2 JP 4820899B2 JP 2009244117 A JP2009244117 A JP 2009244117A JP 2009244117 A JP2009244117 A JP 2009244117A JP 4820899 B2 JP4820899 B2 JP 4820899B2
Authority
JP
Japan
Prior art keywords
region
channel
semiconductor
back gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009244117A
Other languages
English (en)
Other versions
JP2011091231A (ja
Inventor
知子 末代
紀夫 安原
隆 鶴貝
久美子 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009244117A priority Critical patent/JP4820899B2/ja
Priority to US12/878,979 priority patent/US8362554B2/en
Publication of JP2011091231A publication Critical patent/JP2011091231A/ja
Application granted granted Critical
Publication of JP4820899B2 publication Critical patent/JP4820899B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置に関する。
近年、横型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は素子構造の改良および素子の微細化によりオン抵抗の低減が図られている。さらに、素子の微細化に伴って低抵抗化の指標のひとつである素子のオン抵抗（Ｒｏｎ・Ａ）の低減も図られてきている。
ＭＯＳＦＥＴの素子面積縮小に効果がある要素のひとつとして、ソース領域のソース層とバックゲート層のレイアウトがある。例えば、ソース層とバックゲート層をそれぞれ素子上面から平面的に見て、素子の長手方向にゲート電極に対して平行にレイアウトする構造が知られている。このレイアウトの場合、ソース領域のチャネル長方向の長さが長くなり、素子面積の増大をまねく。これに対して、ソース層とバックゲート層とを、ゲート電極に沿って交互に、もしくは規則的にある割合でもって１列に並べる構造も知られている（例えば、特許文献１）。
ソース層とバックゲート層とを、チャネル幅方向に交互に、もしくはある一定の規則をもってレイアウトすることで、ソース領域のチャネル長方向の長さの短縮化を図れる。つまり、素子長を短縮することが可能となる。
しかし、ただソース層とバックゲート層とを交互に配置しただけでは、バックゲート層におけるゲート電極沿いにソース領域がなくなることになり、実効ゲート幅（チャネル幅方向の実効的なゲート長さ）が短くなる。すなわち、実効ゲート幅が短くなることで素子のオン抵抗が増大してしまい、チャネル長方向の長さを短くできても素子のオン抵抗（Ｒｏｎ・Ａ）の低減を実現できない。
したがって、チャネル長方向の長さを短くするためにソース層とバックゲート層とをチャネル幅方向に間欠的にレイアウトしつつ、且つ、実効ゲート幅も十分に確保できるレイアウトが必要となってくる。
特開２００１−１１９０１９号公報
なお、特許文献１には、ソース層とバックゲート層とをチャネル幅方向に間欠的にレイアウトした構造が開示されているが、バックゲート層におけるチャネル長方向の一方の端部がゲート電極の直下の部分でボディウェル（チャネル領域）に接するとの開示もある。したがって、バックゲート層の一方の端部がチャネル領域にまで延びており、チャネル領域とバックゲート層との間に、ソース層と同じ導電型の領域がなく、オン抵抗が増大してしまう。
本発明は、オン抵抗が低い半導体装置を提供する。
本発明の一態様によれば、第１導電型の一対のドレイン領域と、前記一対のドレイン領域の間で前記ドレイン領域に対して離間して設けられたソース領域と、第２導電型の一対のチャネル領域であって、前記一対のドレイン領域のうちの一方のドレイン領域と前記ソース領域との間に設けられた一方のチャネル領域と、前記一対のドレイン領域のうちの他方のドレイン領域と前記ソース領域との間に設けられた他方のチャネル領域とを含む一対のチャネル領域と、前記一方のチャネル領域及び前記他方のチャネル領域上に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極と、前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型の一対の第１の半導体領域であって、前記一方のドレイン領域と前記一方のチャネル領域との間に設けられた一方の第１の半導体領域と、前記他方のドレイン領域と前記他方のチャネル領域との間に設けられた他方の第１の半導体領域とを含む一対の第１の半導体領域と、前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型の一対の第２の半導体領域であって、前記一方のチャネル領域と前記ソース領域との間に設けられた一方の第２の半導体領域と、前記他方のチャネル領域と前記ソース領域との間に設けられた他方の第２の半導体領域とを含み、チャネル幅方向に延在して設けられた一対の第２の半導体領域と、を備え、前記ソース領域は、前記一対の第２の半導体領域の間にチャネル幅方向に延在して設けられており、前記ソース領域内に形成され、チャネル長方向の一方側で前記一方の第２の半導体領域に接し、前記チャネル長方向の他方側では前記他方の第２の半導体領域に接せず、前記ソース領域と同じ電極に電気的に接続される第２導電型の第１のバックゲート層と、前記ソース領域内に形成され、チャネル長方向の他方側で前記他方の第２の半導体領域に接し、前記チャネル長方向の一方側では前記一方の第２の半導体領域に接せず、前記ソース領域と同じ電極に電気的に接続される第２導電型の第２のバックゲート層と、を有し、前記一対の第２の半導体領域の第１導電型不純物濃度は、前記ソース領域の第１導電型不純物濃度よりも低いことを特徴とする半導体装置が提供される。
本発明によれば、オン抵抗が低い半導体装置が提供される。
本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。 同半導体装置の模式断面図。 同半導体装置の製造方法を示す模式断面図。 本発明の実施形態に係る半導体装置におけるドレイン側部分の他の構造を示す模式断面図。 本発明の実施形態に係る半導体装置におけるソース層とバックゲート層との他の平面レイアウトを示す模式図。 本発明の実施形態に係る半導体装置におけるソース層とバックゲート層とのさらに他の平面レイアウトを示す模式図。
以下、図面を参照し、本発明の実施形態について説明する。本実施形態では第１導電型をＮ型、第２導電型をＰ型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよいし、シリコンの場合もＳＯＩ（Silicon On Insulator）基板にも適用可能である。
図１は、本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図である。
図２（ａ）は図１におけるＡ−Ａ’断面に対応する模式断面図であり、図２（ｂ）は図１におけるＢ−Ｂ’断面に対応する模式断面図であり、図２（ｃ）は図１におけるＣ−Ｃ’断面に対応する模式断面図である。
本実施形態に係る半導体装置は、ゲートオン時、基板表面に形成されたドレイン領域とソース領域との間を結ぶ横方向に主電流が流れる横型半導体装置である。
本実施形態に係る半導体装置は、Ｎ＋型のドレイン領域１３と、ドレイン領域１３よりもＮ型不純物濃度が低い第１の半導体領域としてのＮ型のＬＤＤ（Lightly Doped Drain）領域１４と、Ｐ型のチャネル領域１５と、ソース領域と、ドレイン領域１３よりもＮ型不純物濃度が低い第２の半導体領域としてのＮ型半導体領域１９と、ゲート電極２２とを有する。さらに、ソース領域は、Ｎ＋型のソース層１６と、Ｐ＋型のバックゲート層１７、１８を有する。
図２（ａ）〜（ｃ）に示すように、Ｐ型の基板１１の表層部に、Ｐ型の半導体層（またはウェル）１２が形成されている。ドレイン領域１３、ＬＤＤ領域１４、チャネル領域１５、Ｎ型半導体領域１９、ソース層１６、およびバックゲート層１７、１８は、半導体層１２の表面に選択的に形成されている。
それら各領域の表面上には、絶縁膜２１が形成されている。チャネル領域１５の上には、絶縁膜２１を介してゲート電極２２が設けられている。
図１において、ドレイン領域１３とソース領域とをむすぶ方向であるＸ方向は、チャネル長方向もしくはゲート長方向を表す。そのＸ方向に対して直交するＹ方向は、チャネル幅方向もしくはゲート幅方向を表す。
図１に示すように、ドレイン領域１３、ＬＤＤ領域１４、Ｎ型半導体領域１９、ゲート電極２２およびその下のチャネル領域１５は、チャネル幅方向に延在するストライプ状の平面パターンで形成されている。
ゲート電極２２におけるゲート長方向の側壁には、サイドウォール絶縁膜２３が設けられている。そのサイドウォール絶縁膜２３の下に、ＬＤＤ領域１４とＮ型半導体領域１９が位置する。サイドウォール絶縁膜２３も、チャネル幅方向に延在するストライプ状の平面パターンで形成されている。
ソース層１６及びバックゲート層１７、１８は、チャネル幅方向に延びる帯状のソース領域に選択的に形成され、そのソース領域とドレイン領域１３との間に、ＬＤＤ領域１４、チャネル領域１５およびＮ型半導体領域１９が形成されている。
ＬＤＤ領域１４は、ドレイン領域１３とチャネル領域１５との間に形成されている。ＬＤＤ領域１４におけるチャネル長方向の一方の端部はドレイン領域１３に隣接し、他方の端部はチャネル領域１５に隣接している。
チャネル領域１５は、ＬＤＤ領域１４とＮ型半導体領域１９との間に形成されている。チャネル領域１５におけるチャネル長方向の一方の端部はＬＤＤ領域１４に隣接し、他方の端部はＮ型半導体領域１９に隣接している。
バックゲート層は、第１のバックゲート層１７と第２のバックゲート層１８とを有する。第１のバックゲート層１７及び第２のバックゲート層１８は、一対のＮ型半導体領域１９で挟まれたソース領域に選択的に形成され、そのソース領域における他の部分はソース層１６となっている。
バックゲート層１７、１８が形成された領域と、バックゲート層１７、１８が形成されずにソース層１６のみがチャネル長方向及びチャネル幅方向に広がっている領域とが、チャネル幅方向に間欠的に繰り返して形成されている。
第１のバックゲート層１７におけるチャネル長方向の一端部（図１及び図２（ａ）における左端部）はＮ型半導体領域１９に隣接し、他端部（図１及び図２（ａ）における右端部）は、ソース層１６に隣接している。
第２のバックゲート層１８におけるチャネル長方向の一端部（図１及び図２（ｂ）における左端部）はソース層１６に隣接し、他端部（図１及び図２（ｂ）における右端部）は、Ｎ型半導体領域１９に隣接している。
第１のバックゲート層１７及び第２のバックゲート層１８は共に、チャネル長方向の片側の端部でのみソース層１６に隣接している。ただし、第１のバックゲート層１７はチャネル長方向の一方側（図１において右側）でソース層１６に隣接しているのに対し、第２のバックゲート層１８は、第１のバックゲート層１７がソース層１６と隣接している一方側（図１において右側）とは反対の他方側（図１において左側）でソース層１６と隣接している。
第１のバックゲート層１７と第２のバックゲート層１８とは、チャネル幅方向に交互に繰り返してレイアウトされている。また、図１に示すレイアウトでは、例えば、一つの第１のバックゲート層１７と一つの第２のバックゲート層１８とがチャネル幅方向に隣接している。
第１のバックゲート層１７と図１において右側のＮ型半導体領域１９との間に挟まれたソース層１６と、第２のバックゲート層１８と図１において左側のＮ型半導体領域１９との間に挟まれたソース層１６とは、チャネル幅方向に交互に繰り返してレイアウトされている。
第１のバックゲート層１７上にはバックゲートコンタクト電極３３が設けられ、第１のバックゲート層１７はバックゲートコンタクト電極３３と電気的に接続されている。同様に、第２のバックゲート層１８上にはバックゲートコンタクト電極３３が設けられ、第２のバックゲート層１８はバックゲートコンタクト電極３３と電気的に接続されている。
ソース層１６のみがチャネル長方向及びチャネル幅方向に広がって形成された領域上には、ソースコンタクト電極３５が設けられ、ソース層１６はソースコンタクト電極３５と電気的に接続されている。
ドレイン領域１３上にはドレインコンタクト電極３１が設けられ、ドレイン領域１３はドレインコンタクト電極３１と電気的に接続されている。
絶縁膜２１上には、ゲート電極２２及びサイドウォール絶縁膜２３を覆うように図示しない層間絶縁層が設けられ、その層間絶縁層を貫通してドレイン領域１３、バックゲート層１７、１８、ソース層１６のそれぞれに達するコンタクトホール内に導電材が埋め込まれることで、各コンタクト電極３１、３３、３５が形成される。
ドレインコンタクト電極３１は、層間絶縁層上に設けられた図示しないドレイン電極（第１の主電極）と接続されている。ドレインコンタクト電極３１を介して、ドレイン領域１３はドレイン電極と電気的に接続される。あるいは、ドレインコンタクト電極３１はドレイン電極の一部を構成する。
ソースコンタクト電極３５は、層間絶縁層上に設けられた図示しないソース電極（第２の主電極）と接続されている。ソースコンタクト電極３５を介して、ソース層１６はソース電極と電気的に接続される。あるいは、ソースコンタクト電極３５はソース電極の一部を構成する。
バックゲートコンタクト電極３３もソース電極と接続され、バックゲートコンタクト電極３３を介して、バックゲート層１７、１８はソース電極と電気的に接続される。あるいは、バックゲートコンタクト電極３３はソース電極の一部を構成する。
また、バックゲート層１７、１８と同じ導電型（Ｐ型）である半導体層１２及びチャネル領域１５も、バックゲートコンタクト電極３３を介してソース電極と電気的に接続される。したがって、チャネル領域１５はソース層１６と略同電位とされる。これにより、寄生バイポーラトランジスタ（ドレイン領域１３、チャネル領域１５及びソース層１６からなるＮＰＮ型バイポーラトランジスタ）の動作が抑制され、素子に過大な電流が流れることによる破壊を防ぐことができる。
以上説明した本実施形態に係る半導体装置において、ソース電極に対してドレイン電極が高電位とされた状態で、ゲート電極２２に所望の制御電圧を印加すると、ゲート電極２２の下のチャネル領域１５にＮ型チャネル（反転層）が形成される。これにより、ドレイン領域１３、ＬＤＤ領域１４、Ｎ型チャネル、Ｎ型半導体領域１９およびソース層１６を介して、ドレイン電極とソース電極との間にドレイン電流が流れ、オン状態となる。
また、ソース電極に対してドレイン電極が高電位にされると、高電位側のドレイン領域１３及びＬＤＤ領域１４と、これらに接するＰ型半導体（半導体層１２、チャネル領域１５）とのＰＮ接合に逆方向バイアスが印加された状態となる。そして、そのＰＮ接合にかかる電界により、そのＰＮ接合付近でアバランシェブレークダウンが起こると、アバランシェブレークダウンで発生した正孔はバックゲート層１７、１８を介してソース電極へと排出される。これにより、アバランシェブレークダウンによる素子破壊を防ぐことができる。
本実施形態では、バックゲート層１７、１８と、ソース層１６とをチャネル幅方向に間欠的にもしくは選択的に並べることで、バックゲート層１７、１８及びソース層１６を含むソース領域全体のチャネル長方向の長さの増大を抑えることができる。
さらに、バックゲート層１７、１８がレイアウトされた領域においては、チャネル長方向のすべての部分をバックゲート層１７、１８にしてしまうのではなく、バックゲート層１７、１８の横にもソース層１６を存在させることで、実効ゲート幅の短縮を抑制できる。さらに、バックゲート層１７、１８の横に隣接するソース層１６は、各バックゲート層１７、１８のチャネル長方向の一方側にのみ形成することで、チャネル長方向の両端側にソース層１６を形成する場合に比べて、バックゲート層１７、１８及びソース層１６を含むソース領域全体のチャネル長方向の長さを短くできる。
すなわち、本実施形態では、バックゲート層１７、１８及びソース層１６を含むソース領域全体のチャネル長方向の増大を抑制しつつ、実効ゲート幅を十分に確保でき、単位面積あたりのオン抵抗を低減できる。
また、ドレイン領域１３やソース層１６に比べて、比較的低不純物濃度のＬＤＤ領域１４及びＮ型半導体領域１９は、ゲート電極２２の端部近傍の絶縁膜２１や半導体領域にかかる電界を緩和してアバランシェ耐量を向上させる機能を担うとともに、ゲートオン時の電流経路の一部としての機能も担う。
比較例として、バックゲート層１７、１８におけるソース層１６が隣接していない側の端部と、チャネル領域１５とが隣接していると、サイドウォール絶縁膜２３の下がＰ型領域となる。この部分の上にはゲート電極２２が設けられていないため、反転層が形成されず、あるいは反転層が形成されてもオン抵抗が高くなる。
これに対して、本実施形態では、第１のバックゲート層１７におけるソース層１６が隣接していない側の端部と、チャネル領域１５との間には、Ｎ型半導体領域１９が形成されている。これにより、ゲートオン時、チャネル領域１５に形成されたＮ型反転層と、ソース層１６とがＮ型半導体領域１９を介して電気的につながり、その経路のオン抵抗を低減できる。Ｎ型半導体領域１９と第１のバックゲート層１７との接合面近傍では、電流はＮ型半導体領域１９をチャネル幅方向に流れて、第１のバックゲート層１７をチャネル幅方向に挟むソース層１６にまわりこみ、ソースコンタクト電極３５を介してソース電極へと流れる。
同様に、第２のバックゲート層１８におけるソース層１６が隣接していない側の端部と、チャネル領域１５との間には、Ｎ型半導体領域１９が形成されている。これにより、ゲートオン時、チャネル領域１５に形成されたＮ型反転層と、ソース層１６とがＮ型半導体領域１９を介して電気的につながり、その経路のオン抵抗を低減できる。Ｎ型半導体領域１９と第２のバックゲート層１８との接合面近傍では、電流はＮ型半導体領域１９をチャネル幅方向に流れて、第２のバックゲート層１８をチャネル幅方向に挟むソース層１６にまわりこみ、ソースコンタクト電極３５を介してソース電極へと流れる。
以上説明した本実施形態に係る半導体装置は、低オン抵抗と高アバランシェ耐量の両立が要求される例えば電力制御用のパワーデバイスとしての用途に適している。
次に、図３を参照して、本実施形態に係る半導体装置の製造方法について説明する。
まず、図３（ａ）に示すように、例えばＰ型の基板１１の表層部にＰ型の半導体層１２を形成する。次に、半導体層１２の全面にＰ型不純物イオンを注入し、熱処理を行い、半導体層１２の表面にＰ型のチャネル領域１５を形成する。
次に、上記工程で得られたウェーハＷの全面に、図３（ｂ）に示すように、絶縁膜２１を形成し、さらに絶縁膜２１上にゲート電極材を形成する。ゲート電極材をパターニングして、絶縁膜２１上に選択的に残すことで、ゲート電極２２が形成される。その後、Ｎ型不純物のイオン注入を行い、ＬＤＤ領域１４及びＮ型半導体領域１９が形成される。ＬＤＤ領域１４とＮ型半導体領域１９とは、同じイオン注入工程で同時に形成され、Ｎ型不純物濃度が略同じである。
次に、図３（ｃ）に示すように、ゲート電極２２におけるチャネル長方向の両側面にサイドウォール絶縁膜２３を形成する。その後、Ｎ型不純物のイオン注入を行ってドレイン領域１３とソース層１６を形成し、さらにＰ型不純物のイオン入を行って第１のバックゲート層１７と第２のバックゲート層１８を形成する。ドレイン領域１３とソース層１６とは、同じイオン注入工程で同時に形成され、Ｎ型不純物濃度が略同じである。第１のバックゲート層１７と第２のバックゲート層１８とは、同じイオン注入工程で同時に形成され、Ｐ型不純物濃度が略同じである。
その後、層間絶縁層、コンタクト電極３１、３３、３５、ドレイン電極、ソース電極などの形成が続けられる。以上説明した構造は、ＬＤＤ領域１４とＮ型半導体領域１９とで、Ｎ型不純物濃度が略同じＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）構造である。
次に、図４は、ドレイン側の構造の他の具体例を示す模式断面図である。図４は、図２（ａ）と同様に、第１のバックゲート層１７を含む部分の断面に対応する。上記実施形態と同じ要素には同じ符号を付している。
図４に示す構造では、ドレイン領域１３とチャネル領域１５との間に、これらに隣接して、第１の半導体領域としてドリフト領域４４が形成されている。ドリフト領域４４は、ドレイン領域１３よりもＮ型不純物濃度が低く、またＮ型半導体領域１９よりもチャネル長方向の長さが長い。ドリフト領域４４は、チャネル幅方向に帯状に延在する平面レイアウトで形成されている。ドリフト領域４４におけるチャネル領域１５側の端部は、サイドウォール絶縁膜２３の下に位置する。
ドリフト領域４４と、これに接するＰ型半導体とのＰＮ接合に逆バイアスが印加された場合、ドリフト領域４４が空乏化することで電界を緩和し、素子耐圧を維持する。素子に必要とされる耐圧に応じて、ドリフト領域４４のＮ型不純物濃度、チャネル長方向の長さを調整することで、所望の耐圧を実現できる。
図５は、バックゲート層１７、１８とソース層１６との平面レイアウトの他の具体例を示す。この図５では、図１と異なり、第１のバックゲート層１７と第２のバックゲート層１８とがチャネル幅方向で隣接していない。第１のバックゲート層１７と第２のバックゲート層１８とは、それらの間にソース層１６を挟んで、チャネル幅方向に交互にレイアウトされている。
図１のレイアウトの場合も図５のレイアウトの場合も、Ｎ型半導体領域１９とバックゲート層１７、１８との接合面近傍におけるドレイン電流のソース層１６への迂回経路は、一つ分の第１のバックゲート層１７または一つ分の第２のバックゲート層１８だけで済み、その経路のオン抵抗の増大を抑制できる。
また、図６は、バックゲート層１７、１８とソース層１６との平面レイアウトのさらに他の具体例を示す。このレイアウトでは、第１のバックゲート層１７とこの片側に隣接するソース層１６とは、チャネル長方向の長さが略同じである。同様に、第２のバックゲート層１８とこの片側に隣接するソース層１６とは、チャネル長方向の長さが略同じである。
そして、第１のバックゲート層１７とソース層１６との接合面上に、これら第１のバックゲート層１７とソース層１６に共通なコンタクト電極３６が設けられている。同様に、第２のバックゲート層１８とソース層１６との接合面上に、これら第２のバックゲート層１８とソース層１６に共通なコンタクト電極３６が設けられている。第１のバックゲート層１７、第２のバックゲート層１８およびソース層１６は、コンタクト電極３６を介して、共通なソース電極に電気的に接続される。
図１、図５、図６のいずれのレイアウトにおいても、第１のバックゲート層１７と第２のバックゲート層１８とが、チャネル幅方向に交互にレイアウトされている。すなわち、第１のバックゲート層１７の片側に隣接するソース層１６が、バックゲート層１７、１８及びソース層１６をチャネル長方向に挟む一対のゲート電極２２の一方側に偏らず、同様に、第２のバックゲート層１８の片側に隣接するソース層１６も、一対のゲート電極２２の一方側に偏っていない。これにより、バックゲート層１７、１８及びソース層１６をチャネル長方向に挟む両側の電流経路を偏りなく有効に利用することができる。
なお、図１、図５、図６に示す各要素は、所定周期でチャネル長方向に繰り返し形成されている。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。例えば、本発明は、チャネル領域１５とＮ型半導体領域１９とが接しないチャネル構造を持つ半導体装置にも適用可能である。
１３…ドレイン領域、１４…ＬＤＤ領域、１５…チャネル領域、１６…ソース層、１７…第１のバックゲート層、１８…第２のバックゲート層、１９…Ｎ型半導体領域、２１…絶縁膜、２２…ゲート電極、２３…サイドウォール絶縁膜、３３…バックゲートコンタクト電極、３５…ソースコンタクト電極、４４…ドリフト領域

Claims (6)

  1. 第１導電型の一対のドレイン領域と、
    前記一対のドレイン領域の間で前記ドレイン領域に対して離間して設けられたソース領域と、
    第２導電型の一対のチャネル領域であって、前記一対のドレイン領域のうちの一方のドレイン領域と前記ソース領域との間に設けられた一方のチャネル領域と、前記一対のドレイン領域のうちの他方のドレイン領域と前記ソース領域との間に設けられた他方のチャネル領域とを含む一対のチャネル領域と、
    前記一方のチャネル領域及び前記他方のチャネル領域上に設けられた絶縁膜と、
    前記絶縁膜上に設けられたゲート電極と、
    前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型の一対の第１の半導体領域であって、前記一方のドレイン領域と前記一方のチャネル領域との間に設けられた一方の第１の半導体領域と、前記他方のドレイン領域と前記他方のチャネル領域との間に設けられた他方の第１の半導体領域とを含む一対の第１の半導体領域と、
    前記ドレイン領域よりも第１導電型不純物濃度が低い第１導電型の一対の第２の半導体領域であって、前記一方のチャネル領域と前記ソース領域との間に設けられた一方の第２の半導体領域と、前記他方のチャネル領域と前記ソース領域との間に設けられた他方の第２の半導体領域とを含み、チャネル幅方向に延在して設けられた一対の第２の半導体領域と、
    を備え、
    前記ソース領域は、前記一対の第２の半導体領域の間にチャネル幅方向に延在して設けられており、
    前記ソース領域内に形成され、チャネル長方向の一方側で前記一方の第２の半導体領域に接し、前記チャネル長方向の他方側では前記他方の第２の半導体領域に接せず、前記ソース領域と同じ電極に電気的に接続される第２導電型の第１のバックゲート層と、
    前記ソース領域内に形成され、チャネル長方向の他方側で前記他方の第２の半導体領域に接し、前記チャネル長方向の一方側では前記一方の第２の半導体領域に接せず、前記ソース領域と同じ電極に電気的に接続される第２導電型の第２のバックゲート層と、
    を有し、
    前記一対の第２の半導体領域の第１導電型不純物濃度は、前記ソース領域の第１導電型不純物濃度よりも低いことを特徴とする半導体装置。
  2. 前記第１のバックゲート層と前記第２のバックゲート層は、チャネル幅方向に間欠的に設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のバックゲート層と前記第２のバックゲート層は、チャネル幅方向に交互に設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ゲート電極の側壁に設けられたサイドウォール絶縁膜をさらに備え、
    前記サイドウォール絶縁膜の下に、前記第１の半導体領域と前記第２の半導体領域が設けられていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１の半導体領域と前記第２の半導体領域とは、第１導電型不純物濃度が同じであることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１の半導体領域の方が、前記第２の半導体領域よりも前記チャネル長方向の長さが長いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
JP2009244117A 2009-10-23 2009-10-23 半導体装置 Expired - Fee Related JP4820899B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009244117A JP4820899B2 (ja) 2009-10-23 2009-10-23 半導体装置
US12/878,979 US8362554B2 (en) 2009-10-23 2010-09-09 MOSFET semiconductor device with backgate layer and reduced on-resistance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009244117A JP4820899B2 (ja) 2009-10-23 2009-10-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2011091231A JP2011091231A (ja) 2011-05-06
JP4820899B2 true JP4820899B2 (ja) 2011-11-24

Family

ID=43897658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009244117A Expired - Fee Related JP4820899B2 (ja) 2009-10-23 2009-10-23 半導体装置

Country Status (2)

Country Link
US (1) US8362554B2 (ja)
JP (1) JP4820899B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5700649B2 (ja) * 2011-01-24 2015-04-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP5960445B2 (ja) * 2012-02-23 2016-08-02 ラピスセミコンダクタ株式会社 半導体装置
JP6184057B2 (ja) * 2012-04-18 2017-08-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6383325B2 (ja) 2014-06-27 2018-08-29 株式会社東芝 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001119019A (ja) * 1999-10-19 2001-04-27 Nec Corp 半導体装置およびその製造方法
JP4545548B2 (ja) * 2004-10-21 2010-09-15 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体装置
JP4907920B2 (ja) 2005-08-18 2012-04-04 株式会社東芝 半導体装置及びその製造方法
JP2007081193A (ja) 2005-09-15 2007-03-29 Toshiba Corp Ｍｏｓｆｅｔ
JP2008119019A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Works Ltd キッチン設備
KR100871550B1 (ko) * 2006-12-20 2008-12-01 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7602037B2 (en) * 2007-03-28 2009-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same

Also Published As

Publication number Publication date
US20110095369A1 (en) 2011-04-28
JP2011091231A (ja) 2011-05-06
US8362554B2 (en) 2013-01-29

Similar Documents

Publication Publication Date Title
JP4070485B2 (ja) 半導体装置
JP4772843B2 (ja) 半導体装置及びその製造方法
CN111712926B (zh) 碳化硅半导体装置
US9620595B2 (en) Semiconductor device
JP6218462B2 (ja) ワイドギャップ半導体装置
JP2009164460A (ja) 半導体装置
JP6257525B2 (ja) 半導体装置
JP4966351B2 (ja) 半導体装置
KR101244139B1 (ko) 반도체 장치
JP4820899B2 (ja) 半導体装置
US20140217497A1 (en) Mosfet with curved trench feature coupling termination trench to active trench
JP2004031519A (ja) 半導体装置
JP6840300B1 (ja) 炭化珪素半導体装置
JP7352360B2 (ja) 半導体装置
JP6299390B2 (ja) 半導体装置
JP5692616B2 (ja) 半導体装置
WO2014174741A1 (ja) 半導体装置
JP2006120952A (ja) Ｍｉｓ型半導体装置
WO2016039069A1 (ja) 半導体装置およびその製造方法
JP5456147B2 (ja) 半導体装置
JP2009277956A (ja) 半導体装置
US11664369B2 (en) Semiconductor device
JP5343141B2 (ja) 半導体装置
JP5848619B2 (ja) 半導体装置および半導体装置の製造方法
JP2023069620A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110426

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20110428

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20110520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110810

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110905

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees