JP5343141B2

JP5343141B2 - 半導体装置

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Publication number: JP5343141B2
Application number: JP2012034043A
Authority: JP
Inventors: 紀夫安原; 久美子佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-02-20
Filing date: 2012-02-20
Publication date: 2013-11-13
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Also published as: JP2012134522A

Description

本発明は、半導体装置に関する。

例えば５Ｖ程度の比較的低い電圧を入力とするＤＣ−ＤＣコンバータでは、小型化のために出力用パワー素子が制御回路と一体化されたＩＣ（Integrated Circuit）が使われることが増えている。寄生のインダクタンスにより出力用パワー素子にかかる電圧が大きく跳ね上がり、パワー素子がアバランシェブレークダウンを起こすことがあるため、パワー素子は十分なアバランシェ耐量を持つことが望まれる。このため、ソース領域に隣接してソース電極と接続したｐ^＋型領域を形成する構造が提案されている（例えば特許文献１）。

ＤＣ−ＤＣコンバータの効率を高くするためには、パワー素子のオン抵抗はできるだけ低い方が良い。ところが、高アバランシェ耐量を実現するために、ソースを形成する領域にｐ^＋型領域を形成するとオン抵抗が高くなってしまうという問題があった。

特開２００９−４４９３号公報

本発明は、低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。

本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型の第１のソースコンタクト領域と、前記第１のソースコンタクト領域に隣接して前記半導体層の表面に形成された第１導電型のバックゲートコンタクト領域とを有する第１のソース部と、前記第１のソース部に対して離間して前記半導体層の表面に形成された第２導電型の第２のソースコンタクト領域を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部と、前記第１のソース部及び前記第２のソース部に対して離間して前記半導体層の表面に形成された第２導電型のドレインコンタクト領域と、前記ドレインコンタクト領域と前記第１のソースコンタクト領域との間の前記半導体層の表面に前記ドレインコンタクト領域に隣接して形成され、前記ドレインコンタクト領域よりも第２導電型不純物濃度が低い第２導電型の第１のドリフト領域と、前記ドレインコンタクト領域と前記第２のソースコンタクト領域との間の前記半導体層の表面に前記ドレインコンタクト領域に隣接して形成され、前記ドレインコンタクト領域よりも第２導電型不純物濃度が低い第２導電型の第２のドリフト領域とを有するドレイン部と、前記ドレインコンタクト領域と電気的に接続された第１の主電極と、前記第１のソースコンタクト領域、前記バックゲートコンタクト領域および前記第２のソースコンタクト領域と電気的に接続された第２の主電極と、前記第１のソースコンタクト領域と前記第１のドリフト領域との間の前記半導体層の表面上、および前記第２のソースコンタクト領域と前記第２のドリフト領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備え、前記第２のドリフト領域の方が前記第１のドリフト領域よりも、チャネル長方向の長さが長いことを特徴とする半導体装置が提供される。

本発明によれば、低オン抵抗且つ高アバランシェ耐量の半導体装置が提供される。

本発明の第１実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。図１におけるＡ−Ａ’断面図。本発明の第２実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。図３におけるＢ−Ｂ’断面図。本発明の第３実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。図５におけるＣ−Ｃ’断面図。図５におけるＤ−Ｄ’断面図。本発明の第４実施形態に係る半導体装置の模式断面図。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。

［第１実施形態］
図１は、本発明の第１実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図である。図２は、図１におけるＡ−Ａ’断面に対応する模式断面図である。本実施形態に係る半導体装置は、ゲートオン時、基板表面に形成されたドレイン領域とソース領域との間を結ぶ横方向に主電流が流れる横型半導体装置である。

図２に示すように、ｐ型半導体層１２の表面に、第１のソース部Ｓ１、第２のソース部Ｓ２およびドレイン部Ｄが互いに離間して形成されている。ｐ型半導体層１２は、例えばシリコン基板１１に形成されたｐ型ウェルである。

第１のソース部Ｓ１は、ｎ^＋型の第１のソースコンタクト領域２１と、ｐ^＋型のバックゲートコンタクト領域２２と、第１のソースコンタクト領域２１よりもｎ型不純物濃度が低いｎ型領域２３とを有する。

第１のソースコンタクト領域２１、バックゲートコンタクト領域２２およびｎ型領域２３は、ｐ型半導体層１２の表面に形成されている。第１のソースコンタクト領域２１及びバックゲートコンタクト領域２２の表面からの深さは、略同じである。ｎ型領域２３の表面からの深さは、第１のソースコンタクト領域２１及びバックゲートコンタクト領域２２よりも浅い。

図１に示すように、第１のソースコンタクト領域２１、バックゲートコンタクト領域２２およびｎ型領域２３は、ストライプ状の平面パターンでレイアウトされている。バックゲートコンタクト領域２２は、一対の第１のソースコンタクト領域２１間に挟まれ、それら第１のソースコンタクト領域２１に隣接している。ｎ型領域２３は、バックゲートコンタクト領域２２との間に第１のソースコンタクト領域２１を挟んで、第１のソースコンタクト領域２１に隣接している。

第２のソース部Ｓ２は、ｎ^＋型の第２のソースコンタクト領域２４と、第２のソースコンタクト領域２４よりもｎ型不純物濃度が低いｎ型領域２５とを有する。

第２のソースコンタクト領域２４及びｎ型領域２５は、ｐ型半導体層１２の表面に形成されている。ｎ型領域２５の表面からの深さは、第２のソースコンタクト領域２４よりも浅い。第２のソースコンタクト領域２４及びｎ型領域２５は、ストライプ状の平面パターンでレイアウトされている。第２のソースコンタクト領域２４は、一対のｎ型領域２５間に挟まれ、それらｎ型領域２５に隣接している。

第２のソース部Ｓ２にはバックゲートコンタクト領域２２が形成されておらず、その分、第２のソース部Ｓ２とドレイン部Ｄとゲート電極Ｇとから形成されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、第１のソース部Ｓ１とドレイン部Ｄとゲート電極Ｇとから形成されるＭＯＳＦＥＴよりも、単位面積あたりのオン抵抗が低い。

ドレイン部Ｄは、ｎ^＋型のドレインコンタクト領域１５と、ドレインコンタクト領域１５よりもｎ型不純物濃度が低いｎ型の第１のドリフト領域１６と、同じくドレインコンタクト領域１５よりもｎ型不純物濃度が低いｎ型の第２のドリフト領域１７とを有する。

ドレインコンタクト領域１５、第１のドリフト領域１６および第２のドリフト領域１７は、ｐ型半導体層１２の表面に形成されている。第１のドリフト領域１６及び第２のドリフト領域１７の表面からの深さは、略同じである。また、第１のドリフト領域１６及び第２のドリフト領域１７の表面からの深さは、ドレインコンタクト領域１５よりも浅い。

ドレインコンタクト領域１５、第１のドリフト領域１６および第２のドリフト領域１７は、ストライプ状の平面パターンでレイアウトされている。ドレインコンタクト領域１５は、第１のドリフト領域１６と第２のドリフト領域１７との間に挟まれ、それら第１のドリフト領域１６及び第２のドリフト領域１７に隣接している。第２のドリフト領域１７の方が、第１のドリフト領域１６よりも、チャネル長方向（ドレイン−ソース間を結ぶ方向）の長さが長い。

ドレイン部Ｄは第１のソース部Ｓ１と第２のソース部Ｓ２との間に形成されている。すなわち、複数の第１のソース部Ｓ１と第２のソース部Ｓ２とが、各々の間にドレイン部Ｄを挟んで、チャネル長方向に交互にレイアウトされている。そして、第１のドリフト領域１６は第１のソース部Ｓ１の第１のソースコンタクト領域２１側に形成され、第２のドリフト領域１７は第２のソース部Ｓ２の第２のソースコンタクト領域２４側に形成されている。

比較的低不純物濃度の第１のドリフト領域１６および第２のドリフト領域１７は、それらとｐ型半導体層１２とのｐｎ接合付近に生じる空乏層の電界を緩和する。第１のドリフト領域１６、第２のドリフト領域１７のｎ型不純物濃度は、ドレインコンタクト領域１５、ソースコンタクト領域２１、２４のｎ型不純物濃度よりも、例えば１桁〜２桁ほど低い。

第１のソース部Ｓ１とドレイン部Ｄとの間、および第２のソース部Ｓ２とドレイン部Ｄとの間のｐ型半導体層１２の表面上には、ゲート絶縁膜１３が設けられている。ゲート絶縁膜１３上にはゲート電極Ｇが設けられている。ゲート電極Ｇにおけるチャネル長方向の両側面には、サイドウォール絶縁膜３２が設けられている。サイドウォール絶縁膜３２は、ｎ型領域２３、２５、第１のドリフト領域１６および第２のドリフト領域１７の上に、ゲート絶縁膜１３を介して設けられている。

第１のソース部Ｓ１、第２のソース部Ｓ２およびドレイン部Ｄの表面上には層間絶縁層３１が設けられている。また、層間絶縁層３１は、ゲート絶縁膜１３、ゲート電極Ｇおよびサイドウォール絶縁膜３２を覆っている。

層間絶縁層３１には、第１のソース部Ｓ１、第２のソース部Ｓ２およびドレイン部Ｄの各表面に達するコンタクトホールが形成されている。ドレインコンタクト領域１５に達するコンタクトホール内にはドレインコンタクト電極４１が設けられている。第１のソースコンタクト領域２１に達するコンタクトホール内にはソースコンタクト電極４２が設けられている。バックゲートコンタクト領域２２に達するコンタクトホール内にはバックゲートコンタクト電極４３が設けられている。第２のソースコンタクト領域２４に達するコンタクトホール内にはソースコンタクト電極４４が設けられている。

ドレインコンタクト電極４１は、層間絶縁層３１上に設けられた第１の主電極５１と接続されている。ソースコンタクト電極４２、４４及びバックゲートコンタクト電極４３は、層間絶縁層３１上に設けられた第２の主電極５２と接続されている。第１の主電極５１と第２の主電極５２とは互いに電気的に絶縁されている。

ドレインコンタクト領域１５、第１のソースコンタクト領域２１、バックゲートコンタクト領域２２、第２のソースコンタクト領域２４およびゲート電極Ｇの表面は、金属シリサイド（例えばコバルトシリサイド）化され、低抵抗化されている。

ドレインコンタクト領域１５はドレインコンタクト電極４１を介して第１の主電極５１と電気的に接続されている。第１のソースコンタクト領域２１及び第２のソースコンタクト領域２４は、それぞれ、ソースコンタクト電極４２、４４を介して第２の主電極５２と電気的に接続されている。バックゲートコンタクト領域２２はバックゲートコンタクト電極４３を介して第２の主電極５２と電気的に接続されている。ｐ型半導体層１２には、バックゲートコンタクト電極４３及びバックゲートコンタクト領域２２を介して、第２の主電極５２の電位と略同電位が与えられる。また、ゲート電極Ｇは、図示しないゲート配線などに接続されている。

以上説明した本実施形態に係る半導体装置において、第２の主電極５２に対して第１の主電極５１が高電位とされた状態で、ゲート電極Ｇに所望の制御電圧を印加すると、ゲート電極Ｇ下のｐ型半導体層１２の表層にｎチャネル（反転層）が形成される。これにより、ドレインコンタクト領域１５、第１のドリフト領域１６、ｎチャネル、ｎ型領域２３および第１のソースコンタクト領域２１を介して、なおかつドレインコンタクト領域１５、第２のドリフト領域１７、ｎチャネル、ｎ型領域２５および第２のソースコンタクト領域２４を介して、第１の主電極５１と第２の主電極５２との間に主電流が流れ、オン状態となる。

本実施形態に係る半導体装置は、電力制御用のパワーデバイスとしての用途に適している。パワーデバイスでは、低オン抵抗と高アバランシェ耐量の両立が要求される。

第２のソース部Ｓ２はバックゲートコンタクト領域２２がないため、その分面積が小さく、第２のソース部Ｓ２とドレイン部Ｄとゲート電極Ｇとから形成されるＭＯＳＦＥＴは、第１のソース部Ｓ１とドレイン部Ｄとゲート電極Ｇとから形成されるＭＯＳＦＥＴよりも、単位面積あたりのオン抵抗（Ｒｏｎ・Ａ）が小さくなっている。しかし、第２のソース部Ｓ２だけではアバランシェ耐量が低く、アバランシェブレークダウンが生じると素子が破壊に至る懸念がある。そこで、第２のソース部Ｓ２とは別に第１のソース部Ｓ１を設けており、この第１のソース部Ｓ１はｐ^＋型のバックゲートコンタクト領域２２を有するため、この部分はアバランシェ耐量が高くなっている。

したがって、本実施形態では、よりアバランシェ耐量の高い構造である第１のソース部Ｓ１側で、よりアバランシェブレークダウンしやすくなるようにしている。具体的には、第２のソース部Ｓ２側に形成された第２のドリフト領域１７よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域１６の方が、チャネル長方向の長さが短くなるようにしている。

第２の主電極５２に対して第１の主電極５１が高電位にされると、高電位側のドレイン部Ｄのｎ型の領域（ドレインコンタクト領域１５、第１のドリフト領域１６、第２のドリフト領域１７）と、ｐ型半導体層１２とのｐｎ接合に逆方向バイアスが印加された状態となり、そのｐｎ接合から空乏層が拡がる。このとき、第２のドリフト領域１７よりも第１のドリフト領域１６の方が長さが短いことから、第１のドリフト領域１６とｐ型半導体層１２とのｐｎ接合に、より大きい電界がかかり、その部分付近でアバランシェブレークダウンが起きやすくなる。

このアバランシェブレークダウンポイントの近くにはｐ^＋型のバックゲートコンタクト領域２２が形成されているため、アバランシェブレークダウンで発生したキャリア（正孔）はバックゲートコンタクト領域２２を介して第２の主電極５２へと排出される。これにより、アバランシェブレークダウンによる素子破壊を防ぐことができる。

なお、アバランシェブレークダウンが起きても、例えば寄生のインダクタンスに蓄えられたエネルギーを逃がす程度の電流で済み、素子の破壊には至らないように、各要素のサイズや不純物濃度が設計される。

以上説明したように本実施形態では、バックゲートコンタクト領域２２を有する第１のソース部Ｓ１と、バックゲートコンタクト領域２２を有さない第２のソース部Ｓ２とを形成し、且つドレイン部Ｄのドリフト領域における第１のソース部Ｓ１側でアバランシェブレークダウンが起きやすい構造にすることで、素子全体として高いアバランシェ耐量を持ちつつ、素子全体で平均して低オン抵抗な構造を実現できる。

なお、第１のソース部Ｓ１と第２のソース部Ｓ２とはドレイン部Ｄを挟んで交互にレイアウトすることに限らない。例えば、第１のソース部Ｓ１が複数続いて形成される領域があってもかまわない。ただし、バックゲートコンタクト領域２２を有さない第２のソース部Ｓ２が複数続いて形成されることは、アバランシェ耐量の低下が懸念される点で、あまり望ましくない。

第１のソース部Ｓ１と第２のソース部Ｓ２とをドレイン部Ｄを挟んで交互にレイアウトすることで、素子の面方向に局所的にアバランシェ耐量が低い箇所やオン抵抗が高い箇所が偏在することを回避でき、素子全体にわたって平均的に高アバランシェ耐量且つ低オン抵抗を実現できる。

次に、本実施形態に係る半導体装置の製造方法について説明する。

まず、基板１１の表層部にｐ型半導体層１２を形成する。その後、ｐ型半導体層１２の表面上にゲート絶縁膜１３を形成し、さらにゲート絶縁膜１３上にゲート電極Ｇを形成する。ゲート電極Ｇのパターニング後、パターニングされたゲート電極Ｇをマスクにしてｎ型不純物のイオン注入を行い、ｎ型領域２３、２５、第１のドリフト領域１６および第２のドリフト領域１７となるｎ型領域を浅い位置に形成する。

その後、ゲート電極Ｇの側面に、サイドウォール絶縁膜３２を形成する。このとき、第２のドリフト領域１７の上に設けられることになるサイドウォール絶縁膜３２の横方向の厚みが、第１のドリフト領域１６の上に設けられることになるサイドウォール絶縁膜３２の横方向の厚みよりも厚くなるようにする。

そして、サイドウォール絶縁膜３２及びゲート電極Ｇをマスクにして、ｎ型不純物のイオン注入を行ってドレインコンタクト領域１５、ソースコンタクト領域２１、２４を形成し、さらにｐ型不純物のイオン注入を行ってバックゲートコンタクト領域２２を形成する。これにより、セルフアライン的に、サイドウォール絶縁膜３２の横方向の厚みに応じて、サイドウォール絶縁膜３２の下の第１のドリフト領域１６と第２のドリフト領域１７との長さに差が生じる。

その後、ドレインコンタクト領域１５、ソースコンタクト領域２１、２４、バックゲートコンタクト領域２２、ゲート電極Ｇの表面に対する金属シリサイド化処理、層間絶縁層３１の形成、コンタクト電極４１〜４４の形成、第１の主電極５１、第２の主電極５２の形成などが行われる。

［第２実施形態］
図３は、本発明の第２実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図である。図４は、図３におけるＢ−Ｂ’断面に対応する模式断面図である。なお、前述した第１実施形態と同じ要素には同じ符号を付している。

本実施形態では、ドレイン部Ｄにおける第１のドリフト領域１８と第２のドリフト領域１９の構成が、上記第１実施形態と異なる。

ドレイン部Ｄは、ｎ^＋型のドレインコンタクト領域１５と、ドレインコンタクト領域１５よりもｎ型不純物濃度が低いｎ型の第１のドリフト領域１８と、同じくドレインコンタクト領域１５よりもｎ型不純物濃度が低いｎ型の第２のドリフト領域１９とを有する。

第１のドリフト領域１８と第２のドリフト領域１９のチャネル長方向の長さは略同じであるが、第１のドリフト領域１８の方が第２のドリフト領域１９よりもｎ型不純物濃度が高くなっている。ただし、第１のドリフト領域１８のｎ型不純物濃度は、ドレインコンタクト領域１５のｎ型不純物濃度よりは低い。例えば、第１のドリフト領域１８が形成される領域に対するｎ型不純物のドーズ量を、第２のドリフト領域１９が形成される領域に対するｎ型不純物のドーズ量よりも高くする。

本実施形態では、第２のソース部Ｓ２側に形成された第２のドリフト領域１９よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域１８の方がｎ型不純物濃度が高くなるようにすることで、よりアバランシェ耐量の高い構造である第１のソース部Ｓ１側で、よりアバランシェブレークダウンしやすくなるようにしている。

すなわち、第２のドリフト領域１９よりも第１のドリフト領域１８の方がｎ型不純物濃度が高いことから、第１のドリフト領域１８とｐ型半導体層１２とのｐｎ接合に、より大きい電界がかかり、その部分付近でアバランシェブレークダウンが起きやすくなる。このアバランシェブレークダウンポイントの近くにはｐ^＋型のバックゲートコンタクト領域２２が形成されているため、アバランシェブレークダウンで発生したキャリア（正孔）はバックゲートコンタクト領域２２を介して第２の主電極５２へと排出される。これにより、アバランシェブレークダウンによる素子破壊を防ぐことができる。

このように本実施形態においても、バックゲートコンタクト領域２２を有する第１のソース部Ｓ１と、バックゲートコンタクト領域２２を有さない第２のソース部Ｓ２とを形成し、且つドレイン部Ｄのドリフト領域における第１のソース部Ｓ１側でアバランシェブレークダウンが起きやすい構造にすることで、素子全体として高いアバランシェ耐量を持ちつつ、素子全体で平均して低オン抵抗な構造を実現できる。

なお、第１の実施形態と第２の実施形態とを組み合わせてもよい。すなわち、第２のソース部Ｓ２側に形成された第２のドリフト領域よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域の方が、チャネル長方向の長さが短く、且つｎ型不純物濃度が高くすることで、第１のソース部Ｓ１側で、よりアバランシェブレークダウンが起きやすくなるようにしてもよい。

［第３実施形態］
図５は、本発明の第３実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図である。図６は、図５におけるＣ−Ｃ’断面に対応する模式断面図である。図７は、図５におけるＤ−Ｄ’断面に対応する模式断面図である。なお、前述した実施形態と同じ要素には同じ符号を付している。

本実施形態では、第１のソース部Ｓ１における第１のソースコンタクト領域２１と、バックゲートコンタクト領域２２との平面レイアウトが、上記実施形態と異なる。

図５に示すように、バックゲートコンタクト領域２２は、第１のソースコンタクト領域２１に周囲を囲まれて選択的に形成されている。第１のソースコンタクト領域２１と、バックゲートコンタクト領域２２とは、チャネル幅方向（チャネル長方向に対して直交する方向）に交互にレイアウトされている。

このレイアウトは、第１、第２実施形態のようなストライプ状のレイアウトに比べて、第１のソース部Ｓ１の面積を小さくすることができるため、単位面積あたりのオン抵抗の低減に有利である。

なお、第１、第２実施形態のように第１のソースコンタクト領域２１とバックゲートコンタクト領域２２とがストライプ状にレイアウトされたものは、第３実施形態のレイアウトに比べて、単位チャネル幅あたりのオン抵抗は小さくなり、これにより、ゲート容量の低減が図れ、高周波スイッチング用途に適している。

また、本実施形態でも、第１の実施形態と同様、第２のソース部Ｓ２側に形成された第２のドリフト領域１７よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域１６の方がチャネル長方向の長さが短くなるようにすることで、よりアバランシェ耐量の高い構造である第１のソース部Ｓ１側で、よりアバランシェブレークダウンしやすくなるようにしている。

したがって、本実施形態においても、バックゲートコンタクト領域２２を有する第１のソース部Ｓ１と、バックゲートコンタクト領域２２を有さない第２のソース部Ｓ２とを形成し、且つドレイン部Ｄのドリフト領域における第１のソース部Ｓ１側でアバランシェブレークダウンが起きやすい構造にすることで、素子全体として高いアバランシェ耐量を持ちつつ、素子全体で平均して低オン抵抗な構造を実現できる。

なお、第２の実施形態のように、第２のソース部Ｓ２側に形成された第２のドリフト領域よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域の方がｎ型不純物濃度が高くなるようにすることで、第１のソース部Ｓ１側でよりアバランシェブレークダウンしやすくなるようにしてもよい。もちろん、第２のドリフト領域よりも第１のドリフト領域の方が、チャネル長方向の長さが短く、且つｎ型不純物濃度を高くすることで、第１のソース部Ｓ１側で、よりアバランシェブレークダウンが起きやすくなるようにしてもよい。

［第４実施形態］
図８は、本発明の第４実施形態に係る半導体装置の模式断面図である。なお、前述した実施形態と同じ要素には同じ符号を付している。

本実施形態では、ｐ型半導体層１２の表層部にｐ型半導体層１２よりもｐ型不純物濃度が高いｐ型ウェル６５が形成されている。そのｐ型ウェル６５の表面に、第１のソースコンタクト領域２１、バックゲートコンタクト領域２２、ｎ型領域２３、第１のドリフト領域１８が形成されている。

第２のドリフト領域１９近傍には、ｐ型ウェル６５は形成されていない。したがって、よりｐ型不純物濃度が高い第１のドリフト領域１８側でアバランシェブレークダウンが起きやすい。したがって、本実施形態においても、バックゲートコンタクト領域２２を有する第１のソース部Ｓ１と、バックゲートコンタクト領域２２を有さない第２のソース部Ｓ２とを形成し、且つドレイン部Ｄのドリフト領域における第１のソース部Ｓ１側でアバランシェブレークダウンが起きやすい構造にすることで、素子全体として高いアバランシェ耐量を持ちつつ、素子全体で平均して低オン抵抗な構造を実現できる。

さらに本実施形態では、アバランシェブレークダウンで生じた正孔がバックゲートコンタクト領域２２へと至る排出経路に、ｐ型半導体層１２に比べてｐ型不純物濃度が高いｐ型ウェル６５が形成されていることから、正孔の排出抵抗の低減が図れ、正孔の排出を促進でき、アバランシェ耐量の向上が図れる。

なお、前述した第１、第２の実施形態に対して第４の実施形態を組み合わせることも可能である。すなわち、図８に示す構造において、第２のソース部Ｓ２側に形成された第２のドリフト領域１９よりも、第１のソース部Ｓ１側に形成された第１のドリフト領域１８の方がチャネル長方向の長さが短くなるようにしてもよいし、第１のドリフト領域１８の方がｎ型不純物濃度が高くなるようにしてもよいし、第１のドリフト領域１８の方が、チャネル長方向の長さが短く、且つｎ型不純物濃度が高くなるようにしてもよい。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１２…ｐ型半導体層、１５…ドレインコンタクト領域、１６，１８…第１のドリフト領域、１７，１９…第２のドリフト領域、２１…第１のソースコンタクト領域、２２…バックゲートコンタクト領域、２４…第２のソースコンタクト領域、６５…ｐ型ウェル、Ｄ…ドレイン部、Ｓ１…第１のソース部、Ｓ２…第２のソース部、Ｇ…ゲート電極

Claims

第１導電型の半導体層と、
前記半導体層の表面に形成された第２導電型の第１のソースコンタクト領域と、前記第１のソースコンタクト領域に隣接して前記半導体層の表面に形成された第１導電型のバックゲートコンタクト領域とを有する第１のソース部と、
前記第１のソース部に対して離間して前記半導体層の表面に形成された第２導電型の第２のソースコンタクト領域を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部と、
前記第１のソース部及び前記第２のソース部に対して離間して前記半導体層の表面に形成された第２導電型のドレインコンタクト領域と、前記ドレインコンタクト領域と前記第１のソースコンタクト領域との間の前記半導体層の表面に前記ドレインコンタクト領域に隣接して形成され、前記ドレインコンタクト領域よりも第２導電型不純物濃度が低い第２導電型の第１のドリフト領域と、前記ドレインコンタクト領域と前記第２のソースコンタクト領域との間の前記半導体層の表面に前記ドレインコンタクト領域に隣接して形成され、前記ドレインコンタクト領域よりも第２導電型不純物濃度が低い第２導電型の第２のドリフト領域とを有するドレイン部と、
前記ドレインコンタクト領域と電気的に接続された第１の主電極と、
前記第１のソースコンタクト領域、前記バックゲートコンタクト領域および前記第２のソースコンタクト領域と電気的に接続された第２の主電極と、
前記第１のソースコンタクト領域と前記第１のドリフト領域との間の前記半導体層の表面上、および前記第２のソースコンタクト領域と前記第２のドリフト領域との間の前記半導体層の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記第２のドリフト領域の方が前記第１のドリフト領域よりも、チャネル長方向の長さが長いことを特徴とする半導体装置。
前記第１のドリフト領域の方が前記第２のドリフト領域よりも、第２導電型不純物濃度が高いことを特徴とする請求項１記載の半導体装置。
前記半導体層の表層部に形成され、前記半導体層よりも第１導電型不純物濃度が高い第１導電型のウェルをさらに備え、
前記ウェルの表面に、前記第１のソースコンタクト領域、前記バックゲートコンタクト領域および前記第１のドリフト領域が形成されたことを特徴とする請求項１または２に記載の半導体装置。
複数の前記第１のソース部と複数の前記第２のソース部とが、各々の前記第１のソース部と各々の前記第２のソース部との間に前記ドレイン部を挟んで、チャネル長方向に交互にレイアウトされていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記第１のソースコンタクト領域及び前記バックゲートコンタクト領域はストライプ状の平面パターンで形成され、一対の前記第１のソースコンタクト領域の間に前記バックゲートコンタクト領域が挟まれていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
前記第１のソースコンタクト領域と前記バックゲートコンタクト領域とが、チャネル幅方向に交互に形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
前記第２のソース部と前記ドレイン部と前記ゲート電極とから形成されるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は、前記第１のソース部と前記ドレイン部と前記ゲート電極とから形成されるＭＯＳＦＥＴよりも、単位面積あたりのオン抵抗が低いことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。