JP2008166708A - 半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 34
- 210000000746 body region Anatomy 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- Manufacturing & Machinery (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、第１導電型の半導体基板（ｎ型基板５０）と、前記半導体基板（５０）に形成された第２導電型のベース領域（ｐ型ベース領域５４）と、前記ベース領域（５４）内に形成され、前記基板（５０）の反対面に形成された高濃度第１導電型のソース領域（ｎ型ソース領域５６）と、前記ソース領域（５６）とベース領域（５４）を貫通して形成され、相違する幅と形状に形成される第１トレンチＴ１、第２トレンチＴ２と、を含む。
【選択図】図２
【解決手段】半導体素子は、第１導電型の半導体基板（ｎ型基板５０）と、前記半導体基板（５０）に形成された第２導電型のベース領域（ｐ型ベース領域５４）と、前記ベース領域（５４）内に形成され、前記基板（５０）の反対面に形成された高濃度第１導電型のソース領域（ｎ型ソース領域５６）と、前記ソース領域（５６）とベース領域（５４）を貫通して形成され、相違する幅と形状に形成される第１トレンチＴ１、第２トレンチＴ２と、を含む。
【選択図】図２
Description
本発明は、半導体素子及びその製造方法に関する。
電力用ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、バイポーラトランジスタに比べて高い入力インピーダンスを有するので、ゲート駆動回路が非常に簡単である。また、電力用ＭＯＳＦＥＴは、ユニポーラ（ｕｎｉｐｏｌａｒ）素子であるので、素子がターンオフされる間、小数キャリアによる蓄積または再結合による時間遅延が発生ないという長所を有する。ＭＯＳＦＥＴは、スイッチングモードパワーサプライ（ｓｗｉｔｃｈｉｎｇ ｍｏｄｅ ｐｏｗｅｒ ｓｕｐｐｌｙ）、ランプバラスト（ｌａｍｐ ｂａｌｌａｓｔ）及びモータ駆動回路に使用される。電力用ＭＯＳＦＥＴとしては、プレーナー拡散（ｐｌａｎａｒ ｄｉｆｆｕｓｉｏｎ）技術を用いるドレイン拡張（ｄｒａｉｎ ｅｘｔｅｎｄｅｄ）ＭＯＳＦＥＴ構造が使用される。半導体基板を所定深さでエッチングしてトレンチ（ｔｒｅｎｃｈ）を形成し、その内部をゲート導電層で埋め込むトレンチゲート型ＭＯＳＦＥＴ構造が研究されている。トレンチゲート型ＭＯＳＦＥＴは、単位面積当たりセル密度を増加させ、素子間の接合電界効果トランジスタ（ＪＦＥＴ）抵抗を減少させることで、高集積化と共に低いソース‐ドレインオン抵抗（Ｒｄｓ（ｏｎ））を具現することができる。
トレンチゲート型ＭＯＳＦＥＴのセル（ｃｅｌｌ）を成すトレンチ形状には、ストライプ（ｓｔｒｉｐｅ）状と十字状などがある。ストライプ状トレンチゲートは、トレンチの側壁に沿ってｎ＋ソース領域（またはｐ＋ソース領域）とｐ型ボディ（ｂｏｄｙ）領域（またはｎ型ボディ領域）が連結されている。ストライプ状トレンチ構造は、ソースとボディ領域に与えられる電圧がトレンチに沿って均一に分布されている。しかし、十字状トレンチ構造に比べてセルの密度が低いので、オン（ｏｎ）抵抗値が大きくなり得る。十字状トレンチ構造は、ｎ＋ソース領域（またはｐ＋ソース領域）とｐ型ボディ領域（またはｎ型ボディ領域）がトレンチに孤立されて、ソースとボディコンタクト物質のみにより電気的に連結される構造である。トレンチＭＯＳＦＥＴでは、単位面積当たりドレイン電流が流れる領域を多く確保するために、セルの密度が重要である。
本発明は、半導体素子及びその製造方法を提供する。
本発明は、トレンチゲートＭＯＳＦＥＴで、セルの密度を上げることができる構造の半導体素子及びその製造方法を提供する。
本発明は、トレンチゲートＭＯＳＦＥＴで、トレンチの側壁に沿ってソース領域とボディ領域が連結されることができる構造の半導体素子及びその製造方法を提供する。
本発明に係る半導体素子は、基板、エピタキシャル層、トレンチ構造のゲート、ソース領域を含む半導体素子において、前記トレンチは、各々相違する幅を有する複数のトレンチが交互に配列される。
本発明に係る半導体素子は、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型のベース領域と、前記ベース領域内に形成され、前記基板の反対面に形成された高濃度第１導電型のソース領域と、前記ソース領域とベース領域を貫通して形成され、相違する幅と形状に形成される第１、第２トレンチと、を含む。
本発明に係る半導体素子の製造方法は、第１導電型の半導体基板内に、第２導電型の不純物を選択的に注入して、前記基板内に所定深さを有する第２導電型のベース領域を形成するステップと、前記基板の反対面の前記ベース領域表面に、高濃度第１導電型のソース領域を形成するステップと、前記ソース領域とベース領域を貫通して形成し、相違する幅と形状の第１トレンチ及び第２トレンチを形成するステップと、を含む。
本発明によれば、トレンチゲートを有するＭＯＳＦＥＴ素子で、セルの密度を上げ、オン抵抗（Ｒｄｓ ｏｎ）を減らして、電気的特性を向上させることができる。
以下、添付図面に基づき、実施例を詳細に説明する。図面において、同一な構成要素または部品には、なるべく同一な参照符号を付けている。実施例を説明するにおいて、関連する公知機能または構成に対する具体的な説明は、実施例の要旨を明白にするために省略する。
また、実施例の説明において、各層（膜）、領域、パターンまたは構造物が基板、各層（膜）、領域、パッドまたはパタンの「上（ｏｎ／ａｂｏｖｅ／ｏｖｅｒ／ｕｐｐｅｒ）」に、または「下（ｄｏｗｎ／ｂｅｌｏｗ／ｕｎｄｅｒ／ｌｏｗｅｒ）」に形成されると記載される場合に、その意味は、各層（膜）、領域、パッド、パターンまたは構造物が直接基板、各層（膜）、領域、パッドまたはパターンに接触して形成されると解釈可能で、他の層（膜）、他の領域、他のパッド、他のパターンまたは他の構造物がその間に追加的に形成されるとも解釈され得る。したがって、その意味は本出願文書の技術的思想により判断するべきである。
図１は、実施例に係る半導体素子を示す平面図であって、図２は、図１のＡ−Ａ’断面図である。
図１及び図２に示すように、実施例の半導体素子は、高濃度の第１導電型基板、例えば、ｎ型基板５０上に形成されている低濃度のｎ型エピタキシャル層５２を含む。前記エピタキシャル層５２内には、低濃度の第２導電型ベース領域、例えば、ｐ型ベース領域５４が形成されている。前記ベース領域５４内には、高濃度のｎ型ソース領域５６が形成されている。前記エピタキシャル層５２の一側表面には、第１トレンチＴ１及び第２トレンチＴ２が所定深さで形成されている。
前記第１トレンチＴ１と第２トレンチＴ２は、相違する幅（Ｗ）と形状に形成されている。例えば、前記第１トレンチＴ１は、前記第２トレンチＴ２より大きい直径の円筒状に形成され得る。前記第２トレンチＴ２は、前記第１トレンチＴ１の直径よりは小さい長さの四角柱状に形成され得る。
前記第１トレンチＴ１と第２トレンチＴ２は、周期的に交互に配列される。実施例では、全ての第１トレンチＴ１の幅Ｗ１は同一であって、全ての第２トレンチＴ２の幅Ｗ２は同一である。実施例では、第１トレンチＴ１と第２トレンチＴ２が各々一つずつ交互に配列されている。しかし、第１トレンチＴ１と第２トレンチＴ２が、各々二つ以上ずつ連続して、交互に配列されることもできる。実施例で、第１トレンチＴ１と第２トレンチＴ２は、相違する幅を有し、相違する形状に形成され、交互に配列されている。ここで、幅とは、図面を参照する説明の便宜上使用しているものであって、長さと表現しても同一な意味で使用されることができる。第１トレンチＴ１と第２トレンチＴ２は、互いに連結され、交互に連続する。
前記第１トレンチＴ１の表面と第２トレンチＴ２の表面には、ゲート酸化膜５８が形成されている。前記ゲート酸化膜５８上には、前記第１トレンチＴ１と第２トレンチＴ２を埋め込むゲート導電層６０が形成されている。前記ゲート導電層６０上には、層間絶縁層（図示せず）が形成されている。前記層間絶縁層内には、ソースコンタクト（図示せず）及びゲートコンタクト（図示せず）が形成されている。前記層間絶縁層上に、ゲート配線層（図示せず）及びソース配線層（図示せず）が形成されている。前記ゲート配線層は、ゲートコンタクトを介して前記ゲート導電層６０と電気的に接続される。前記ソース配線層は、ソースコンタクトを介して前記ソース領域（５６）と電気的に接続される。
前述したように、実施例によれば、ＭＯＳＦＥＴのトレンチが、図１及び図２に示すように、相違する幅（または長さ）と形状に形成され、相互連結されたトレンチ構造物として形成される。ここで、ドレイン電流は素子の垂直方向に流れるが、電流がトレンチ、すなわち、円柱の表面に沿って流れるとき、チャネルの垂直方向の断面積がストライプ状に形成されたトレンチより広くなる。したがって、同一な大きさの素子の面積において、ストライプ状トレンチより大きいチャネル密度を有することができる。
以下、実施例に係る半導体素子の製造方法を説明する。
図３に示すように、高濃度の第１導電型基板、例えば、ｎ型半導体基板５０上に、低濃度のｎ型エピタキシャル層５２を形成する。エピタキシャル層５２内に、第２導電型ベース領域を形成する。例えば、ｐ型不純物と第１導電型不純物を選択的に注入した後アニーリングして、基板の反対面の前記エピタキシャル層５２の表面に、所定深さを有する第２導電型ベース領域５４を形成する。前記ベース領域５４の表面に、高濃度の第１導電型ソース領域５６を形成する。
前記ソース領域５６が形成された結果物上に、図１に図示されたようなトレンチ構造物パターン、すなわち、第１トレンチパターンと第２トレンチパターンが形成されたマスク（図示せず）を形成し、前記マスクをエッチングマスクとして用いるトレンチエッチング工程を行って、前記ソース領域５６とベース領域５４を貫通する第１トレンチＴ１と第２トレンチＴ２を形成する。続いて、前記第１トレンチＴ１の表面と第２トレンチＴ２の表面に、ゲート酸化膜５８を形成する。ゲート酸化膜５８はゲート絶縁膜である。第１及び第２トレンチＴ１、Ｔ２を形成した後、トレンチエッチング工程により損傷されたトレンチの表面を回復させるために、犠牲酸化工程を行うこともできる。
次に、図４に示すように、ゲート酸化膜５８が形成された結果物上に、導電層、例えば、不純物がドープされたポリシリコン層を形成した後パターニングして、前記トレンチＴ１、Ｔ２を埋め込むゲート導電層６０を形成する。
次に、ゲート導電層６０が形成された結果物の全面に、絶縁物を蒸着した後パターニングして、その内部にソースコンタクト（図示せず）及びゲートコンタクト（図示せず）が形成された層間絶縁層（図示せず）を形成する。層間絶縁層が形成された結果物全面に、導電物、例えば、金属を蒸着した後パターニングして、前記ゲートコンタクトを介して前記ゲート導電層６０と電気的に接続されるゲート配線層（図示せず）と、前記ソースコンタクトを介して前記ソース領域５６及びベース領域５４と電気的に接続されるソース配線層（図示せず）を形成する。
実施例によれば、ＭＯＳＦＥＴのトレンチが相違する幅（または長さ）と形状に形成され、相互連結されたトレンチ構造物として形成されるので、ドレイン電流は素子の垂直方向に流れる。電流が円柱のトレンチ表面に流れるとき、チャネルの垂直方向の断面積がストライプ状に形成されたトレンチより広くなって、同一な大きさの素子面積において、ストライプ状トレンチより高いチャネル密度を有することができ、素子の電気的特性が向上する。
５０ 基板、 ５２ エピタキシャル層、 ５４ ベース領域、 ５６ ソース領域、 ５８ ゲート酸化膜、 ６０ ゲート導電層、Ｔ１ 第１トレンチ、 Ｔ２ 第２トレンチ。
Claims (17)
- 第１導電型の半導体基板と、
前記半導体基板に形成された第２導電型のベース領域と、
前記ベース領域内に形成され、前記基板の反対面に形成された高濃度第１導電型のソース領域と、
前記ソース領域とベース領域を貫通して形成され、相違する幅と形状に形成される第１、第２トレンチと、を含むことを特徴とする半導体素子。 - 前記第１トレンチは、前記第２トレンチより大きい直径の円筒状に形成されることを特徴とする請求項１に記載の半導体素子。
- 前記第２トレンチは、前記第１トレンチの直径より小さい長さの四角柱状に形成されることを特徴とする請求項１に記載の半導体素子。
- 前記第１トレンチと第２トレンチは、交互に配列されることを特徴とする請求項１に記載の半導体素子。
- 第１導電型の半導体基板内に、第２導電型の不純物を選択的に注入して、前記基板内に所定深さを有する第２導電型のベース領域を形成するステップと、
前記基板の反対面の前記ベース領域表面に、高濃度第１導電型のソース領域を形成するステップと、
前記ソース領域とベース領域を貫通して形成し、相違する幅と形状の第１トレンチ及び第２トレンチを形成するステップと、を含むことを特徴とする半導体素子の製造方法。 - 前記第１トレンチは、前記第２トレンチより大きい直径の円筒状に形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記第２トレンチは、前記第１トレンチの直径より小さい長さの四角柱状に形成されることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記第１トレンチと第２トレンチは、交互に配列されることを特徴とする請求項５に記載の半導体素子の製造方法。
- 基板、エピタキシャル層、トレンチ構造のゲート及びソース領域を含む半導体素子において、前記トレンチは、各々相違する幅を有する複数のトレンチが交互に配列されることを特徴とする半導体素子。
- 前記トレンチは、相違する形状を有することを特徴とする請求項９に記載の半導体素子。
- 前記トレンチは、円柱状と四角柱状のうち何れか一つが各々選択されることを特徴とする請求項９に記載の半導体素子。
- 前記トレンチは、円柱状の第１トレンチと、四角柱状の第２トレンチのうち何れか一つが各々選択され、第１トレンチの幅は第２トレンチの幅より大きいことを特徴とする請求項９に記載の半導体素子。
- 前記トレンチは、各々相違する幅を有する複数のトレンチが連続して配列されることを特徴とする請求項９に記載の半導体素子。
- 前記トレンチは、各々相違する幅を有する複数のトレンチが隣接して配列されることを特徴とする請求項９に記載の半導体素子。
- 前記トレンチは、相違する幅を有する二つのトレンチが一つずつ交互に配列されることを特徴とする請求項９に記載の半導体素子。
- 前記基板は、平面から見たとき、横方向と縦方向の両方に対して、相違する幅を有する複数のトレンチが配列される構造を有することを特徴とする請求項９に記載の半導体素子。
- 各々相違する幅を有する前記複数のトレンチは、互いに連結されることを特徴とする請求項９に記載の半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2006-0134452 | 2006-12-27 | ||
| KR1020060134452A KR100832718B1 (ko) | 2006-12-27 | 2006-12-27 | 트랜치 게이트 모스 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008166708A true JP2008166708A (ja) | 2008-07-17 |
| JP5091614B2 JP5091614B2 (ja) | 2012-12-05 |
Family
ID=39465902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007266976A Expired - Fee Related JP5091614B2 (ja) | 2006-12-27 | 2007-10-12 | 半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7683425B2 (ja) |
| JP (1) | JP5091614B2 (ja) |
| KR (1) | KR100832718B1 (ja) |
| CN (1) | CN101211918B (ja) |
| DE (1) | DE102007048982A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859026B2 (en) * | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| US7948094B2 (en) * | 2007-10-22 | 2011-05-24 | Rohm Co., Ltd. | Semiconductor device |
| US20100090270A1 (en) * | 2008-10-10 | 2010-04-15 | Force Mos Technology Co. Ltd. | Trench mosfet with short channel formed by pn double epitaxial layers |
| US10199465B2 (en) | 2014-06-24 | 2019-02-05 | General Electric Company | Cellular layout for semiconductor devices |
| US10192958B2 (en) | 2014-06-24 | 2019-01-29 | General Electric Company | Cellular layout for semiconductor devices |
| DE102022205957A1 (de) | 2022-06-13 | 2023-12-14 | Robert Bosch Gesellschaft mit beschränkter Haftung | Power-FinFET mit variabler Grabenbreite |
| CN117650181A (zh) * | 2024-01-30 | 2024-03-05 | 深圳市冠禹半导体有限公司 | 一种提高沟槽mosfet元胞密度的工艺及沟槽mosfet |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260650A (ja) * | 1996-03-22 | 1997-10-03 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｆｅｔおよびその製造方法 |
| JP2002083963A (ja) * | 2000-06-30 | 2002-03-22 | Toshiba Corp | 半導体素子 |
| JP2004006598A (ja) * | 2002-04-26 | 2004-01-08 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JP2005150246A (ja) * | 2003-11-12 | 2005-06-09 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331844B1 (ko) * | 1998-02-12 | 2002-05-10 | 박종섭 | 씨모스소자 |
| JP2001024193A (ja) | 1999-07-13 | 2001-01-26 | Hitachi Ltd | トレンチゲート型半導体装置およびその製造方法 |
| JP2001284584A (ja) | 2000-03-30 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6376315B1 (en) * | 2000-03-31 | 2002-04-23 | General Semiconductor, Inc. | Method of forming a trench DMOS having reduced threshold voltage |
| WO2001088997A2 (en) * | 2000-05-13 | 2001-11-22 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor device and method of making the same |
| JP4398185B2 (ja) | 2003-06-24 | 2010-01-13 | セイコーインスツル株式会社 | 縦形ｍｏｓトランジスタ |
| JP4449428B2 (ja) | 2003-11-17 | 2010-04-14 | 富士電機システムズ株式会社 | 半導体装置の製造方法および半導体装置の試験方法 |
| DE102005041108B3 (de) * | 2005-08-30 | 2007-05-31 | Infineon Technologies Ag | Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor |
-
2006
- 2006-12-27 KR KR1020060134452A patent/KR100832718B1/ko not_active IP Right Cessation
-
2007
- 2007-10-12 DE DE102007048982A patent/DE102007048982A1/de not_active Withdrawn
- 2007-10-12 JP JP2007266976A patent/JP5091614B2/ja not_active Expired - Fee Related
- 2007-10-29 CN CN2007101815993A patent/CN101211918B/zh not_active Expired - Fee Related
- 2007-10-31 US US11/930,383 patent/US7683425B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260650A (ja) * | 1996-03-22 | 1997-10-03 | Fuji Electric Co Ltd | 炭化ケイ素トレンチｆｅｔおよびその製造方法 |
| JP2002083963A (ja) * | 2000-06-30 | 2002-03-22 | Toshiba Corp | 半導体素子 |
| JP2004006598A (ja) * | 2002-04-26 | 2004-01-08 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JP2005150246A (ja) * | 2003-11-12 | 2005-06-09 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100832718B1 (ko) | 2008-05-28 |
| CN101211918B (zh) | 2010-06-09 |
| JP5091614B2 (ja) | 2012-12-05 |
| US7683425B2 (en) | 2010-03-23 |
| DE102007048982A1 (de) | 2008-07-03 |
| CN101211918A (zh) | 2008-07-02 |
| US20080157192A1 (en) | 2008-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110223 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120306 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120828 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| LAPS | Cancellation because of no payment of annual fees |