JP2001284584A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ゲートトレンチのコーナー部やベース領域の
先端部分電界集中を緩和し耐圧を向上させた半導体装置
及びその製造方法を提供する。 【解決手段】 ベース領域５の一部に縦方向にベース領
域の他の部分より不純物濃度の低い不純物拡散領域９を
形成する。この不純物拡散領域９を形成することにより
ベース領域側に空乏層を伸ばして耐圧を向上させること
ができる。ベース領域の一部に導電膜１０が埋め込まれ
たトレンチを形成し、その側壁及び底部にベース領域と
同じ導電型の不純物をベース領域の不純物濃度より低濃
度にイオン注入し、拡散して前記不純物拡散領域が形成
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、逆バイアスでの耐
圧を向上させる主としてディスクリート半導体素子に使
用される半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図６は、従来のトレンチゲート構造の電
力用（高耐圧系）縦型ＭＯＳＦＥＴの断面図である。電
力用縦型ＭＯＳＦＥＴは、オン電圧を改善するためにチ
ャネル密度を向上させることのできるトレンチゲート構
造が多く採用されている。Ｎ型シリコン半導体基板１１
１の第１の主面には、Ｎ型エピタキシャル半導体層が形
成されており、この半導体層は、Ｎ−ドレイン領域（Ｎ
型ドレイン領域）１０６、１１１を構成している。第２
の主面（裏面）には、ドレイン電極１１２が形成されて
いる。Ｎ型エピタキシャル半導体層の上の部分には部分
的にＰ型ベース領域１０５が形成されている。このＮ型
エピタキシャル半導体層には、Ｐ型ベース領域１０５の
上にＮ型ソース領域１０４が形成されている。Ｎ型ソー
ス領域１０４の表面から先端部分がＮ型ドレイン領域１
０６に至るトレンチが形成されており、その側壁及び底
面にはシリコン酸化膜などのゲート絶縁膜１０７が形成
されている。そして、トレンチの中にはポリシリコンな
どのゲート電極１０８が埋め込まれている。ゲート絶縁
膜１０７及びゲート電極１０８は、シリコン酸化膜など
の層間絶縁膜１０３により被覆されている。層間絶縁膜
１０３の上には、アルミニウムなどのソース金属電極１
０１がバリアメタル層１０２を介して形成されている。
ソース金属電極１０１は、ソース領域１０４及びベース
領域１０５に電気的に接続されている。図６は、半導体
装置のユニットセル部を示している。この図は、図８の
半導体装置に示されるＡ領域（ユニットセル部）の部分
を表わしている。図１、図４、図５及び図７も同じよう
に図８のＡ領域で表わされるようなユニットセル部を表
わしている。
【０００３】図７は、従来のプレーナ構造の電力用ＭＯ
ＳＦＥＴの断面図である。Ｎ型シリコン半導体基板１１
１の第１の主面には、Ｎ型エピタキシャル半導体層が形
成されている。この半導体層の半導体基板１１１に近い
領域は、Ｎ−ドレイン領域（Ｎ型ドレイン領域）１０６
を構成している。半導体基板１１１の第２の主面（裏
面）には、ドレイン電極１１２が形成されている。Ｎ型
エピタキシャル半導体層のＮ型ドレイン領域１０６に接
する領域は、Ｐ型ベース領域１０５を構成している。ま
た、Ｐ型ベース領域１０５の中にＮ型ソース領域１０４
が形成されている。Ｎ型ソース領域１０４及びＮ型ドレ
イン領域１０６にわたり、Ｐ型ベース領域１０５を介し
てシリコン酸化膜などのゲート絶縁膜１０７が形成され
ている。そして、ゲート絶縁膜１０７上にポリシリコン
などのゲート電極１０８が形成されている。ゲート絶縁
膜１０７及びゲート電極１０８は、シリコン酸化膜など
の層間絶縁膜１０３により被覆されている。層間絶縁膜
１０３の上には、アルミニウムなどのソース金属電極１
０１がバリアメタル層１０２を介して形成されている。
ソース金属電極１０１は、ソース領域１０４及びベース
領域１０５に電気的に接続されている。
【０００４】
【発明が解決しようとする課題】また、従来の高耐圧系
の半導体装置として、絶縁ゲートバイポーラトランジス
タ（ＩＧＢＴ：Insulated Gate Bipolar Transistor ）
が知られている。ＩＧＢＴは、ＭＯＳＦＥＴ構造部分を
有し、オン電圧を改善するためにチャネル密度を向上で
きるトレンチゲート構造が多く採用されている。図６に
示されるトレンチゲート構造の電力用縦型ＭＯＳＦＥＴ
は、シリコンなどの半導体基板１１１上に形成されたシ
リコン半導体のエピタキシャルシリコン半導体層１０６
の不純物濃度を高くすると、トレンチコーナー部におけ
る電界集中によりＶdss 耐圧が劣化する。図６にはソー
ス電極とドレイン電極との間に逆バイアスを印加したと
きに発生する空乏層１１３が示されている。この空乏層
を見ると、矢印に示すようにトレンチの角部に電界が集
中している。そのためオン電圧を下げるためにはエピタ
キシャル半導体層１０６の不純物濃度を上げることが必
要であるが、トレンチコーナー部の電界が強まり、耐圧
（Ｖdss ）の低下を招くことからこの技術でも設計・特
性上限界に近づいている。本発明は、このような事情に
よりなされたものであり、ゲートトレンチのコーナー部
やベース領域の先端部分電界集中を緩和し耐圧を向上さ
せた半導体装置及びその製造方法を提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明は、ベース領域の
一部に縦方向にベース領域の他の部分より不純物濃度の
低い不純物拡散領域を形成することを特徴としている。
この不純物拡散領域を形成することによりベース領域側
に空乏層を伸ばして耐圧を向上させることができる。本
発明では、ベース領域の一部にトレンチを形成し、その
側壁及び底部にベース領域と同じ導電型の不純物をベー
ス領域の不純物濃度より低濃度にイオン注入し、拡散し
て前記不純物拡散領域が形成される。すなわち、本発明
の半導体装置は、半導体基板と、前記半導体基板上に形
成され、この半導体基板に接し、第１の面とこの第１の
面と対向する第２の面とを有する第１導電型半導体層
と、前記第１導電型半導体層に形成され、前記第２の面
に部分的に露出する第１導電型ドレイン領域と、前記ド
レイン領域に形成され、部分的に前記第２の面に露出す
る第２導電型ベース領域と、前記ベース領域に形成さ
れ、前記第２の面に露出する第１導電型ソース領域と導
電層又は絶縁層もしくは導電層及び絶縁層が埋め込ま
れ、前記ベース領域が露出する前記第２の面から前記ド
レイン領域の内部に達するトレンチと、前記トレンチの
前記ドレイン領域内部に形成された部分の側壁周辺に形
成され、前記ベース領域の不純物濃度より低濃度の第２
導電型不純物拡散領域と、前記第２の面上に形成され、
且つ前記ベース領域を介して前記ドレイン領域及び前記
ソース領域の一部を被覆するように形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と
を具備していることを特徴としている。
【０００６】また、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成され、この半導体基板に接
する第１の面とこの第１の面と対向する第２の面を有す
る第１導電型半導体層と、前記第１導電型半導体層に形
成され、前記第２の面に部分的に露出する第１導電型ド
レイン領域と、前記ドレイン領域に形成され、部分的に
前記第２の面に露出する第２導電型ベース領域と、前記
ベース領域に形成され、前記第２の面に露出する第１導
電型ソース領域と、導電層又は絶縁層もしくは導電層及
び絶縁層が埋め込まれ、前記ベース領域が露出している
前記第２の面から前記ドレイン領域の内部に達する第１
のトレンチと、前記第１のトレンチの前記ドレイン領域
内部に形成された部分の側壁周辺に形成され、且つ前記
ベース領域の不純物濃度より低濃度の第２導電型不純物
拡散領域と、前記ソース領域に隣接もしくはこのソース
領域内に前記第２の面から前記第１導電型半導体層の内
部に達する第２のトレンチの側壁及び底面に形成された
ゲート絶縁膜と、前記ゲート絶縁膜を被覆するように前
記第２のトレンチに埋め込まれたゲート電極とを具備し
ていることを特徴としている。前記第１のトレンチの前
記第２の面からの深さは、前記第２のトレンチの前記第
２の面からの深さより深いようにしても良い。前記半導
体基板は、第１導電型であるようにしても良い。前記半
導体基板は、第２導電型であるようにしても良い。前記
半導体基板と前記第１導電型半導体層との間にはこの第
１導電型半導体層より不純物濃度より高濃度の第１導電
型半導体層からなるバッファ層が形成されているように
しても良い。
【０００７】本発明の半導体装置の製造方法は、半導体
基板上にこの半導体基板に接する第１の面及びこの第１
の面に対向する第２の面を有する第１導電型半導体層を
形成し、この第１導電型半導体層に前記第２の面に部分
的に露出する第１導電型ドレイン領域を形成する工程
と、前記第２の面に部分的に露出する第２導電型ベース
領域を前記第１導電型半導体層に形成する工程と、前記
第２の面に露出する第１導電型ソース領域を前記第１導
電型半導体層に形成する工程と、前記ベース領域が露出
している前記第２の面から前記ドレイン領域の内部に達
するトレンチを形成する工程と、前記トレンチの前記ド
レイン領域内部に形成された部分の側壁周辺に不純物を
拡散して前記ベース領域の不純物濃度より低濃度の第２
導電型不純物拡散領域を形成する工程と、前記トレンチ
内部に導電層又は絶縁層もしくは導電層及び絶縁層を埋
め込む工程と、前記ベース領域を介して前記ドレイン領
域及び前記ソース領域の一部を被覆するように前記第１
導電型半導体層にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上にゲート電極を形成する工程とを具備し
ていることを特徴としている。
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板上にこの半導体基板に接する第１の面及びこ
の第１の面と対向している第２の面を有する第１導電型
半導体層を形成する工程と、前記第２の面に部分的に露
出する第１導電型ドレイン領域を前記第１導電型半導体
層に形成する工程と、前記第２の面に部分的に露出する
第２導電型ベース領域を前記ドレイン領域に形成する工
程と、前記前記第２の面に露出する第１導電型ソース領
域を前記ベース領域に形成する工程と、前記第２の面の
前記ベース領域が露出している部分から前記ドレイン領
域の内部に達する第１のトレンチを形成する工程と、前
記第１のトレンチの前記ドレイン領域内部に形成された
部分の側壁周辺に前記ベース領域の不純物濃度より低濃
度の第２導電型不純物拡散領域を形成する工程と、前記
第１のトレンチに導電層又は絶縁層もしくは導電層及び
絶縁層を埋め込む工程と、前記ソース領域に隣接もしく
はこのソース領域内に前記第２の面から前記第１導電型
半導体層の内部に達し、前記第１のトレンチより浅い第
２のトレンチを形成する工程と、前記第２のトレンチの
側壁及び底面上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜を被覆するように前記第２のトレンチにゲ
ート電極を埋め込み形成する工程とを具備していること
を特徴としている。
【０００９】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例を説明する。図１は、トレンチゲート構造の電
力用（高耐圧系）縦型ＭＯＳＦＥＴの断面図、図２は、
図１に示すＭＯＳＦＥＴ上面のゲートパターン及びトレ
ンチ内部のポリシリコンパターンの関係を示す平面図、
図３は、本発明の他の例である縦型ＭＯＳＦＥＴ上面の
ゲートパターン及びトレンチ内部のポリシリコンパター
ンの関係を示す平面図である。
【００１０】図１に示すように、この電力用縦型ＭＯＳ
ＦＥＴは、オン電圧を改善するためにゲート密度を向上
することのできるトレンチゲート構造を採用している。
Ｎ型シリコン半導体基板１１の第１の主面には、Ｎ型エ
ピタキシャル半導体層が形成されており、この半導体層
には、Ｎ−ドレイン領域（Ｎ型ドレイン領域）６が形成
されている。半導体基板１１の第２の主面（裏面）に
は、金属電極であるドレイン電極１２が形成されてい
る。Ｎ型エピタキシャル半導体層には、ドレイン領域６
の上方にＰ型ベース領域５が形成されている。Ｐ型ベー
ス領域５の上にＮ型ソース領域４が不純物拡散により形
成されている。Ｎ型ソース領域４の表面から先端部分が
Ｎ型ドレイン領域６に至るトレンチが形成されており、
その側壁及び底面にはシリコン酸化膜などのゲート絶縁
膜７が形成されている。そして、トレンチの中にはポリ
シリコンなどのゲート電極８が埋め込まれている。ゲー
ト絶縁膜７及びゲート電極８は、シリコン酸化膜などの
層間絶縁膜３により被覆されている。層間絶縁膜３の上
には、アルミニウムなどの金属電極からなるソース電極
１がバリアメタル層２を介して形成されている。ソース
電極１は、ソース領域４及びベース領域５に電気的に接
続されている。
【００１１】このＰ型ベース領域５の表面には高濃度不
純物拡散領域からなるＰ＋コンタクト領域１４が形成さ
れており、この表面領域のコンタクト領域１４を貫通
し、Ｐ型ベース領域５を貫通して先端部分がＮ型ドレイ
ン領域６中に至るトレンチが形成されている。トレンチ
側壁及び底面周辺にはＰ型ベース領域５の不純物濃度よ
りも低濃度のＰ型不純物拡散領域９が形成されている。
トレンチの中にはポリシリコンなどの導電膜１０が埋め
込まれている。さらにトレンチの側壁及び底面にシリコ
ン酸化膜などの酸化膜を形成し、この酸化膜に囲まれた
トレンチにポリシリコン、アモルファスシリコンなどの
導電膜を埋め込む構造にしても良い。図１には、ソース
電極とドレイン電極との間に逆バイアスを印加したとき
に発生する空乏層１３が示されている。この空乏層を見
ると、矢印に示すようにトレンチの角部において、電界
が分散されている。つまり、トレンチ側壁の周辺に形成
された低濃度不純物拡散領域により逆バイアス印加時は
空乏層がトレンチに対して垂直方向に成長し、ゲートト
レンチコーナー部の電界集中を緩和し耐圧が向上する。
この技術により、シリコンのエピタキシャル成長層の不
純物濃度を高くしても従来と同等の耐圧が得られること
になり、従来と比較してエピタキシャル層の抵抗を下げ
ることが可能になる。またトレンチの形成によりベース
領域に部分的に深い部分が形成されるので、ホールの低
抵抗層が形成される。この層によりスイッチングオフ時
のホール電流が流れ易くなりスイッチング時間が短縮さ
れる。
【００１２】低濃度不純物拡散領域９の形成方法は、以
下の通りである。半導体基板１１にベース領域５及びソ
ース領域４を形成後、ベース領域５にゲート用トレンチ
より深くトレンチを形成する。その後、トレンチ側壁に
付着している堆積物を除去し、回転インプラ（インプラ
角度７度）でボロンを６０ＫｅＶ、２Ｅ１２個／ｃｍ2
の条件で注入し、Ｎ2 雰囲気で１１００℃、３０分拡散
し、その後、雰囲気をＮ2 ／Ｏ2 ＝１０／１に変えて１
１００℃、２時間の条件で拡散させる。その後、トレン
チ内部に形成された酸化膜を除去し、ポリシリコンをト
レンチ内部に埋め込む。その後、ＣＤＥ(Chemical Dry
Etching)プロセスによりポリシリコンをエッチバックす
る。その後の工程は従来の方法と同じである。 図２
は、半導体装置の半導体基板に形成されたゲート用トレ
ンチに形成されたゲートパターン８とトレンチに埋め込
まれたポリシリコン１０のパターンとの関係を示した半
導体装置の平面図である。ゲートパターンは、平行に整
列されているが、本発明では図３に示すようにラダー状
に配置されていても良い。以上のように形成された半導
体装置は、オン抵抗（ＶＧ＝１５Ｖ、ＶＤ＝２Ｖ）が
２．６Ωであり、従来例（１２Ω）より約１／４．６減
少する。
【００１３】次に、図４を参照して第２の実施例を説明
する。図４は、プレーナ構造の電力用ＭＯＳＦＥＴの断
面図である。Ｎ型シリコン半導体基板２１１の第１の主
面には、Ｎ型エピタキシャル半導体層が形成されてい
る。この半導体層の半導体基板２１１に近い領域は、Ｎ
−ドレイン領域（Ｎ型ドレイン領域）２６を構成してい
る。半導体基板２１１の第２の主面（裏面）には、ドレ
イン電極２１２が形成されている。Ｎ型エピタキシャル
半導体層のＮ型ドレイン領域２６の表面に接する領域
は、Ｐ型ベース領域２５を構成している。また、Ｐ型ベ
ース領域２５の中にＮ型ソース領域２４が形成されてい
る。Ｎ型ソース領域２４及びＮ型ドレイン領域２６にわ
たり、Ｐ型ベース領域２５を介してシリコン酸化膜など
のゲート絶縁膜２７が形成されている。そして、ゲート
絶縁膜２７上にポリシリコンなどのゲート電極２８が形
成されている。ゲート絶縁膜２７及びゲート電極２８
は、シリコン酸化膜などの層間絶縁膜２３により被覆さ
れている。層間絶縁膜２３の上には、アルミニウムなど
のソース金属電極２１が形成されている。ソース金属電
極２１は、Ｎ型ソース領域２４及びＰ型ベース領域２５
に電気的に接続されている。
【００１４】プレーナタイプの高耐圧系半導体装置でも
前記ベース領域２５に選択的にトレンチを形成し、トレ
ンチ側壁、底部にこのベース領域の他の部分より不純物
濃度の低い不純物拡散領域２９を形成する。その後、ト
レンチ内部に形成された酸化膜を除去し、ポリシリコン
２０をトレンチ内部に埋め込む。その後、ＣＤＥプロセ
スによりポリシリコンをエッチバックする。その後の工
程は従来の方法と同じである。この実施例によれば、Ｐ
型ベース領域の突出する部分において、電界が分散され
ている。つまり、トレンチ側壁の周辺に形成された低濃
度不純物拡散領域により逆バイアス印加時は空乏層が垂
直方向に成長してこの部分の電界集中を緩和しその結果
半導体装置の耐圧が向上する。この技術により、シリコ
ンのエピタキシャル成長層の不純物濃度を高くしても従
来と同等の耐圧が得られることになり、従来と比較して
エピタキシャル層の抵抗を下げることが可能になる。ま
たトレンチの形成によりＰ型ベース領域に部分的に深い
部分が形成されるので、ホールの低抵抗層が形成され
る。この層によりスイッチングオフ時のホール電流が流
れ易くなりスイッチング時間が短縮される。
【００１５】次に、図５を参照して第３の実施例を説明
する。図５は、トレンチゲート構造の電力用（高耐圧
系）ＩＧＢＴの断面図である。この電力用ＩＧＢＴは、
オン電圧を改善するためにゲート密度を向上することの
できるトレンチゲート構造を採用している。Ｐ型シリコ
ン半導体基板３１の第１の主面には、Ｎ＋エピタキシャ
ルシリコン半導体層からなるバッファ層３１５を介して
Ｎ型エピタキシャル半導体層が形成されており、この半
導体層には、Ｎ−ドレイン領域（Ｎ型アノード領域）３
６が形成されている。半導体基板３１の第２の主面（裏
面）には、金属電極であるアノード電極３１２が形成さ
れている。Ｎ型エピタキシャル半導体層の上部にはＰ型
ベース領域３５が形成されている。このＰ型ベース領域
３５には、Ｎ型ソース領域３４が不純物拡散により形成
されている。Ｎ型ソース領域３４の表面から先端部分が
Ｎ型アノード領域３６に至るトレンチが形成されてお
り、その側壁及び底面にはシリコン酸化膜などのゲート
絶縁膜３７が形成されている。そしてトレンチの中には
ポリシリコンなどのゲート電極３８が埋め込まれてい
る。ゲート絶縁膜３７及びゲート電極３８は、シリコン
酸化膜などの層間絶縁膜３３により被覆されている。層
間絶縁膜３３の上にはアルミニウムなどの金属電極から
構成されたソース電極３１がバリアメタル層３２を介し
て形成されている。ソース電極３１は、ソース領域３４
及びＰ型ベース領域３５に電気的に接続されている。
【００１６】このＰ型ベース領域３５の表面には高濃度
不純物拡散領域からなるＰ＋コンタクト領域３１４が形
成されており、この表面領域のコンタクト領域３１４を
貫通し、Ｐ型ベース領域３５を貫通して先端部分がＮ型
アノード領域３６中に至るトレンチが形成されている。
トレンチ側壁及び底面周辺にはＰ型ベース領域３５の不
純物濃度よりも低濃度のＰ型不純物拡散領域３９が形成
されている。トレンチの中にはポリシリコンなどの導電
膜３０が埋め込まれている。この実施例ではポリシリコ
ンが埋め込まれているが、本発明ではこのような材料に
は限定されない。アモルファスシリコン、ＳＩＰＯＳ
（アモルファスＳｉＯ）などの導電膜に限らず、ＣＶＤ
シリコン酸化膜などの絶縁膜を用いることができる。さ
らにトレンチの側壁及び底面にシリコン酸化膜などの酸
化膜を形成し、この酸化膜に囲まれたトレンチにポリシ
リコン、アモルファスシリコンなどの導電膜を埋め込む
構造にしても良い。
【００１７】トレンチ側壁の周辺に形成された低濃度不
純物拡散領域により逆バイアス印加時は空乏層がトレン
チに対して垂直方向に成長し、ゲートトレンチコーナー
部の電界集中を緩和し耐圧が向上する。この技術によ
り、シリコンのエピタキシャル成長層の不純物濃度を高
くしても従来と同等の耐圧が得られることになり、従来
と比較してエピタキシャル層の抵抗を下げることが可能
になる。またトレンチの形成によりベース領域に部分的
に深い部分が形成されるので、ホールの低抵抗層が形成
される。この層によりスイッチングオフ時のホール電流
が流れ易くなりスイッチング時間が短縮される。
【００１８】
【発明の効果】本発明は、トレンチ側壁の周辺に形成さ
れた低濃度不純物拡散領域により逆バイアス印加時は空
乏層がトレンチに対して垂直方向に成長し、ゲートトレ
ンチコーナー部もしくはベース領域先端部分の電界集中
を緩和して半導体装置の耐圧が向上する。この技術によ
り、シリコンのエピタキシャル成長層の不純物濃度を高
くしても従来と同等の耐圧が得られることになり、従来
と比較してエピタキシャル層の抵抗を下げることが可能
になる。また、ベース領域に部分的に深い部分が形成さ
れるのでホールの低抵抗層が形成される。この層により
スイッチングオフ時のホール電流が流れ易くなりスイッ
チング時間が短縮される。以上、オン抵抗の低下、スイ
ッチング速度の高速化が実現されてオン抵抗とスイッチ
ング速度のトレードオフが改善できる。
【図面の簡単な説明】
【図１】本発明のトレンチゲート構造の電力用縦型ＭＯ
ＳＦＥＴの断面図。
【図２】図１に示すＭＯＳＦＥＴ上面のゲートパターン
及びトレンチ内部のポリシリコンパターンの関係を示す
平面図。
【図３】本発明の他の例である縦型ＭＯＳＦＥＴ上面の
ゲートパターン及びトレンチ内部のポリシリコンパター
ンの関係を示す平面図。
【図４】本発明のプレーナ構造の電力用ＭＯＳＦＥＴの
断面図。
【図５】本発明のトレンチゲート構造の電力用ＩＧＢＴ
の断面図。
【図６】従来の半導体装置の断面図。
【図７】従来の半導体装置の断面図。
【図８】従来の半導体装置の全体像を示す断面図。
【符号の説明】
１、２１、３１、１０１・・・ソース電極、 ２、３
２、１０２・・・バリアメタル、３、２３、３３、１０
３・・・層間絶縁膜、 ４、２４、３４、１０４・・
・ソース領域、 ５、２５、３５、１０５・・・ベー
ス領域、 ６、２６、３６、１０６・・・ドレイン領
域、 ７、２７、３７、１０７・・・ゲート絶縁膜、
８、２８、３８、１０８・・・ゲート電極、
９、２９、３９・・・低濃度不純物拡散領域、 １
０、２０、３０・・・導電膜、 １１、１１１、２１
１、３１１・・・半導体基板、 １２、１１２・・・
ドレイン電極、 １３、１１３・・・空乏層、 １
４、３１４・・・コンタクト領域、 ３１２・・・ア
ノード電極、 ３１５・・・バッファ層。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、この半導体基板に接し、
    第１の面とこの第１の面と対向する第２の面とを有する
    第１導電型半導体層と、 前記第１導電型半導体層に形成され、前記第２の面に部
    分的に露出する第１導電型ドレイン領域と、 前記ドレイン領域に形成され、部分的に前記第２の面に
    露出する第２導電型ベース領域と、 前記ベース領域に形成され、前記第２の面に露出する第
    １導電型ソース領域と、 導電層又は絶縁層もしくは導電層及び絶縁層が埋め込ま
    れ、前記ベース領域が露出する前記第２の面から前記ド
    レイン領域の内部に達するトレンチと、 前記トレンチの前記ドレイン領域内部に形成された部分
    の側壁周辺に形成され、前記ベース領域の不純物濃度よ
    り低濃度の第２導電型不純物拡散領域と、 前記第２の面上に形成され、且つ前記ベース領域を介し
    て前記ドレイン領域及び前記ソース領域の一部を被覆す
    るように形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極とを具備し
    ていることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板上に形成され、この半導体基板に接する
    第１の面とこの第１の面と対向する第２の面を有する第
    １導電型半導体層と、 前記第１導電型半導体層に形成され、前記第２の面に部
    分的に露出する第１導電型ドレイン領域と、 前記ドレイン領域に形成され、部分的に前記第２の面に
    露出する第２導電型ベース領域と、 前記ベース領域に形成され、前記第２の面に露出する第
    １導電型ソース領域と、 導電層又は絶縁層もしくは導電層及び絶縁層が埋め込ま
    れ、前記ベース領域が露出している前記第２の面から前
    記ドレイン領域の内部に達する第１のトレンチと、 前記第１のトレンチの前記ドレイン領域内部に形成され
    た部分の側壁周辺に形成され、且つ前記ベース領域の不
    純物濃度より低濃度の第２導電型不純物拡散領域と、 前記ソース領域に隣接もしくはこのソース領域内に前記
    第２の面から前記第１導電型半導体層の内部に達する第
    ２のトレンチの側壁及び底面に形成されたゲート絶縁膜
    と、 前記ゲート絶縁膜を被覆するように前記第２のトレンチ
    に埋め込まれたゲート電極とを具備していることを特徴
    とする半導体装置。
  3. 【請求項３】 前記第１のトレンチの前記第２の面から
    の深さは、前記第２のトレンチの前記第２の面からの深
    さより深いことを特徴とする請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記半導体基板は、第１導電型であるこ
    とを特徴とする請求項１乃至請求項３のいずれかに記載
    の半導体装置。
  5. 【請求項５】 前記半導体基板は、第２導電型であるこ
    とを特徴とする請求項１乃至請求項３のいずれかに記載
    の半導体装置。
  6. 【請求項６】 前記半導体基板と前記第１導電型半導体
    層との間にはこの第１導電型半導体層より不純物濃度よ
    り高濃度の第１導電型半導体層からなるバッファ層が形
    成されていることを特徴とする請求項５に記載の半導体
    装置。
  7. 【請求項７】 半導体基板上にこの半導体基板に接する
    第１の面及びこの第１の面に対向する第２の面を有する
    第１導電型半導体層を形成し、この第１導電型半導体層
    に前記第２の面に部分的に露出する第１導電型ドレイン
    領域を形成する工程と、 前記第２の面に部分的に露出する第２導電型ベース領域
    を前記第１導電型半導体層に形成する工程と、 前記第２の面に露出する第１導電型ソース領域を前記第
    １導電型半導体層に形成する工程と、 前記ベース領域が露出している前記第２の面から前記ド
    レイン領域の内部に達するトレンチを形成する工程と、 前記トレンチの前記ドレイン領域内部に形成された部分
    の側壁周辺に不純物を拡散して前記ベース領域の不純物
    濃度より低濃度の第２導電型不純物拡散領域を形成する
    工程と、 前記トレンチ内部に導電層又は絶縁層もしくは導電層及
    び絶縁層を埋め込む工程と、 前記ベース領域を介して前記ドレイン領域及び前記ソー
    ス領域の一部を被覆するように前記第１導電型半導体層
    にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを具
    備していることを特徴とする半導体装置の製造方法。
  8. 【請求項８】 半導体基板上にこの半導体基板に接する
    第１の面及びこの第１の面と対向している第２の面を有
    する第１導電型半導体層を形成する工程と、 前記第２の面に部分的に露出する第１導電型ドレイン領
    域を前記第１導電型半導体層に形成する工程と、 前記第２の面に部分的に露出する第２導電型ベース領域
    を前記ドレイン領域に形成する工程と、 前記前記第２の面に露出する第１導電型ソース領域を前
    記ベース領域に形成する工程と、 前記第２の面の前記ベース領域が露出している部分から
    前記ドレイン領域の内部に達する第１のトレンチを形成
    する工程と、 前記第１のトレンチの前記ドレイン領域内部に形成され
    た部分の側壁周辺に前記ベース領域の不純物濃度より低
    濃度の第２導電型不純物拡散領域を形成する工程と、 前記第１のトレンチに導電層又は絶縁層もしくは導電層
    及び絶縁層を埋め込む工程と、 前記ソース領域に隣接もしくはこのソース領域内に前記
    第２の面から前記第１導電型半導体層の内部に達し、前
    記第１のトレンチより浅い第２のトレンチを形成する工
    程と、 前記第２のトレンチの側壁及び底面上にゲート絶縁膜を
    形成する工程と、 前記ゲート絶縁膜を被覆するように前記第２のトレンチ
    にゲート電極を埋め込み形成する工程とを具備している
    ことを特徴とする半導体装置の製造方法。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235913A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd 半導体装置
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
KR100832718B1 (ko) 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 트랜치 게이트 모스 소자 및 그 제조 방법
JP2008529307A (ja) * 2005-01-27 2008-07-31 インターナショナル レクティファイアー コーポレイション エンドレスゲートトレンチを備える電力半導体素子
JP2008227514A (ja) * 2003-12-30 2008-09-25 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
US7982265B2 (en) 2003-05-20 2011-07-19 Fairchild Semiconductor Corporation Trenched shield gate power semiconductor devices and methods of manufacture
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2012064686A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置
JP2012069735A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法
JP2012238769A (ja) * 2011-05-12 2012-12-06 Shindengen Electric Mfg Co Ltd 半導体素子
WO2012164817A1 (ja) * 2011-05-30 2012-12-06 パナソニック株式会社 半導体素子およびその製造方法
WO2013046537A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 縦型半導体素子を備えた半導体装置
JP2013069940A (ja) * 2011-09-24 2013-04-18 Toyota Motor Corp 半導体装置
US8829641B2 (en) 2001-01-30 2014-09-09 Fairchild Semiconductor Corporation Method of forming a dual-trench field effect transistor
WO2016006263A1 (ja) * 2014-07-11 2016-01-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP2016181588A (ja) * 2015-03-24 2016-10-13 トヨタ自動車株式会社 Ｍｏｓｆｅｔ
JP2018006639A (ja) * 2016-07-06 2018-01-11 株式会社東芝 半導体装置及びその製造方法
JP2018125331A (ja) * 2017-01-30 2018-08-09 株式会社東芝 半導体装置及びその製造方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
US6853033B2 (en) * 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
JP4288907B2 (ja) * 2001-08-29 2009-07-01 株式会社デンソー 炭化珪素半導体装置及びその製造方法
KR100485162B1 (ko) * 2003-08-12 2005-04-22 동부아남반도체 주식회사 모스 트랜지스터 및 그 제조 방법
KR100830389B1 (ko) * 2004-05-12 2008-05-20 도요다 지도샤 가부시끼가이샤 절연 게이트형 반도체 장치
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
DE102004057791B4 (de) * 2004-11-30 2018-12-13 Infineon Technologies Ag Trenchtransistor sowie Verfahren zu dessen Herstellung
JP4609656B2 (ja) * 2005-12-14 2011-01-12 サンケン電気株式会社 トレンチ構造半導体装置
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
JP4241856B2 (ja) * 2006-06-29 2009-03-18 三洋電機株式会社 半導体装置および半導体装置の製造方法
JP2008235788A (ja) * 2007-03-23 2008-10-02 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2009016480A (ja) * 2007-07-03 2009-01-22 Toshiba Corp 半導体装置、及び半導体装置の製造方法
KR100848242B1 (ko) * 2007-07-11 2008-07-24 주식회사 동부하이텍 반도체 소자 및 반도체 소자의 제조 방법
JP4930904B2 (ja) * 2007-09-07 2012-05-16 サンケン電気株式会社 電気回路のスイッチング装置
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US8093653B2 (en) * 2008-10-01 2012-01-10 Niko Semiconductor Co., Ltd. Trench metal oxide-semiconductor transistor and fabrication method thereof
JP5423018B2 (ja) * 2009-02-02 2014-02-19 三菱電機株式会社 半導体装置
JP5472309B2 (ja) * 2009-10-01 2014-04-16 トヨタ自動車株式会社 半導体装置
CN102130001B (zh) * 2010-01-20 2012-10-03 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件的制备方法
US8319290B2 (en) 2010-06-18 2012-11-27 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP6290526B2 (ja) 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
US8541302B2 (en) 2011-12-15 2013-09-24 Semiconductor Components Industries, Llc Electronic device including a trench with a facet and a conductive structure therein and a process of forming the same
US8647970B2 (en) 2011-12-15 2014-02-11 Semiconductor Components Industries, Llc Electronic device comprising conductive structures and an insulating layer between the conductive structures and within a trench
US8679919B2 (en) * 2011-12-15 2014-03-25 Semiconductor Components Industries, Llc Electronic device comprising a conductive structure and an insulating layer within a trench and a process of forming the same
US8592279B2 (en) 2011-12-15 2013-11-26 Semicondcutor Components Industries, LLC Electronic device including a tapered trench and a conductive structure therein and a process of forming the same
US9070585B2 (en) 2012-02-24 2015-06-30 Semiconductor Components Industries, Llc Electronic device including a trench and a conductive structure therein and a process of forming the same
US8697560B2 (en) 2012-02-24 2014-04-15 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US8921931B2 (en) * 2012-06-04 2014-12-30 Infineon Technologies Austria Ag Semiconductor device with trench structures including a recombination structure and a fill structure
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN104241341A (zh) * 2012-07-27 2014-12-24 俞国庆 一种高频低功耗的功率mos场效应管器件
JP5715604B2 (ja) 2012-09-12 2015-05-07 株式会社東芝 電力用半導体素子
JP6034150B2 (ja) * 2012-11-16 2016-11-30 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9048106B2 (en) * 2012-12-13 2015-06-02 Diodes Incorporated Semiconductor diode assembly
US9520390B2 (en) 2013-03-15 2016-12-13 Semiconductor Components Industries, Llc Electronic device including a capacitor structure and a process of forming the same
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6421487B2 (ja) * 2014-07-31 2018-11-14 富士電機株式会社 半導体装置および半導体装置の製造方法
CN113838912A (zh) * 2014-11-18 2021-12-24 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP7013735B2 (ja) * 2017-09-05 2022-02-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124762U (ja) * 1987-02-04 1988-08-15
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法
JP2003523089A (ja) * 2000-02-11 2003-07-29 フェアチャイルド セミコンダクター コーポレーション 交互導電性ゾーンを有するｍｏｓゲートデバイス

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252969A (ja) * 1985-08-30 1987-03-07 Nippon Texas Instr Kk 絶縁ゲ−ト型電界効果半導体装置
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JPH0797627B2 (ja) * 1987-12-21 1995-10-18 株式会社日立製作所 半導体装置
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5077228A (en) * 1989-12-01 1991-12-31 Texas Instruments Incorporated Process for simultaneous formation of trench contact and vertical transistor gate and structure
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
JP3311205B2 (ja) * 1995-07-13 2002-08-05 株式会社東芝 半導体記憶装置及びその製造方法
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5719409A (en) 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP3431467B2 (ja) * 1997-09-17 2003-07-28 株式会社東芝 高耐圧半導体装置
DE69818289T2 (de) * 1998-07-23 2004-07-01 Mitsubishi Denki K.K. Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung
DE69806484D1 (de) * 1998-11-17 2002-08-14 St Microelectronics Srl Methode zur Herstellung von einem MOSFET mit einem vertikalen Kanal
US6084264A (en) * 1998-11-25 2000-07-04 Siliconix Incorporated Trench MOSFET having improved breakdown and on-resistance characteristics
US6252288B1 (en) * 1999-01-19 2001-06-26 Rockwell Science Center, Llc High power trench-based rectifier with improved reverse breakdown characteristic
US6252258B1 (en) * 1999-08-10 2001-06-26 Rockwell Science Center Llc High power rectifier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63124762U (ja) * 1987-02-04 1988-08-15
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法
JP2003523089A (ja) * 2000-02-11 2003-07-29 フェアチャイルド セミコンダクター コーポレーション 交互導電性ゾーンを有するｍｏｓゲートデバイス

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829641B2 (en) 2001-01-30 2014-09-09 Fairchild Semiconductor Corporation Method of forming a dual-trench field effect transistor
US9368587B2 (en) 2001-01-30 2016-06-14 Fairchild Semiconductor Corporation Accumulation-mode field effect transistor with improved current capability
US8350317B2 (en) 2003-05-20 2013-01-08 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US8143124B2 (en) 2003-05-20 2012-03-27 Fairchild Semiconductor Corporation Methods of making power semiconductor devices with thick bottom oxide layer
US8936985B2 (en) 2003-05-20 2015-01-20 Fairchild Semiconductor Corporation Methods related to power semiconductor devices with thick bottom oxide layers
US8889511B2 (en) 2003-05-20 2014-11-18 Fairchild Semiconductor Corporation Methods of manufacturing power semiconductor devices with trenched shielded split gate transistor
US8013391B2 (en) 2003-05-20 2011-09-06 Fairchild Semiconductor Corporation Power semiconductor devices with trenched shielded split gate transistor and methods of manufacture
US8143123B2 (en) 2003-05-20 2012-03-27 Fairchild Semiconductor Corporation Methods of forming inter-poly dielectric (IPD) layers in power semiconductor devices
US7982265B2 (en) 2003-05-20 2011-07-19 Fairchild Semiconductor Corporation Trenched shield gate power semiconductor devices and methods of manufacture
US8013387B2 (en) 2003-05-20 2011-09-06 Fairchild Semiconductor Corporation Power semiconductor devices with shield and gate contacts and methods of manufacture
US8786045B2 (en) 2003-05-20 2014-07-22 Fairchild Semiconductor Corporation Power semiconductor devices having termination structures
US8129245B2 (en) 2003-05-20 2012-03-06 Fairchild Semiconductor Corporation Methods of manufacturing power semiconductor devices with shield and gate contacts
JP2008227514A (ja) * 2003-12-30 2008-09-25 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2005235913A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd 半導体装置
JP4570370B2 (ja) * 2004-02-18 2010-10-27 パナソニック株式会社 半導体装置
JP2006093193A (ja) * 2004-09-21 2006-04-06 Toyota Motor Corp 半導体装置およびその製造方法
JP4491307B2 (ja) * 2004-09-21 2010-06-30 トヨタ自動車株式会社 半導体装置およびその製造方法
JP2006093430A (ja) * 2004-09-24 2006-04-06 Nec Electronics Corp 半導体装置
JP2008529307A (ja) * 2005-01-27 2008-07-31 インターナショナル レクティファイアー コーポレイション エンドレスゲートトレンチを備える電力半導体素子
KR100832718B1 (ko) 2006-12-27 2008-05-28 동부일렉트로닉스 주식회사 트랜치 게이트 모스 소자 및 그 제조 방법
JP2011204711A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置およびその製造方法
JP2012064686A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 半導体装置
US9029918B2 (en) 2010-09-15 2015-05-12 Kabushiki Kaisha Toshiba Semiconductor device
US9293548B2 (en) 2010-09-15 2016-03-22 Kabushiki Kaisha Toshiba Semiconductor device
JP2012069735A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 半導体装置
US9985093B2 (en) 2010-12-10 2018-05-29 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
US9224860B2 (en) 2010-12-10 2015-12-29 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
US9614029B2 (en) 2010-12-10 2017-04-04 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
WO2012077617A1 (ja) * 2010-12-10 2012-06-14 三菱電機株式会社 半導体装置およびその製造方法
JP2012238769A (ja) * 2011-05-12 2012-12-06 Shindengen Electric Mfg Co Ltd 半導体素子
WO2012164817A1 (ja) * 2011-05-30 2012-12-06 パナソニック株式会社 半導体素子およびその製造方法
US8772788B2 (en) 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
JP2013069940A (ja) * 2011-09-24 2013-04-18 Toyota Motor Corp 半導体装置
JP2013084905A (ja) * 2011-09-27 2013-05-09 Denso Corp 縦型半導体素子を備えた半導体装置
WO2013046537A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 縦型半導体素子を備えた半導体装置
WO2016006263A1 (ja) * 2014-07-11 2016-01-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US9831316B2 (en) 2014-07-11 2017-11-28 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2016181588A (ja) * 2015-03-24 2016-10-13 トヨタ自動車株式会社 Ｍｏｓｆｅｔ
JP2018006639A (ja) * 2016-07-06 2018-01-11 株式会社東芝 半導体装置及びその製造方法
JP2018125331A (ja) * 2017-01-30 2018-08-09 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US6627499B2 (en) 2003-09-30
US20010025984A1 (en) 2001-10-04
US20030075760A1 (en) 2003-04-24
US6501129B2 (en) 2002-12-31

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