JP2012069735A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体装置は、第1の主電極と、第1の主電極上に設けられた第1の半導体層と、第1の半導体層上に設けられた第1導電形ベース層と、第1導電形ベース層上に設けられた第2導電形ベース層と、第2導電形ベース層上に設けられた第1導電形の第2の半導体層と、ゲート絶縁膜と、ゲート電極と、第2の主電極とを備えた。ゲート絶縁膜は第2導電形ベース層を貫通して第1導電形ベース層に達するトレンチの側壁に設けられ、ゲート電極はトレンチ内におけるゲート絶縁膜の内側に設けられた。第2導電形ベース層と第2の半導体層とのpn接合に順方向バイアスが印加された状態で、第2導電形ベース層内の少数キャリアの密度が第2導電形ベース層の不純物濃度以下となるように、第2の半導体層の不純物濃度が設定されている。
【選択図】図1
Description
図1は、第1実施形態に係る半導体装置の模式断面図である。
図2は、同半導体装置における主な要素の平面レイアウトを例示する模式図である。なお、各図面中、従来例と同じ要素には同じ符号を付した。
なお、これらの関係は、n+形半導体層100とp形ベース層13の関係であるために、素子の耐圧により変化することは無い。素子の耐圧により変化するのは、n−形ベース層12の幅と不純物濃度であるからである。
これにより、正孔がn+形半導体層100に流れ込んでも、p形ベース層13への電子の注入が抑制される。これにより、ラッチアップを回避でき、ゲート電極18によるスイッチング制御性が失われない。オンのとき、電子は、p形ベース層13におけるゲート絶縁膜17aとの境界面付近の領域に制限されたチャネルを流れる。
図6は、第2実施形態に係る半導体装置の模式斜視図である。図6において、見やすくするために、第2の主電極22は2点鎖線で示している。
図7は、第3実施形態に係る半導体装置の模式断面図である。
図8は、第4実施形態に係る半導体装置の模式断面図である。
図9は、第5実施形態に係る半導体装置の模式断面図である。
図10は、第6実施形態に係る半導体装置の模式断面図である。
図11は、同半導体装置における主な要素の平面レイアウトを例示する模式図である。
図12は、図11におけるA−A断面図である。
図13に示すように、埋め込み電極23は、すべてのトレンチ内に設けなくてもよい。図13では、複数のトレンチを第1のトレンチt1と第2のトレンチt3とに分けて示す。
次に、図14は、第8実施形態に係る半導体装置の模式断面図である。
Claims (14)
- 第1の主電極と、
前記第1の主電極上に設けられた第1の半導体層と、
前記第1の半導体層上に設けられた第1導電形ベース層と、
前記第1導電形ベース層上に設けられた第2導電形ベース層と、
前記第2導電形ベース層上に設けられた第1導電形の第2の半導体層と、
前記第2導電形ベース層を貫通して前記第1導電形ベース層に達するトレンチの側壁に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記第2の半導体層上に設けられ、前記第2の半導体層と電気的に接続された第2の主電極と、
を備え、
前記第2導電形ベース層と前記第1導電形の前記第2の半導体層とのpn接合に順方向バイアスが印加された状態で、前記第2導電形ベース層内の少数キャリアの密度が前記第2導電形ベース層の不純物濃度以下となるように、前記第1導電形の前記第2の半導体層の不純物濃度が設定されていることを特徴とする半導体装置。 - 前記第2の半導体層の最大不純物濃度が、前記第2導電形ベース層の最大不純物濃度の5倍以内であることを特徴とする請求項1記載の半導体装置。
- 前記第2の半導体層の最大不純物濃度が、前記第2導電形ベース層の最大不純物濃度の2倍以内であることを特徴とする請求項1記載の半導体装置。
- 前記第2の半導体層の最大不純物濃度が、1×1018cm−3以下であることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
- 第1の主電極と、
前記第1の主電極上に設けられた第1の半導体層と、
前記第1の半導体層上に設けられた第1導電形ベース層と、
前記第1導電形ベース層上に設けられた第2導電形ベース層と、
前記第2導電形ベース層上に設けられた第1導電形の第2の半導体層と、
前記第2導電形ベース層を貫通して前記第1導電形ベース層に達するトレンチの側壁に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記第2の半導体層上に設けられ、前記第2の半導体層と電気的に接続された第2の主電極と、
を備え、
前記第2導電形ベース層と前記第1導電形の前記第2の半導体層とのpn接合に順方向バイアスが印加された状態で、前記第2導電形ベース層内の少数キャリアの密度が前記第2導電形ベース層の不純物濃度以下となるように、前記第1導電形の前記第2の半導体層の総電荷量が設定されていることを特徴とする半導体装置。 - 前記第2の半導体層の総電荷量が、前記第2導電形ベース層の総電荷量の5倍以内であることを特徴とする請求項5記載の半導体装置。
- 前記第2の半導体層の総電荷量が、前記第2導電形ベース層の総電荷量の2倍以内であることを特徴とする請求項5記載の半導体装置。
- 前記第2の半導体層の単位面積あたりの電荷量が、1×1014cm−2以下であることを特徴とする請求項5〜7のいずれか1つに記載の半導体装置。
- 前記第2導電形ベース層は、
前記第2の半導体層の下に重なったチャネル領域と、
前記第2の半導体層で覆われずに、前記第2の主電極に接するコンタクト領域と、
を有することを特徴とする請求項1〜8のいずれか1つに記載の半導体装置。 - 前記第1の半導体層は、第1導電形のドレイン層であることを特徴とする請求項1〜9のいずれか1つに記載の半導体装置。
- 前記第1の半導体層は、第2導電形のコレクタ層であることを特徴とする請求項1〜9のいずれか1つに記載の半導体装置。
- 前記第2の主電極は、
前記第2の半導体層上に設けられ、前記第2の半導体層の上面に接する表面電極と、
隣り合う前記トレンチ間に設けられ、前記第2の半導体層の側面及び前記第2導電形ベース層の側面に隣接する埋め込み電極と、
を有することを特徴とする請求項10または11に記載の半導体装置。 - 前記第1導電形ベース層中に選択的に設けられた第2導電形の埋め込み層と、
前記トレンチ内における前記ゲート電極よりも下の底部に設けられ、前記埋め込み層に接し、前記第2の主電極と電気的に接続された埋め込み電極と、
をさらに備えたことを特徴とする請求項1〜11のいずれか1つに記載の半導体装置。 - 前記第1導電形ベース層中に選択的に設けられた第2導電形の埋め込み層と、
前記第2導電形ベース層を貫通して前記埋め込み層に達する第2のトレンチ内に設けられ、前記埋め込み層に接し、前記第2の主電極と電気的に接続された埋め込み電極と、
をさらに備えたことを特徴とする請求項1〜11のいずれか1つに記載の半導体装置。
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