JP5537359B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
パワーデバイスとして、例えばトレンチゲート構造を有する縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が広く用いられている。例えばＮチャネル型では、ゲート電極に正バイアスを印加すると、Ｐ形ベース層におけるゲート絶縁膜との界面付近にＮチャネルが形成され、電子が、ソース層から、Ｎチャネル、Ｎ形ベース層及びドレイン層を経由してドレイン電極に流れ、オン状態となる。
この構造において、トレンチ間隔を狭くするとチャネル密度が高まり、オン抵抗を低減させることができる。しかしながら、トレンチ間隔を狭くすると、トレンチ間でソース電極とコンタクトするＰ形ベース層の領域が小さくなってしまう。これは、アバランシェブレークダウン時の正孔の排出抵抗の増大、すなわち破壊耐量の低下につながる。
特開２００６−９３４５７号公報
低オン抵抗と高破壊耐量との両立が可能な半導体装置を提供する。
実施形態によれば、半導体装置は、第１の主電極と、第１の半導体層と、第１導電形ベース層と、第２導電形ベース層と、第１導電形の第２の半導体層と、第２導電形の埋め込み層と、埋め込み電極と、ゲート絶縁膜と、ゲート電極と、第２の主電極と、を備えている。前記第１の半導体層は、前記第１の主電極上に設けられている。前記第２導電形ベース層は、前記第１導電形ベース層上に設けられている。前記第２の半導体層は、前記第２導電形ベース層上に設けられている。前記ゲート電極は、前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有する。記ゲート絶縁膜は、前記ゲート電極と前記第２導電形ベース層との間に設けられている。前記埋め込み電極は、前記ゲート電極よりも下で、前記ゲート絶縁膜に接して設けられている。前記埋め込み層は、前記第１導電形ベース層中に選択的に設けられ、前記埋め込み電極にしている。前記第２の主電極は、前記第２の半導体層上に設けられ、前記第２の半導体層及び前記埋め込み電極と電気的に接続されている。
第１実施形態に係る半導体装置の模式断面図。 同半導体装置の模式平面図。 図１におけるＡ−Ａ断面図。 第２実施形態に係る半導体装置の模式断面図。 第３実施形態に係る半導体装置の模式断面図。 第１実施形態に係る半導体装置の変形例を示す模式断面図。 第４実施形態に係る半導体装置の模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電形をＮ形、第２導電形をＰ形として説明するが、第１導電形をＰ形、第２導電形をＮ形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
本実施形態に係る半導体装置は、半導体層（または基板）における一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。しかしながら、第１の主電極と、この第１の主電極と同じ主面側に設けられた第２の主電極とを有する横型デバイスに対しても、実施形態を同様に適用できる。
以下の実施形態では、半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、以下に説明するＮ＋形のドレイン層１１を、Ｐ＋形のコレクタ層に置き換えればよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式断面図である。
図２は、同半導体装置における主な要素の平面レイアウトを例示する模式図である。
図３は、図１におけるＡ−Ａ断面図である。
半導体層は、Ｎ＋形のドレイン層１１と、Ｎ−形のベース層１２と、Ｐ形ベース層１３と、Ｎ＋形のソース層１４と、Ｐ形の埋め込み層１６とを含む。Ｎ＋形ドレイン層１１及びＮ＋形ソース層１４は、Ｎ−形ベース層１２よりもＮ形不純物濃度が高い。
Ｎ−形ベース層１２は、Ｎ＋形ドレイン層１１上に設けられている。Ｐ形ベース層１３は、Ｎ−形ベース層１２上に設けられている。Ｎ＋形ソース層１４は、Ｐ形ベース層１３上に設けられている。Ｐ形埋め込み層１６は、Ｎ−形ベース層１２中に選択的に複数設けられている。
それら半導体層の表面側には、複数のトレンチｔが形成されている。複数のトレンチｔは、例えばストライプ状の平面パターンで横方向に並んで形成されている。ここで、「横方向」は、半導体層（または基板）の主面に対して略平行な方向である。
各トレンチｔは、Ｎ＋形ソース層１４の表面から、Ｐ形ベース層１３を貫通して、Ｐ形埋め込み層１６に達する。トレンチｔの底部のまわりにＰ形埋め込み層１６が設けられている。すなわち、Ｐ形埋め込み層１６は、トレンチｔの底面および底面近くの側壁に隣接している。
トレンチｔは、Ｐ形ベース層１３及びＮ＋形ソース層１４の積層構造を、横方向に複数に分離する。Ｐ形ベース層１３及びＮ＋形ソース層１４は、トレンチｔの側壁に隣接している。
トレンチｔの底部には、埋め込み電極２３が設けられている。埋め込み電極２３の底面及び側面は、Ｐ形埋め込み層１６とオーミック接触している。
トレンチｔ内における埋め込み電極２３の上には、絶縁膜１７が設けられている。絶縁膜１７において特に埋め込み電極２３より上のトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１７ａとする。
トレンチｔ内におけるゲート絶縁膜１７ａの内側には、ゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７ａを介在させて、Ｐ形ベース層１３に対向している。ゲート電極１８の上端は、ｐ形ベース層１３とＮ＋形ソース層１４との境界面よりもわずかにＮ＋形ソース層１４側に位置する。ゲート電極１８の下端は、Ｐ形ベース層１３とＮ−形ベース層１２との境界面よりもわずかにＮ−形ベース層１２側に位置する。ゲート電極１８と埋め込み電極２３との間には、絶縁膜１７が介在している。
図２に示すように、トレンチｔ、Ｎ＋形ソース層１４及びゲート電極１８は、例えばストライプ状の平面パターンで形成されている。Ｐ形ベース層１３も、Ｎ＋形ソース層１４の下でストライプ状の平面パターンで形成されている。すなわち、Ｎ＋形ソース層１４は、Ｐ形ベース層１３上に、Ｐ形ベース層１３と同じ幅で重なったストライプ状の平面パターンで形成されている。
ドレイン層１１におけるＮ−形ベース層１２が設けられた面の反対側の面には、第１の主電極２１が設けられている。ドレイン層１１は、第１の電極２１とオーミック接触し、第１の主電極２１と電気的に接続している。
Ｎ＋形ソース層１４及びトレンチｔ上には、第２の主電極２２が設けられている。第２の主電極２２は、Ｎ＋形ソース層１４の表面とオーミック接触し、Ｎ＋形ソース層１４と電気的に接続されている。ゲート電極１８と第２の主電極２２との間には、絶縁膜１７が介在している。
埋め込み電極２３は、第２の主電極２２と電気的に接続されている。図３にその形状例を示す。図３に示すように、埋め込み電極２３の一部２３ａは、上方に引き出されて第２の主電極２２と接続している。トレンチｔ内の一部分にはゲート電極１８が設けられていない。その部分で、埋め込み電極２３の一部２３ａがトレンチｔ内を深さ方向に延びている。この一部２３ａを通じて、埋め込み電極２３は第２の主電極２２と電気的に接続している。したがって、埋め込み電極２３とオーミック接触する埋め込み層１６は、埋め込み電極２３を通じて、第２の主電極２２と電気的に接続している。なお、図３に示す構造は一例であり、埋め込み電極２３が第２の主電極２２と電気的に接続されればよい。
また、ゲート電極１８の一部は、上方に引き出されて、トレンチｔの上に設けられたゲート配線５１と接続されている。ゲート配線５１は、絶縁層６１によって、第２の主電極２２に対して絶縁分離されている。
第１の主電極２１及び第２の主電極２２は、例えば金属材料からなる。埋め込み電極２３及びゲート電極１８は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）からなる。あるいは、埋め込み電極２３及びゲート電極１８として、金属を用いてもよい。
相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、ゲート電極１８に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１７ａとの界面付近に反転層（チャネル）が形成される。例えば、第２の主電極２２には、グランド電位または負電位が印加され、ゲート電極１８には正のゲート電位が印加される。第１の主電極２１には、ゲート電位よりも高い正電位が印加される。
これにより、Ｎ＋形ソース層１４、チャネル、Ｎ−形ベース層１２及びＮ＋形ドレイン層１１を通じて、第２の主電極２２と第１の主電極２１との間に電流が流れ、オン状態となる。
また、ターンオフ時にアバランシェブレークダウンが発生すると、正孔電流は、Ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極２３を経由して第２の主電極２２へと流れる。これにより、素子破壊を抑制できる。
トレンチゲート構造のパワーデバイスでは、特にトレンチの底部近傍で電界が高くなりやすく、トレンチ底部近傍でアバランシェブレークダウンが起こりやすい。本実施形態では、トレンチｔの底部のまわりに埋め込み層１６が設けられていることから、破壊現象を効果的に抑制できる。
また、本実施形態によれば、Ｐ形ベース層１３を第２の主電極２２に接触させなくても、Ｐ形埋め込み層１６を経由してアバランシェブレークダウン時の正孔を排出することができる。したがって、チャネルが形成される領域を含む隣り合うトレンチｔ間で、Ｐ形ベース層１３と第２の主電極２２とのコンタクトを確保しなくてもよい。このため、トレンチ間隔を狭くすることが可能になる。
トレンチ間隔を狭くすることで、チャネル密度を高めて、オン抵抗を低減できる。すなわち、本実施形態では、例えば電力制御用途で要求される低オン抵抗と高破壊耐量との両立が可能となる。
なお、図６に示すように、隣り合うトレンチｔ間で、Ｐ形ベース層１３の一部をＮ＋形ソース層１４から露出させて、第２の主電極２２に接触させてもよい。
この場合、Ｐ形ベース層１３及びＰ形埋め込み層１６を介して、アバランシェ電流（正孔電流）を第２の主電極２２へと流すことができる。このため、破壊耐量をより高めることが可能である。
また、オン抵抗を低減させるためにトレンチ間隔を狭めて、Ｐ形ベース層１３と第２の主電極２２とが接触する面積が小さくなっても、Ｐ形埋め込み層１６を通じて正孔を排出することができるため、素子破壊をまねかない。
本実施形態におけるトレンチ構造部は、例えば、以下のようにして形成することができる。
例えば、先にトレンチｔを形成した後、そのトレンチｔの底部にＰ形不純物を注入する。その後、熱処理を行って、注入されたＰ形不純物を拡散させる。これにより、Ｐ形埋め込み層１６が形成される。なお、熱処理は、埋め込み電極２３、絶縁膜１７、ゲート電極１８を形成した後でもよい。
トレンチｔの底部にＰ形不純物を注入した後、トレンチｔの底部に埋め込み電極２３を埋め込む。その後、埋め込み電極２３の上、及びトレンチｔの側壁に絶縁膜１７を形成する。その後、絶縁膜１７の内側にゲート電極１８を埋め込む。
（第２実施形態）
図４に示すように、埋め込み電極２３は、すべてのトレンチ内に設けなくてもよい。図４では、複数のトレンチを第１のトレンチｔ１と第２のトレンチｔ２とに分けて示す。
第１のトレンチｔ１は、Ｎ＋形ソース層１４の表面から、Ｐ形ベース層１３を貫通して、Ｎ−形ベース層１２に達する。第１のトレンチｔの底面及び側壁には絶縁膜１７が形成されている。その絶縁膜１７の内側には、ゲート電極１８が埋め込まれている。ゲート電極１８は、第１のトレンチｔ１の側壁に形成されたゲート絶縁膜１７ａを介して、Ｐ形ベース層１３に対向している。
第２のトレンチｔ２も、Ｎ＋形ソース層１４の表面から、Ｐ形ベース層１３を貫通して、Ｎ−形ベース層１２に達する。第２のトレンチｔ２は、第１のトレンチｔ１よりも深い。
Ｎ−形ベース層１２中には、選択的にＰ形埋め込み層１６が設けられている。Ｐ形埋め込み層１６は、第１のトレンチｔ１の底部のまわりには設けられていない。第２のトレンチｔ２の底部は、Ｐ形埋め込み層１６に達する。すなわち、Ｐ形埋め込み層１６は、第２のトレンチｔ２の底面および底面近くの側壁に隣接している。
第１のトレンチｔ１は、Ｐ形ベース層１３及びＮ＋形ソース層１４の積層構造を、横方向に複数に分離する。Ｐ形ベース層１３及びＮ＋形ソース層１４は、第１のトレンチｔ１の側壁に隣接している。同様に、第２のトレンチｔ２は、Ｐ形ベース層１３及びＮ＋形ソース層１４の積層構造を、横方向に複数に分離する。Ｐ形ベース層１３及びＮ＋形ソース層１４は、第２のトレンチｔ２の側壁に隣接している。
第２のトレンチｔ２の底部には、埋め込み電極２３が設けられている。埋め込み電極２３の底面及び側面は、Ｐ形埋め込み層１６とオーミック接触している。
第２のトレンチｔ２内における埋め込み電極２３の上には、絶縁膜１７を介してゲート電極１８が設けられている。埋め込み電極２３より上の第２のトレンチｔ２の側壁には、ゲート絶縁膜１７ａが形成されている。第２のトレンチｔ２内のゲート電極１８は、ゲート絶縁膜１７ａを介在させて、Ｐ形ベース層１３に対向している。
本実施形態においても、前述した第１実施形態と同様、埋め込み電極２３の一部は上方に引き出されて、第２の主電極２２と接続されている。したがって、埋め込み電極２３とオーミック接触する埋め込み層１６は、埋め込み電極２３を通じて、第２の主電極２２と電気的に接続している。
本実施形態においても、相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、第１のトレンチｔ１内及び第２のトレンチｔ２内のゲート電極１８に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１７ａとの界面付近に反転層（チャネル）が形成され、オン状態となる。
また、アバランシェ電流（正孔電流）は、Ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極２３を経由して第２の主電極２２へと流れる。これにより、素子破壊を抑制できる。
第２のトレンチｔ２を第１のトレンチｔ１よりも深くすることで、Ｐ形埋め込み層１６及び埋め込み電極２３を第１のトレンチｔ１よりも深い位置に設けることができる。このため、トレンチ底部近傍で発生しやすいアバランシェ電流（正孔電流）を効果的にＰ形埋め込み層１６及び埋め込み電極２３を介して第２の主電極２２へと流すことができる。
隣り合うトレンチの両方にＰ形埋め込み層１６を設けた構造において、隣り合うＰ形埋め込み層１６間の間隔が狭くなる、もしくは隣り合うＰ形埋め込み層１６どうしがくっついてしまうと、オン状態における電子の縦方向の流れが妨げられる。
本実施形態では、Ｐ形埋め込み層１６及び埋め込み電極２３は、すべてのトレンチに対応して設けられず、選択された特定のトレンチ（第２のトレンチｔ２）の底部にのみ設けられる。したがって、隣り合うトレンチの両方にＰ形埋め込み層１６が形成されない設計が可能となる。これにより、電子の縦方向の流れを妨げることなく、トレンチ間隔を狭めることが可能になる。
トレンチ間隔を狭くすることで、チャネル密度を高めて、オン抵抗を低減できる。本実施形態においても、低オン抵抗と高破壊耐量との両立が可能となる。
したがって、Ｐ形埋め込み層１６及び埋め込み電極２３を選択的に設ける場合、隣り合うトレンチの両方には設けないことが望ましい。
（第３実施形態）
次に、図５は、第３実施形態に係る半導体装置の模式断面図である。
本実施形態においても、Ｐ形埋め込み層１６及び埋め込み電極３３を、すべてのトレンチに設けていない。図５では、複数のトレンチを第１のトレンチｔ１と第２のトレンチｔ３とに分けて示す。
第１のトレンチｔ１は、Ｎ＋形ソース層１４の表面から、Ｐ形ベース層１３を貫通して、Ｎ−形ベース層１２に達する。第１のトレンチｔの底面及び側壁には絶縁膜１７が形成されている。その絶縁膜１７の内側には、ゲート電極１８が埋め込まれている。ゲート電極１８は、第１のトレンチｔ１の側壁に形成されたゲート絶縁膜１７ａを介して、Ｐ形ベース層１３に対向している。
第２のトレンチｔ３も、Ｎ＋形ソース層１４の表面から、Ｐ形ベース層１３を貫通して、Ｎ−形ベース層１２に達する。第２のトレンチｔ３は、第１のトレンチｔ１よりも深い。
Ｎ−形ベース層１２中には、選択的にＰ形埋め込み層１６が設けられている。Ｐ形埋め込み層１６は、第１のトレンチｔ１の底部のまわりには設けられていない。第２のトレンチｔ３の底部は、Ｐ形埋め込み層１６に達する。Ｐ形埋め込み層１６は、第２のトレンチｔ３の底面に隣接している。また、Ｐ形埋め込み層１６は、第２のトレンチｔ３におけるＰ形ベース層１３よりも下の側壁に隣接している。第２のトレンチｔ３は、Ｐ形ベース層１３及びＮ＋形ソース層１４の積層構造を、横方向に複数に分離する。
第２のトレンチｔ３内には、埋め込み電極３３が設けられている。埋め込み電極３３は、第２のトレンチｔ３の底部から開口部まで充填されている。埋め込み電極３３の底面及び側面は、Ｐ形埋め込み層１６とオーミック接触している。埋め込み電極３３は、不純物が添加され導電性を有する半導体材料（例えば多結晶シリコン）、あるいは金属材料からなる。
第２の主電極２２は、第２のトレンチｔ３の上にも設けられ、第２のトレンチｔ３内に充填された埋め込み電極３３の上端に接している。埋め込み電極３３とオーミック接触するＰ形埋め込み層１６は、埋め込み電極３３を通じて、第２の主電極２２と電気的に接続している。
ゲート電極１８は、第２のトレンチｔ３内には設けられていない。第２のトレンチｔ３に隣接するＮ＋形ソース層１４及びＰ形ベース層１３のそれぞれの側面は、埋め込み電極３３の側面に接している。
本実施形態においても、相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、第１のトレンチｔ１内のゲート電極１８に所望のゲート電位が印加されると、第１のトレンチｔ１に隣接するＰ形ベース層１３におけるゲート絶縁膜１７ａとの界面付近に反転層（チャネル）が形成され、オン状態となる。
また、アバランシェ電流（正孔電流）は、Ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極３３を経由して第２の主電極２２へと流れる。これにより、素子破壊を抑制できる。さらに、Ｐ形ベース層１３の側面が埋め込み電極３３に接しているため、アバランシェ電流（正孔電流）は、Ｐ形ベース層１３及び埋め込み電極３３を経由して第２の主電極２２に流れることもできる。このため、より高い破壊耐量が得られる。
また、本実施形態においても、Ｐ形埋め込み層１６及び埋め込み電極３３は、すべてのトレンチに対応して設けられず、選択された特定のトレンチ（第２のトレンチｔ３）にのみ設けられる。したがって、隣り合うトレンチの両方にＰ形埋め込み層１６が形成されない設計が可能となる。これにより、電子の縦方向の流れを妨げることなく、トレンチ間隔を狭めることが可能になる。
トレンチ間隔を狭くすることで、チャネル密度を高めて、オン抵抗（オン電圧）を低減できる。本実施形態においても、低オン抵抗（低オン電圧）と高破壊耐量との両立が可能となる。したがって、Ｐ形埋め込み層１６及び埋め込み電極３３は、隣り合うトレンチの両方には設けないことが望ましい。
（第４実施形態）
次に、図７は、第４実施形態に係る半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の模式断面図である。
このＩＧＢＴは、例えば、図４に示した第２実施形態に係る半導体装置において、Ｎ＋形のドレイン層１１をＰ＋形のコレクタ層４１に置き換えた構造を有する。
相対的に、第１の主電極２１に高電位、第２の主電極２２に低電位が印加された状態で、第１のトレンチｔ１内及び第２のトレンチｔ２内のゲート電極１８に所望のゲート電位が印加されると、Ｐ形ベース層１３におけるゲート絶縁膜１７ａとの界面付近に反転層（チャネル）が形成される。
これにより、電子がＮ＋形ソース層１４からチャネルを介してＮ−形ベース層１２に注入され、オン状態となる。このときさらに、Ｐ＋形コレクタ層４１から正孔がＮ−形ベース層１２に注入される。Ｎ−形ベース層１２に注入された電子は、Ｐ＋形コレクタ層４１を通って第１の主電極２１へと流れる。Ｎ−形ベース層１２に注入された正孔は、Ｐ形埋め込み層１６及び埋め込み電極２３を経由して第２の主電極２２へと流れる。ＩＧＢＴでは、オン状態のとき、正孔がＰ＋形コレクタ層４１からＮ−形ベース層１２に注入され、伝導度変調が生じ、Ｎ−形ベース層１２の抵抗が低減する。
アバランシェ電流（正孔電流）は、Ｐ形の埋め込み層１６及びこの埋め込み層１６にオーミック接触する埋め込み電極２３を経由して第２の主電極２２へと流れる。これにより、素子破壊を抑制できる。
また、本実施形態では、チャネルが形成される領域を含む隣り合うトレンチ間で、Ｐ形ベース層１３と第２の主電極２２とが接触していない。このため、オン状態の時、Ｎ−形ベース層１２におけるＰ形ベース層１３側の部分に正孔が蓄積される。この正孔の蓄積は、Ｎ−形ベース層１２への電子の注入を促進させる。この結果、オン電圧を低減できる。
本実施形態においても、低オン抵抗（低オン電圧）と高破壊耐量との両立が可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…Ｎ＋形ドレイン層、１２…Ｎ−形ベース層、１３…Ｐ形ベース層、１４…Ｎ＋形ソース層、１６…Ｐ形埋め込み層、１７…絶縁膜、１７ａ…ゲート絶縁膜、１８…ゲート電極、２１…第１の主電極、２２…第２の主電極、２３，３３…埋め込み電極、４１…コレクタ層、５１…ゲート配線

Claims (5)

  1. 第１の主電極と、
    前記第１の主電極上に設けられた第１の半導体層と、
    前記第１の半導体層上に設けられた第１導電形ベース層と、
    前記第１導電形ベース層上に設けられた第２導電形ベース層と、
    前記第２導電形ベース層上に設けられた第１導電形の第２の半導体層と、
    前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有するゲート電極と、
    前記ゲート電極と前記第２導電形ベース層との間に設けられたゲート絶縁膜と、
    前記ゲート電極よりも前記第１の半導体層側で、前記ゲート絶縁膜に接する埋め込み電極と、
    前記第１導電形ベース層中に選択的に設けられ、前記埋め込み電極に接する第２導電形の埋め込み層と、
    前記第２の半導体層上に設けられ、前記第２の半導体層及び前記埋め込み電極と電気的に接続された第２の主電極と、
    を備えたことを特徴とする半導体装置。
  2. 第１の主電極と、
    前記第１の主電極上に設けられた第１の半導体層と、
    前記第１の半導体層上に設けられた第１導電形ベース層と、
    前記第１導電形ベース層上に設けられた第２導電形ベース層と、
    前記第２導電形ベース層上に設けられた第１導電形の第２の半導体層と、
    前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有する第１のゲート電極と、
    前記第１のゲート電極と前記第２導電形ベース層との間に設けられたゲート絶縁膜と、
    前記第１導電形ベース層中に選択的に設けられた第２導電形の埋め込み層と、
    前記埋め込み層に接して設けられた埋め込み電極と、
    前記第２導電形ベース層よりも前記第２の半導体層側に位置する一端と、前記第２導電形ベース層よりも前記第１導電形ベース層側に位置する他端と、を有する第２のゲート電極と、
    前記第２のゲート電極と前記埋め込み電極との間に設けられた絶縁膜と、
    前記第２の半導体層上に設けられ、前記第２の半導体層及び前記埋め込み電極と電気的に接続された第２の主電極と、
    を備えたことを特徴とする半導体装置。
  3. 前記第１の半導体層は、第１導電形のドレイン層であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の半導体層は、第２導電形のコレクタ層であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２の半導体層は、前記第２導電形ベース層上に前記第２導電形ベース層と同じ幅で重なったストライプ状の平面パターンで設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
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