JP2016174040A - 半導体装置 - Google Patents

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知子 末代
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Abstract

【課題】放熱性を向上させた半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１半導体領域と、第１半導体領域の上に設けられた複数の第２半導体領域と、複数の第２半導体領域のそれぞれの上に設けられた複数の第３半導体領域と、複数の第２半導体領域の上および前記複数の第３半導体領域の上に設けられた層間絶縁膜と、第１半導体領域の下に設けられた第１電極と、層間絶縁膜の上に設けられた第２電極と、第１電極から前記第２電極に向かう第１方向に延在し、複数の第３半導体領域と第２電極とを電気的に接続し、層間絶縁膜に接する複数の第１コンタクト領域と、第１方向に延在し、隣り合う第１コンタクト領域の間に設けられ、第２電極と、層間絶縁膜と、に接する複数の第２コンタクト領域と、複数の第２半導体領域のいずれかに、第１絶縁膜を介して設けられた第３電極と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置において、半導体層の上に層間絶縁膜が設けられ、この層間絶縁膜の上にエミッタ電極が設けられた構造がある。エミッタ電極と半導体領域とは、層間絶縁膜内を貫通させた金属等を含むコンタクト領域を介して電気的に接続されている。
しかし、層間絶縁膜内を貫通するコンタクト領域の体積が小さいと、相対的に半導体領域上の層間絶縁膜の体積が大きくなる。ここで、層間絶縁膜の熱抵抗は、エミッタ電極およびコンタクト領域を構成する金属に比べて高い。
従って、半導体層の上の層間絶縁膜の体積が大きく、且つコンタクト領域の体積が小さいと、半導体層内で発生した熱は、エミッタ電極側に放熱され難くなる。従って、半導体層内では、熱起因の破壊、または半導体層の上部のエミッタ電極が溶融する素子破壊等が起きる可能性がある。
特開２００７−２７３９３１号公報
本発明が解決しようとする課題は、放熱性を向上させた半導体装置を提供することである。
実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、前記複数の第２半導体領域のそれぞれの上に設けられた複数の第３半導体領域と、前記複数の第２半導体領域の上および前記複数の第３半導体領域の上に設けられた層間絶縁膜と、前記第１半導体領域の下に設けられた第１電極と、前記層間絶縁膜の上に設けられた第２電極と、前記第１電極から前記第２電極に向かう第１方向に延在し、前記複数の第３半導体領域と前記第２電極とを電気的に接続し、前記層間絶縁膜に接する複数の第１コンタクト領域と、前記第１方向に延在し、隣り合う前記第１コンタクト領域の間に設けられ、前記第２電極と、前記層間絶縁膜と、に接する複数の第２コンタクト領域と、前記複数の第２半導体領域のいずれかに、第１絶縁膜を介して設けられた第３電極と、を備える。
図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。 図３は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。 図４（ａ）および図４（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図５は、第２実施形態に係る半導体装置の要部を表す模式的平面図である。 図６（ａ）および図６（ｂ）は、第３実施形態に係る半導体装置の要部を表す模式的断面図である。 図７は、第３実施形態に係る半導体装置の要部を表す模式的平面図である。 図８（ａ）および図８（ｂ）は、第４実施形態に係る半導体装置の要部を表す模式的断面図である。 図９（ａ）および図９（ｂ）は、第４実施形態に係る半導体装置の要部を表す模式的断面図である。 図１０は、第４実施形態に係る半導体装置の要部を表す模式的平面図である。 図１１は、第５実施形態に係る半導体装置の要部を表す模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。実施形態では、ｎ＋形、ｎ形、ｎ−形の順でｎ形（第１導電形）の不純物濃度が低くなることを表す。また、ｐ＋形、ｐ形、ｐ−形の順でｐ形（第２導電形）の不純物濃度が低くなることを表す。
（第１実施形態）
図１（ａ）〜図２（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。
図３は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。
図１（ａ）には、図３のＡ−Ａ’線に沿った断面が表され、図１（ｂ）には、図３のＢ−Ｂ’線に沿った断面が表され、図２（ａ）には、図３のＣ−Ｃ’線に沿った断面が表され、図２（ｄ）には、図３のＤ−Ｄ’線に沿った断面が表されている。
図３には、図１（ａ）〜図２（ｂ）のＥ−Ｅ’線に沿った平面が表されている。図３には、図１（ａ）〜図２（ｂ）に表す層間絶縁膜７０を表示していない。
図１（ａ）〜図２（ｂ）、および図３に表すように、第１実施形態に係る半導体装置１は、第１半導体領域（以下、例えば、半導体領域２０）と、第２半導体領域（以下、例えば、ｐ形ベース領域３０）と、第３半導体領域（以下、例えば、ｎ＋形エミッタ領域４０）と、第４半導体領域（以下、例えば、ｐ＋形コレクタ領域２５）、層間絶縁膜７０と、第１電極（以下、例えば、コレクタ電極１０）と、第２電極（以下、例えば、エミッタ電極１１）と、第３電極（以下、例えば、ゲート電極５０）と、第１絶縁膜（以下、例えば、ゲート絶縁膜５１）と、第４電極（以下、例えば、電極５２）と、第２絶縁膜（以下、例えば、絶縁膜５３）と、第１コンタクト領域（以下、例えば、コンタクト領域６０）と、第２コンタクト領域（以下、例えば、コンタクト領域６１）と、を備える。
半導体領域２０は、ｎ形バッファ領域２２と、ｎ形バッファ領域２２の上に設けられたｎ−形ベース領域２１と、を含む。
図１（ａ）〜図２（ｂ）、および図３に例示された半導体装置１は、上下電極構造の縦型ＩＧＢＴである。半導体装置１からｐ＋形コレクタ領域２５を除き、ｐ＋形コレクタ領域２５の代わりにｎ＋形ドレイン領域を設け、コレクタ電極１０に直接ｎ＋形ドレイン領域を接触させた場合は、半導体装置１は、上下電極構造の縦型ＭＯＳＦＥＴになる。半導体装置１がＭＯＳＦＥＴである場合も、実施形態に含まれる。半導体装置１がＭＯＳＦＥＴの場合、エミッタはソースに、コレクタはドレインに読み替えられる。
実施形態では、コレクタ電極１０からエミッタ電極１１に向かう方向を第１方向（以下、Ｚ方向）、Ｚ方向に交差し、ゲート電極５０が延在する方向を第２方向（以下、Ｘ方向）、Ｚ方向およびＸ方向に交差し、複数のゲート電極５０が並ぶ方向を第３方向（以下、Ｙ方向）とする。
半導体領域２０の上には、複数のｐ形ベース領域３０が選択的に設けられている（図１（ａ）〜図２（ｂ））。複数のｐ形ベース領域３０は、Ｘ方向に延在しているとともに、Ｙ方向に配列されている（図３）。ｐ形ベース領域３０の一部のｐ＋形領域３０ａの不純物濃度（Ｚ方向における不純物濃度プロファイルの最大値もしくは平均値）は、ｐ形ベース領域３０の不純物濃度に対して相対的に高い領域になっている。
複数のｐ形ベース領域３０のそれぞれの上には、複数のｎ＋形エミッタ領域４０が設けられている（図１（ａ）〜図２（ｂ））。複数のｎ＋形エミッタ領域４０は、ｐ形ベース領域３０の表面に選択的に設けられている。複数のｎ＋形エミッタ領域４０は、Ｘ方向に配列されているとともに、Ｙ方向に配列されている（図３）。例えば、Ｘ方向において、ｐ形ベース領域３０およびｐ＋形領域３０ａと、ｎ＋形エミッタ領域４０と、は、交互に設けられている。
コレクタ電極１０は、半導体領域２０の下に設けられている。半導体領域２０とコレクタ電極１０との間には、ｐ＋形コレクタ領域２５が設けられている（図１（ａ）〜図２（ｂ））。コレクタ電極１０は、ｐ＋形コレクタ領域２５に電気的に接続されている。エミッタ電極１１は、層間絶縁膜７０の上に設けられている。層間絶縁膜７０は、複数のゲート電極５０、複数のゲート絶縁膜５１、複数の電極５２、複数の絶縁膜５３、複数のｐ形ベース領域３０、複数のｐ＋形領域３０ａ、および複数のｎ＋形エミッタ領域４０の上に設けられている。層間絶縁膜７０の上面７０ｕは、ＣＭＰ（Chemical Mechanical Polishing）加工等によって、例えば、平坦になっている。
複数のコンタクト領域６０は、複数のｎ＋形エミッタ領域４０とエミッタ電極１１とを電気的に接続している（図１（ａ）、（ｂ））。例えば、複数のコンタクト領域６０の中のいずれかによって、複数のｎ＋形エミッタ領域４０のいずれかとエミッタ電極１１とが電気的に接続されている。複数のコンタクト領域６０は、複数のｎ＋形エミッタ領域４０に接しているとともに、複数のｐ形ベース領域３０およびｐ＋形領域３０ａにも接している（図２（ａ）、（ｂ））。複数のコンタクト領域６０は、Ｚ方向において、層間絶縁膜７０を貫通している。複数のコンタクト領域６０は、Ｙ方向において、層間絶縁膜７０と接している。
複数のコンタクト領域６０は、図１（ａ）〜図２（ｂ）に表すＹ−Ｚ平面における切断面では、Ｚ方向に延在している。複数のコンタクト領域６０は、図３に表すＸ−Ｙ平面における切断面では、Ｘ方向に延在している。また、複数のコンタクト領域６０は、Ｙ方向に配列されている。
複数のコンタクト領域６１は、Ｙ方向において隣り合うコンタクト領域６０の間に設けられている。複数のコンタクト領域６１によって、隣り合うコンタクト領域６０同士が電気的に接続されている。複数のコンタクト領域６１の中のいずれかは、複数のｎ＋形エミッタ領域４０と、エミッタ電極１１と、に接している（図１（ａ）、図２（ａ））。コンタクト領域６１と隣り合うコンタクト領域６０とは、同一の電極材料で構成されていてもよい。
複数のコンタクト領域６１の前記いずれか以外は、複数のｐ形ベース領域３０と、エミッタ電極１１と、に接している（図１（ｂ）、図２（ｂ））。例えば、複数のコンタクト領域６１の前記いずれか以外は、ｐ形ベース領域３０中のｐ＋形領域３０ａに接している。複数のコンタクト領域６１は、Ｚ方向に延在し、Ｚ方向において層間絶縁膜７０を貫通している。複数のコンタクト領域６１は、層間絶縁膜７０に接している。
複数のコンタクト領域６１は、Ｘ方向において、例えば、略周期的に配列されている。例えば、Ｘ方向において、複数のコンタクト領域６１は、略等間隔に配列されている。
図３に表すＸ−Ｙ平面における切断面では、複数のコンタクト領域６１は、Ｙ方向に延在している。
ゲート電極５０は、半導体領域２０、複数のｐ形ベース領域３０のいずれか、および、複数のｎ＋形エミッタ領域４０の中のいずれかに、ゲート絶縁膜５１を介して設けられている（図１（ａ）〜図２（ｂ））。ゲート電極５０は、半導体領域２０、複数のｐ形ベース領域３０のいずれか、および、複数のｎ＋形エミッタ領域４０の中のいずれかに、ゲート絶縁膜５１を介して向き合っている。ゲート電極５０は、複数、設けられている。複数のゲート電極５０は、Ｘ方向に延在している。複数のゲート電極５０は、Ｙ方向に配列されている（図３）。複数のゲート電極５０のそれぞれは、Ｘ方向において隣り合うｎ＋形エミッタ領域４０の間に設けられたｐ形ベース領域３０と、にゲート絶縁膜５１を介して向き合っている。
電極５２は、半導体領域２０、複数のｐ形ベース領域３０のいずれか、および、複数のｎ＋形エミッタ領域４０のいずれかに、絶縁膜５３を介して設けられている（図１（ａ）〜図２（ｂ））。例えば、電極５２は、半導体領域２０、複数のｐ形ベース領域３０のいずれか、および、複数のｎ＋形エミッタ領域４０のいずれかに、絶縁膜５３を介して向き合っている。電極５２は、複数、設けられている。複数の電極５２は、Ｘ方向に延在している（図３）。電極５２は、Ｙ方向において、ゲート電極５０の横に設けられている。複数の電極５２は、Ｙ方向に配列されている。Ｙ方向において、ゲート電極５０と電極５２とは交互に配列されている。電極５２は、コンタクト領域６１に接している。電極５２は、エミッタ電極１１にコンタクト領域６０、６１を介して電気的に接続されている。電極５２の電位は、エミッタ電極１１の電位と同じである。複数の電極５２のそれぞれは、Ｘ方向において隣り合うｎ＋形エミッタ領域４０の間に設けられたｐ形ベース領域３０と、に絶縁膜５３を介して向き合っている。
ゲート電極５０と電極５２とをまとめた電極は、Ｙ方向において、例えば、等間隔に設けられている。この場合、ゲート電極５０と電極５２とを有する電極のＹ方向におけるピッチ（具体的には、Ｙ方向におけるゲート電極５０の中心とＹ方向における電極５２の中心との間の距離）は、０．５μｍ〜６μｍである。また、Ｙ方向において隣り合う電極間の距離（具体的には、絶縁膜５３とｐ形ベース領域３０の境界部と、ゲート絶縁膜５１とｐ形ベース領域３０の境界部との間隔）は、例えば、０．２μｍ〜５μｍである。コンタクト領域６０のＹ方向における幅は、０．１μｍ〜０．５μｍである。コンタクト領域６１のＸ方向における幅は、０．１μｍ〜０．５μｍである。層間絶縁膜７０の厚さは、例えば、１μｍ〜１０μｍである。
半導体領域２０、ｐ形ベース領域３０、およびｎ＋形エミッタ領域４０のそれぞれの主成分は、例えば、シリコン（Ｓｉ）である。半導体領域２０、ｐ形ベース領域３０、およびｎ＋形エミッタ領域４０のそれぞれの主成分は、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等でもよい。絶縁膜、層間絶縁膜の材料は、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む。
コレクタ電極１０またはエミッタ電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、銅（Ｃｕ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。
コンタクト領域６０、６１の材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、チタン（Ｔｉ）、および銅（Ｃｕ）等の群から選ばれる少なくとも１つを含む金属またはポリシリコンである。ゲート電極５０および電極５２の材料は、例えば、ポリシリコンを含む。
ｎ＋形、ｎ形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等が適用される。また、半導体装置１において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得られる。また、実施形態で開示される全てのＩＧＢＴにおいては、ｐ＋形コレクタ領域２５がコレクタ側で選択的に形成されて、ｎ形バッファ層２２とコレクタ電極１０が接してもよい。また、選択的に形成したｐ＋形コレクタ領域２５とともに選択的にｐ−形領域が形成されていてもよい。ｐ＋形コレクタ領域２５と共にｎ＋形ドレイン領域が形成され、ｎ＋形ドレイン領域がコレクタ電極１０と接したＲＣ（Reverse Conducting）型のＩＧＢＴであってもよい。この場合ｎ＋形ドレイン領域は、ダイオード部のカソードして働く。
半導体装置１の動作について説明する。
図４（ａ）および図４（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。
図４（ａ）は、図１（ａ）の模式的断面図に対応し、図４（ｂ）は、図２（ａ）の模式的断面図に対応している。
半導体装置１のオン状態においては、電子電流は、例えば、エミッタ電極１１、ｎ＋形エミッタ領域４０、ｐ形ベース領域３０に形成されるチャネル領域、半導体領域２０、ｐ＋形コレクタ領域２５、およびコレクタ電極１０の順に流れる。正孔電流は、例えば、コレクタ電極１０、ｐ＋形コレクタ領域２５、半導体領域２０、ｐ形ベース領域３０、ｐ＋形領域３０ａ、およびエミッタ電極１１の順に流れる。ここで、ｐ形ベース領域３０、ｐ＋形領域３０ａはエミッタ電極とオーミック接触の領域を有する。正孔電流は、ｐ形ベース領域３０およびｐ＋形領域３０ａを経由してエミッタ電極１１へ流れていく。
半導体装置１の効果について説明する。
半導体装置１をスイッチング等の一連の動作をさせると、エミッタ電極１１とコレクタ電極１０との間に電流（電子電流および正孔電流）が流れ、半導体層内で一連の動作に伴う損失相当の熱が発生する。あるいは、半導体装置１内での不均一動作を起因とする電流等の不均一性（いわゆる、電流集中）により局所的に熱が発生する。
半導体装置１には、ｐ形ベース領域３０の上およびｎ＋形エミッタ領域４０の上に、厚い層間絶縁膜７０が設けられている。参考例として、コンタクト領域６１が存在しない構造を想定する。
半導体層内で発生した熱は、エミッタ電極１１の側に放熱される。ここで熱抵抗は、コンタクト領域６０と層間絶縁膜７０とを合わせた双方の熱抵抗によって決まる。コンタクト領域６１が存在しないと、熱抵抗が高い層間絶縁膜７０の体積が相対的に高くなる。つまり、熱抵抗が低いコンタクト領域６０の熱抵抗と層間絶縁膜７０の熱抵抗とを合わせた熱抵抗は、高くなってしまう。これにより、参考例では、エミッタ電極１１側への放熱性が劣ってしまう。
また、オフ時においては、ｎ＋エミッタ領域４０とｐ形ベース領域３０とのｐｎ接合部でリーク電流が発生し、リーク電流とともに温度が上昇する。リーク電流は、温度が高くなるほど大きくなる。従って、エミッタ電極１１の側への放熱性が劣ると、リーク電流が増加し、このリーク電流の増加に伴って温度が局所的に上昇する。そして、リーク電流の増加と局所的な温度上昇とが繰り返される連鎖に陥ると、ｎ＋エミッタ領域４０とｐ形ベース領域３０とのｐｎ接合部が破壊に至る。もしくは、寄生ｎｐｎトランジスタが動作してしまう。
ｐｎ接合部が破壊すると、ゲート電極５０によるオフ制御ができなくなり、素子をスイッチングオフできなくなる。オフ制御できないことによる素子破壊、もしくは半導体装置の温度上昇によりエミッタ電極１１が温度上昇に伴って溶融する場合がある。
これに対し、半導体装置１では、コンタクト領域６０の他に、層間絶縁膜７０内にコンタクト領域６１を備える。従って、半導体装置１のエミッタ側の熱抵抗は、コンタクト領域６０の熱抵抗と、コンタクト領域６１の熱抵抗と、層間絶縁膜７０の熱抵抗とを合わせた熱抵抗になっている。
つまり、半導体装置１では、コンタクト領域６１の存在によって、熱抵抗が高い層間絶縁膜７０の体積が相対的に減り、熱抵抗が低いコンタクト領域６０の熱抵抗と、コンタクト領域６１の熱抵抗と、層間絶縁膜７０の熱抵抗とを合わせた熱抵抗が参考例に比べて低くなっている。
これにより、半導体装置１においては、半導体層内で発生した熱が効率よくエミッタ電極１１の側に放熱される。
例えば、オフ時において、ｎ＋エミッタ領域４０とｐ形ベース領域３０とのｐｎ接合部でリーク電流が発生しても、エミッタ電極１１の側への放熱性向上により、ｎ＋エミッタ領域４０とｐ形ベース領域３０とのｐｎ接合部で発した熱は、エミッタ電極１１の側に効率よく放熱される。
つまり、半導体装置１では、リーク電流の増加と局所的な温度上昇とが繰り返される連鎖が起き難くなっている。
これにより、半導体装置１では、熱起因の破壊と推測される、オフ時の短絡動作（ＳＣＳＯＡ）や大電流スイッチング試験（ＲＢＳＯＡ）時の破壊耐量は大きくなる。
また、半導体装置１においては、コンタクト領域６１の数を調整することにより、コンタクト領域６０、６１、および層間絶縁膜７０による熱抵抗を自由に調整することができる。
また、半導体装置１には、ゲート電極５０の他に電極５２が設けられている。つまり、半導体装置１では、ゲート電極５０を設置できる場所に電極５２が設けられ、オン状態における飽和電流が過剰（例えば、素子破壊に至る程度の飽和電流値）にならないようにチャネル密度を調整できる。
（第２実施形態）
図５は、第２実施形態に係る半導体装置の要部を表す模式的平面図である。
図５には、層間絶縁膜７０が表示されていない。
第２実施形態に係る半導体装置２においては、Ｘ方向におけるコンタクト領域６１の配列が等間隔になっていない。例えば、半導体装置２においては、コンタクト領域６１がｎ＋形エミッタ領域４０に密集している。
換言すれば、半導体装置２においては、複数のｎ＋形エミッタ領域４０が設けられた領域における単位面積当たりの複数のコンタクト領域６１の占有率が複数のｐ形ベース領域３０が設けられた領域における複数のコンタクト領域６１の占有率よりも高くなっている。
このような構造によれば、ｎ＋形エミッタ領域４０とｐ形ベース領域３０との接合部の放熱性が半導体装置１よりも向上する。これにより、半導体装置２では、リーク電流の増加と局所的な温度上昇とが繰り返される連鎖がさらに起き難くなっている。
これにより、例えば、半導体装置２では、熱起因の破壊と推測される、オフ時の短絡動作（ＳＣＳＯＡ）や大電流スイッチング試験（ＲＢＳＯＡ）時の破壊耐量は大きくなる。
（第３実施形態）
図６（ａ）および図６（ｂ）は、第３実施形態に係る半導体装置の要部を表す模式的断面図である。
図７は、第３実施形態に係る半導体装置の要部を表す模式的平面図である。
図６（ａ）は、図７のＡ−Ａ’線に沿った断面が表され、図６（ｂ）には、図７のＣ−Ｃ’線に沿った断面が表されている。図７のＢ−Ｂ’線に沿った断面は、図１（ｂ）と同じであり、図７のＤ−Ｄ’線に沿った断面は、図２（ｂ）と同じである。
第３実施形態に係る半導体装置３においては、複数のコンタクト領域６０と、複数のコンタクト領域６１と、によってコンタクト領域が格子状になっている（図７）。
ゲート電極５０の上には、エミッタ電極１１と同電位にするコンタクト領域６１と、ゲート電極５０と、が電気的に接続しないように、ゲート絶縁膜５１を介してコンタクト領域６１が設けられている。例えば、ゲート電極５０は、ゲート絶縁膜５１を介して複数のコンタクト領域６１のいずれかに向き合っている。ゲート電極５０の上端５０ｕとコレクタ電極１０の上面１０ｕとの間の距離は、電極５２の上端５２ｕとコレクタ電極１０の上面１０ｕとの間の距離よりも短い。ゲート電極５０の上端５０ｕは、電極５２の上端５２ｕよりも低い。
半導体装置３では、ゲート電極５０の上にもコンタクト領域６１が設けられている。これにより、放熱性がさらに向上している。
（第４実施形態）
図８（ａ）〜図９（ｂ）は、第４実施形態に係る半導体装置の要部を表す模式的断面図である。
図１０は、第４実施形態に係る半導体装置の要部を表す模式的平面図である。
図８（ａ）には、図１０のＡ−Ａ’線に沿った断面が表され、図８（ｂ）には、図１０のＢ−Ｂ’線に沿った断面が表され、図９（ａ）には、図１０のＣ−Ｃ’線に沿った断面が表され、図９（ｄ）には、図１０のＤ−Ｄ’線に沿った断面が表されている。
図１０には、図８（ａ）〜図９（ｂ）のＥ−Ｅ’線に沿った平面が表されている。図１０には、図８（ａ）〜図９（ｂ）に表す層間絶縁膜７０を表示していない。
第４実施形態に係る半導体装置４は、上下電極構造のｐｉｎダイオードである。
半導体装置４においては、半導体領域２０の上に、アノードとしての複数のｐ形半導体領域３０が選択的に設けられている。半導体領域２０は、ｎ−形半導体領域２１と、カソードとしてのｎ形半導体領域２２と、を含む。ｐ形半導体領域３０の上には、複数のｐ＋形の領域３０ｂが選択的に設けられている。複数のｐ形半導体領域３０は、Ｙ方向に配列されているとともに、Ｘ方向に配列されている。複数の領域３０ｂは、Ｙ方向に配列されているとともに、Ｘ方向に配列されている。領域３０ｂは、ｐ形半導体領域３０に含められ、領域３０ｂをｐ形半導体領域３０の一部とすることができる。半導体装置４においては、オン状態で、例えば、ｐ＋形の領域３０ｂから正孔が注入され、ｎ形半導体領域２２から電子が注入される。
Ｙ方向において、隣り合うｐ形半導体領域３０の間には電極５５が設けられている。また、Ｙ方向において、隣り合うｐ形半導体領域３０の間には電極５７が設けられている。また、Ｙ方向において、隣り合う領域３０ｂの間には電極５５が設けられている。また、Ｙ方向において、隣り合う領域３０ｂの間には電極５７が設けられている。電極５５および電極５７は、Ｘ方向に延在している。
電極５５の下端５５ｄは、ｎ−形半導体領域２１に位置している。電極５７の下端５７ｄは、ｎ−形半導体領域２１に位置している。電極５５とｎ−形半導体領域２１との間には、絶縁膜５６が設けられている。電極５５とｐ形半導体領域３０との間には、絶縁膜５６が設けられている。電極５５と領域３０ｂとの間には、絶縁膜５６が設けられている。電極５７とｎ−形半導体領域２１との間には、絶縁膜５８が設けられている。電極５７とｐ形半導体領域３０との間には、絶縁膜５８が設けられている。電極５７と領域３０ｂとの間には、絶縁膜５８が設けられている。
カソード電極１５は、半導体領域２０の下に設けられ、半導体領域２０中のｎ形半導体領域２２に電気的に接続されている。カソード電極１５は、例えば、ｎ形半導体領域２２にオーミック接触をしている。複数のｐ形半導体領域３０の上および複数の領域３０ｂの上には、層間絶縁膜７０が設けられている。層間絶縁膜７０の上には、アノード電極１６が設けられている。
複数のコンタクト領域６０は、ｐ形半導体領域３０とアノード電極１６とを電気的に接続している。複数のコンタクト領域６０は、領域３０ｂとアノード電極１６とを電気的に接続している。複数のコンタクト領域６０は、領域３０ｂにオーミック接触している。複数のコンタクト領域６０は、Ｚ方向において層間絶縁膜７０を貫通している。複数のコンタクト領域６０は、層間絶縁膜７０に接している。複数のコンタクト領域６０は、Ｘ方向に延在している。
複数のコンタクト領域６１によって、Ｙ方向において隣り合うコンタクト領域６０同士が電気的に接続されている。複数のコンタクト領域６１は、Ｚ方向において層間絶縁膜７０を貫通している。複数のコンタクト領域６１は、アノード電極１６と、層間絶縁膜７０と、ｐ形半導体領域３０と、領域３０ｂと、に接している。複数のコンタクト領域６１は、領域３０ｂにオーミック接触している。また、電極５７は、コンタクト領域６１に接している。複数のコンタクト領域６１は、Ｙ方向に延在している。
半導体装置４においても、コンタクト領域６０の他にコンタクト領域６１が設けられている。これにより、半導体装置４では、コンタクト領域６１が存在しない半導体装置に比べて放熱性が向上する。従って、半導体装置４では、リーク電流の増加と局所的な温度上昇とが繰り返される連鎖が起き難くなっている。
ｐｎ接合部が熱破壊に至ると、オフ状態において、ｐｎ接合部を介して電流がリークする可能性がある。半導体装置４では、このようなリーク電流が発生し難くなっている。
また、半導体装置４においては、コンタクト領域６１の数を調整することにより、コンタクト領域６０、６１、および層間絶縁膜７０による熱抵抗を自由に調整することができる。
また、半導体装置４では、Ｙ方向において隣り合う領域３０ｂの間に電極５５または電極５７が設けられ、Ｘ方向において隣り合う領域３０ｂの間にｐ形半導体領域３０が設けられている。
つまり、半導体装置４では、オン状態において領域３０ｂから注入される正孔の量が過剰にならないように、領域３０ｂの占有率が調整されている。これにより、ターンオフ後における半導体装置４のリカバリー時間またはテイル時間は短くなる。
（第５実施形態）
図１１は、第５実施形態に係る半導体装置の要部を表す模式的断面図である。
第５実施形態に係る半導体装置５においては、半導体装置１と、半導体装置４とが複合されている。半導体装置５においては、コレクタ電極１０とカソード電極１５が共通の電極になっており、エミッタ電極１１とアノード電極１６とが共通の電極になっている。また、半導体領域２０は共通になっている。
半導体装置１と、半導体装置４とを複合させることにより、ＩＧＢＴとｐｉｎダイオードの両方を備えた半導体装置が可能になり、チップサイズを縮小させたり、実装を容易にすることができる。半導体装置４は、ダイオードとして機能する。また、半導体装置１と、半導体装置４とを複合させることにより、ｐ形ベース領域３０とｐ形半導体領域３０とを同時に形成することが可能になり、ｐ＋形領域３０ａと領域３０ｂとを同時に形成することが可能になり、電極５０、５２、５５、５７を同時に形成することが可能になり、コレクタ領域６０、６１を同時に形成することが可能になり、層間絶縁膜７０とを同時に形成することも可能になり、コレクタ電極１０とカソード電極１５とを同時に形成することが可能になり、エミッタ電極１１とアノード電極１６とを同時に形成することが可能になる。これにより、ＩＧＢＴとｐｉｎダイオードを備えた半導体装置の製造プロセスにおけるコストダウンを図ることができる。ＩＧＢＴとダイオードにて、同時に形成せず、別々の領域形成をおこなってもよい。
半導体装置４と複合される半導体装置は、半導体装置１に限らず、半導体装置２または半導体装置３であってもよい。
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５ 半導体装置、 １０ コレクタ電極、 １５ カソード電極、 １０ｕ 上面、 １１ エミッタ電極、 １６ アノード電極、 ２０ 半導体領域、 ２１ ｎ−形ベース領域、ｎ−形半導体領域、 ２２ ｎ形バッファ領域、ｎ形半導体領域、 ２５ ｐ＋形コレクタ領域、 ３０ ｐ形ベース領域、ｐ形半導体領域、 ３０ａ、３０ｂ ｐ＋形領域、 ４０ ｎ＋形エミッタ領域、 ５０ ゲート電極、 ５０ｕ 上端、 ５１ ゲート絶縁膜、 ５２ 電極、 ５２ｕ 上端、 ５３、５６、５８ 絶縁膜、 ５５、５７ 電極、 ５５ｄ、５７ｄ 下端、 ６０、６１ コンタクト領域、 ７０ 層間絶縁膜、 ７０ｕ 上面

Claims (11)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の複数の第２半導体領域と、
    前記複数の第２半導体領域のそれぞれの上に設けられた複数の第３半導体領域と、
    前記複数の第２半導体領域の上および前記複数の第３半導体領域の上に設けられた層間絶縁膜と、
    前記第１半導体領域の下に設けられた第１電極と、
    前記層間絶縁膜の上に設けられた第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に延在し、前記複数の第３半導体領域と前記第２電極とを電気的に接続し、前記層間絶縁膜に接する複数の第１コンタクト領域と、
    前記第１方向に延在し、隣り合う前記第１コンタクト領域の間に設けられ、前記第２電極と、前記層間絶縁膜と、に接する複数の第２コンタクト領域と、
    前記複数の第２半導体領域のいずれかに第１絶縁膜を介して設けられた第３電極と、
    を備えた半導体装置。
  2. 前記第３電極の横に設けられ、前記第１半導体領域、前記複数の第２半導体領域のいずれか、および、前記複数の第３半導体領域のいずれかに、第２絶縁膜を介して設けられ、前記第２電極に電気的に接続された第４電極を、さらに備えた請求項１に記載の半導体装置。
  3. 前記第４電極は、前記複数の第２コンタクト領域に接している請求項２に記載の半導体装置。
  4. 前記複数の第１コンタクト領域は、前記第１方向に交差する第２方向に延在している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記複数の第１コンタクト領域は、前記複数の第２半導体領域に接している請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記複数の第２コンタクト領域のいずれかは、前記複数の第３半導体領域に接し、前記いずれか以外は、前記複数の第２半導体領域に接している請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記複数の第２コンタクト領域は、前記第１方向および前記第２方向に交差する第３方向に延在している請求項４〜６のいずれか１つに記載の半導体装置。
  8. 前記第３電極は、前記第１絶縁膜を介して前記複数の第２コンタクト領域に向き合っている請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記複数の第３半導体領域が設けられた領域における単位面積当たりの前記複数の第２コンタクト領域の占有率は、前記複数の第２半導体領域が設けられた領域における前記占有率よりも高い請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記第１半導体領域と前記第１電極との間に、第２導電形の第４半導体領域をさらに備えた請求項１〜９のいずれか１つに記載の半導体装置。
  11. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた層間絶縁膜と、
    前記第１半導体領域に電気的に接続された第１電極と、
    前記層間絶縁膜の上に設けられた第２電極と、
    前記第１電極から前記第２電極に向かう第１方向に延在し、前記第２半導体領域と前記第２電極とを電気的に接続し、前記層間絶縁膜に接している複数の第１コンタクト領域と、
    前記第１方向に延在し、隣り合う前記第１コンタクト領域の間に設けられ、前記第２電極と、前記層間絶縁膜と、に接している複数の第２コンタクト領域と、
    を備えた半導体装置。
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