JP2019102669A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2019102669A JP2019102669A JP2017232860A JP2017232860A JP2019102669A JP 2019102669 A JP2019102669 A JP 2019102669A JP 2017232860 A JP2017232860 A JP 2017232860A JP 2017232860 A JP2017232860 A JP 2017232860A JP 2019102669 A JP2019102669 A JP 2019102669A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- contact
- semiconductor device
- insulating film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 119
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 5
- 239000010936 titanium Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
Abstract
【課題】動作特性に影響を与えずに微細化可能な半導体装置を提供する。【解決手段】半導体装置は、第1電極と、第2電極と、前記第1電極と前記第2電極の間に形成された半導体領域形成部と、前記半導体領域形成部と前記第2電極との間に形成された第1絶縁膜と、前記半導体領域形成部に、第2絶縁膜を介して形成された動作用ゲート電極と、前記半導体領域形成部における前記動作用ゲート電極の両側に、前記動作用ゲート電極から距離を隔てて、第3絶縁膜を介して形成されたダミーゲート電極と、前記動作用ゲート電極に対向して、前記ダミーゲート電極と前記半導体領域形成部との間における前記第3絶縁膜の位置に形成されたトレンチコンタクトと、前記第1絶縁膜に形成され、前記トレンチコンタクトと前記第2電極とを電気的に接続するコンタクト電極と、を備える。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
IGBT(Insulated Gate Bipolar Transistor)のトレンチコンタクトは、等間隔に並ぶゲートトレンチ、すなわちゲート電極のそれぞれの間に形成されている。このような構造で、IGBTの特性に影響を与えずに微細化するためには、チャネル幅や、トレンチコンタクト幅、コンタクト層拡散幅、これらのばらつきや、リソグラフィーの合わせずれ等を考慮する必要があり、メサ幅(ゲートトレンチ同士の距離)が、例えば0.6μm程度より狭くなるまで微細化すると、IGBTのゲート特性(しきい値電圧Vth)等の動作特性に影響を与えてしまう。
本実施形態の目的は、動作特性に影響を与えずに微細化可能な半導体装置を提供することにある。
本実施形態に係る半導体装置は、第1電極と、第2電極と、前記第1電極と前記第2電極の間に形成された半導体領域形成部と、前記半導体領域形成部と前記第2電極との間に形成された第1絶縁膜と、前記半導体領域形成部に、第2絶縁膜を介して形成された動作用ゲート電極と、前記半導体領域形成部における前記動作用ゲート電極の両側に、前記動作用ゲート電極から距離を隔てて、第3絶縁膜を介して形成されたダミーゲート電極と、前記動作用ゲート電極に対向して、前記ダミーゲート電極と前記半導体領域形成部との間における前記第3絶縁膜の位置に形成されたトレンチコンタクトと、前記第1絶縁膜に形成され、前記トレンチコンタクトと前記第2電極とを電気的に接続するコンタクト電極と、を備える。
以下、図面を参照しながら、本実施形態に係る半導体装置及びその製造方法を説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行うこととする。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
各実施形態の説明には、半導体装置の方向を表すために三次元座標(XYZ座標系)を導入している。X方向とY方向は、互いに同一平面において直交している。また、Z方向は、X方向とY方向に直交している。
また、以下の説明において、n+、n、n−及びp+、pの表記は、各導電形における不純物濃度の相対的な高低を表している。すなわち、「+」が付されている表記は、「+」や「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、以下で説明する各実施形態において、各半導体領域のn形(第2導電形)とp形(第1導電形)を反転させて各実施形態を実施してもよい。
〔第1実施形態〕
第1実施形態に係る半導体装置は、トレンチコンタクトを、動作用ゲート電極の両側に配置されるダミーゲート電極のゲート絶縁膜の部分に形成することにより、トレンチコンタクトと動作用ゲート電極との間の距離を保ちつつ、半導体装置の微細化を図れるようにしたものである。以下に、その詳細を説明する。
第1実施形態に係る半導体装置は、トレンチコンタクトを、動作用ゲート電極の両側に配置されるダミーゲート電極のゲート絶縁膜の部分に形成することにより、トレンチコンタクトと動作用ゲート電極との間の距離を保ちつつ、半導体装置の微細化を図れるようにしたものである。以下に、その詳細を説明する。
図1は本実施形態に係る半導体装置1の構成を説明するための半導体装置1の断面図である。この図1に示すように、本実施形態に係る半導体装置1は、複数の動作用ゲート電極と複数のダミーゲート電極とを備えたIGBTを構成している。
図1に示すように、半導体装置1は、コレクタ電極10と、エミッタ電極12と、p+形のコレクタ領域14と、n−形のドリフト領域16と、ゲート絶縁膜18と、ゲート電極20と、p形のベース領域22と、n+のエミッタ領域24と、コンタクト絶縁膜26と、コンタクト電極28と、トレンチコンタクト30とを、備えて構成されている。
半導体装置1は、コレクタ電極10とエミッタ電極12との間に各種半導体領域等が形成された上下電極構造を有している。本実施形態においては、コレクタ電極10からエミッタ電極12に向かう方向がZ方向の上側となり、その逆がZ方向の下側となる。
半導体装置1においては、Z方向において、コレクタ電極10とエミッタ電極12との間に、コレクタ領域14と、ドリフト領域16と、ベース領域22と、エミッタ領域24と、コンタクト絶縁膜26とが設けられている。コレクタ領域14は、コレクタ電極10と電気的に接続されている。ドリフト領域16は、エミッタ電極12とコレクタ領域14との間、特に、エミッタ電極12とベース領域22との間に、位置している。
Z方向において、ドリフト領域16とエミッタ電極12との間には、ベース領域22が設けられており、ベース領域22とエミッタ電極12との間には、エミッタ領域24が設けられている。ベース領域22は、Z方向において、ドリフト領域16上に位置しており、エミッタ領域24は、Z方向において、ベース領域22上に位置している。
ドリフト領域16とベース領域22とエミッタ領域24には、ゲート絶縁膜18を介して、ゲート電極20が形成されている。ゲート絶縁膜18とゲート電極20は、X方向に延在している。また、ゲート絶縁膜18とゲート電極20は、Y方向に、所定の距離を隔てて複数形成されて配置されている。
本実施形態においては、図1に示すゲート電極20のうち、一部が、このIGBTを動作させるための動作用ゲート電極20aとなり、残りが、動作に影響を与えないダミーゲート電極20bとなる。本実施形態においては、動作用ゲート電極20aの両側に、ダミーゲート電極20bが、動作用ゲート電極20aから所定の距離を隔てて配置されている。
ダミーゲート電極20bと、ドリフト領域16とベース領域22とエミッタ領域24との間に設けられたゲート絶縁膜18には、トレンチコンタクト30が形成されている。より具体的には、動作用ゲート電極20a側に形成されたダミーゲート電極20bのゲート絶縁膜18の上部が、トレンチコンタクト30に置き換わっている。すなわち、ダミーゲート電極20bと、ベース領域22及びエミッタ領域24との間におけるゲート絶縁膜18の位置に、動作用ゲート電極20aと対向して、トレンチコンタクト30が形成されている。
このトレンチコンタクト30は、動作用ゲート電極20a側のY方向で、ベース領域22とエミッタ領域24と接しており、コンタクト電極28側のZ方向で、コンタクト電極28に接しており、ダミーゲート電極20b側のY方向でダミーゲート電極20bと接している。本実施形態においては、トレンチコンタクト30は、ニッケル(Ni)、コバルト(Co)、チタン(Ti)などの金属をシリサイド化した金属シリサイドにより形成されている。
本実施形態においては、1つの動作用ゲート電極20aに対して、両側に1つずつ、都合2つのダミーゲート電極20bが設けられているが、1つの動作用ゲート電極20aに対して設けられるダミーゲート電極20bの数は、これに限られない。例えば、1つの動作用ゲート電極20aの両側に2つずつ、3つずつ等、任意の数のダミーゲート電極20bを設けてもよい。すなわち、本実施形態に係る半導体装置1においては、動作用ゲート電極20aの両側に、少なくとも1つずつ、動作用ゲート電極20aから距離を隔てて、ダミーゲート電極20bが設けられていると表現することもできる。
Z方向におけるエミッタ電極12とエミッタ領域24との間には、コンタクト絶縁膜26が設けられている。このコンタクト絶縁膜26には、エミッタ電極12とトレンチコンタクト30との間を電気的に接続するコンタクト電極28が形成されている。Z方向断面において、コンタクト電極28は、T字形状をなしており、頭部28aと脚部28bとを備えて構成されている。頭部28aのZ方向上面がエミッタ電極12と電気的に接続されており、脚部28bのZ方向下端部がトレンチコンタクト30と電気的に接続されている。コンタクト電極28の頭部28aと脚部28bは、それぞれ、バリアメタル層と、メタル埋め込み層とを含んで構成されている。
次に、この半導体装置1の動作について説明する。本実施形態に係る半導体装置1においては、エミッタ電極12に印加される電圧よりも高い電圧が、コレクタ電極10に印加される。この状態で、動作用ゲート電極20aに、しきい値電圧(Vth)以上の電圧が供給されると、この半導体装置1はオン状態となる。
すなわち、動作用ゲート電極20aのゲート絶縁膜18に沿ったベース領域22の表面に、n形チャネル領域が形成される。これにより、エミッタ領域24から、ベース領域22、ドリフト領域16、コレクタ領域14の順に電子が流れる。これに伴い、図2に示す動作用ゲート電極20a近傍拡大図からも分かるように、コレクタ領域14から、ドリフト領域16、ベース領域22、トレンチコンタクト30、コンタクト電極28の順に、正孔Hが流れる。
動作用ゲート電極20aに印加される電圧が、しきい値電圧(Vth)より低くなると、オン状態の半導体装置1がオフ状態に移行する。また、コンタクト電極28の脚部28bのY方向の幅は、トレンチコンタクト30のY方向の幅よりも広く形成されている。このため、コンタクト電極28の脚部28bにおける下端部の一部がエミッタ領域24と接している。このため、半導体装置1がオン状態からオフ状態に移行する際には、トレンチコンタクト30だけでなく、脚部28bの下端から、正孔Hがコンタクト電極28へ流れ込む。その結果、半導体装置1のオン状態からオフ状態の切り替えを迅速に行うことができる。
図3は、本実施形態に係る半導体装置1の配線レイアウト図の一例を示す図である。この図3に示すように、動作用ゲート電極20aとダミーゲート電極20bとゲート絶縁膜18とトレンチコンタクト30とがX方向に沿って形成されており、ゲート配線40とエミッタ電極12とがY方向に沿って形成されている。
動作用ゲート電極20aとゲート配線40との交差部分に、Z方向に延びるコンタクト40aが形成されており、動作用ゲート電極20aとゲート配線40とが電気的に接続されている。ゲート配線40には、例えば、ゲート駆動信号が入力され、この半導体装置1のオン状態とオフ状態とが制御される。
また、トレンチコンタクト30とエミッタ電極12との交差部分に、Z方向に延びるコンタクト電極28が形成されており、トレンチコンタクト30とエミッタ電極12とが電気的に接続されている。エミッタ電極12は、例えば、グランドに接続されており、ベース領域22やエミッタ領域24からの正孔が、エミッタ電極12に流れ込む。
上述したところから分かるように、コレクタ電極10が本実施形態における第1電極に相当し、エミッタ電極12が本実施形態に係る第2電極に相当する。また、コレクタ領域14と、ドリフト領域16と、ベース領域22と、エミッタ領域24とにより、本実施形態に係る半導体領域形成部が構成されている。さらに、コンタクト絶縁膜26が本実施形態に係る第1絶縁膜に相当しており、動作用ゲート電極20aの周囲に形成されたゲート絶縁膜18が第2絶縁膜に相当し、ダミーゲート電極20bの周囲に形成されたゲート絶縁膜18が第3絶縁膜に相当する。また、Y方向が本実施形態における第1方向に相当している。
さらに、p+形のコレクタ領域14が本実施形態に係る第1導電形の第1半導体領域に相当し、n−形のドリフト領域16が本実施形態に係る第2導電形の第2半導体領域に相当し、p形のベース領域22が本実施形態における第1導電形の第3半導体領域に相当し、n+形のエミッタ領域24が本実施形態における第2導電形の第4半導体領域に相当している。
次に、本実施形態に係る半導体装置1の製造方法を説明する。図4乃至図7は、本実施形態に係る半導体装置1の製造工程を説明する断面図である。
まず、図4に示すように、n−形の半導体基板16aを用意する。続いて、n−形の半導体基板16aのZ方向における上面側にp形の不純物をイオン注入し、p形の半導体領域22aを形成する。さらに、このp形の半導体領域22aのZ方向における上面側にn形の不純物をイオン注入し、n+形の半導体領域24aを形成する。
まず、図4に示すように、n−形の半導体基板16aを用意する。続いて、n−形の半導体基板16aのZ方向における上面側にp形の不純物をイオン注入し、p形の半導体領域22aを形成する。さらに、このp形の半導体領域22aのZ方向における上面側にn形の不純物をイオン注入し、n+形の半導体領域24aを形成する。
続いて、このp形の半導体領域22aとn+形の半導体領域24aを貫通して、n−形の半導体基板16aに達する複数のトレンチTR1を形成する。この複数のトレンチTR1により、p形の半導体領域22aとn+形の半導体領域24aがY方向において複数に分断される。これにより、p形の半導体領域22aが、上述したベース領域22となり、n+形の半導体領域24aが、上述したエミッタ領域24となる。続いて、例えば、熱酸化により、トレンチTR1の内壁と、p形の半導体領域22aのZ方向の表面に、絶縁膜18aを形成する。
次に、図5に示すように、絶縁膜18a上に、導電膜を形成し、この導電膜をエッチバックすることにより、トレンチTR1の内部のそれぞれに、ゲート電極20を形成する。上述したように、これら複数のゲート電極20のうち、一部が動作用ゲート電極20aとなり、残りがダミーゲート電極20bとなる。また、トレンチTR1の内壁に残った絶縁膜18aにより、上述したゲート絶縁膜18が形成される。
次に、図6に示すように、フォトレジストを塗布してパターニングすることにより、上述したトレンチコンタクト30を形成する位置に開口を有するレジストP1を形成する。このレジストP1の開口からは、ゲート絶縁膜18が露出する。続いて、例えば、RIE(Reactive Ion Etching)により、レジストP1の開口から露出しているゲート絶縁膜18を部分的に除去する。本実施形態においては、例えば、n+形の半導体領域24aの表面から、0.5μmの深さで、ゲート絶縁膜18を除去する。
続いて、このゲート絶縁膜18を除去した部分に、トレンチコンタクト30を形成する。本実施形態においては、例えば、ニッケル(Ni)、コバルト(Co)、チタン(Ti)などの金属を、スパッタリングで絶縁膜18aを除去した部分に埋め込み、シリサイド処理することにより、シリサイド化された金属シリサイドで、トレンチコンタクト30を形成する。
次に、図7に示すように、レジストP1を剥離し、コンタクト絶縁膜26を形成し、このコンタクト絶縁膜26を選択的にエッチングすることにより、コンタクト絶縁膜26におけるトレンチコンタクト30上の位置に、開口を形成する。続いて、この開口を埋め込むように、トレンチコンタクト30に接続するコンタクト電極28を形成する。本実施形態においては、例えば、チタン(Ti)と窒化チタン(TiN)から構成されたバリアメタル層と、タングステン(W)から構成されたメタル埋め込み層とから、コンタクト電極28を形成する。ここでは、例えば、チタン(Ti)が5nm〜10nmの厚さであり、窒化チタン(TiN)が5nm〜10nmの厚さであり、タングステン(W)が200nm〜500nmの厚さである。続いて、コンタクト絶縁膜26とコンタクト電極28のZ方向の上面に、エミッタ電極12を形成する。
上述したように、コンタクト電極28の脚部28bのY方向の幅は、トレンチコンタクト30のY方向の幅よりも広く構成されているので、トレンチコンタクト30を形成する際のフォトレジストの位置合わせと、コンタクト電極28を形成する際のフォトレジストの位置合わせとの間の精度に、比較的余裕を持たせることができる。
次に、図1から分かるように、半導体基板16aのZ方向の下面側を、半導体基板16aが所定の厚さになるまで研磨する。この研磨した半導体基板16aにより、ドリフト領域16が形成される。続いて、p形の不純物をイオン注入し、p+形のコレクタ領域14を形成する。続いて、このp+形のコレクタ領域14のZ方向の下面に、コレクタ電極10を形成する。これにより、図1に示す半導体装置1が得られる。
以上のように、本実施形態に係る半導体装置1によれば、トレンチコンタクト30を、動作用ゲート電極20aに対向する位置にあるゲート絶縁膜18を部分的に除去した位置に形成することとしたので、動作用ゲート電極20aとトレンチコンタクト30との間の距離を可能な限り離すことができる。すなわち、図8の比較例に係る半導体装置1aに示すように、動作用ゲート電極20aとダミーゲート電極20bの間におけるベース領域22及びエミッタ領域24の中にトレンチコンタクト30aを形成するのと比べて、動作用ゲート電極20aとトレンチコンタクト30との距離を大きく確保することができる。このため、半導体装置1を微細化するにあたり、動作用ゲート電極20aとトレンチコンタクト30とが近づいて、しきい値電圧(Vth)やゲート特性に悪影響を与えてしまうことを回避することができる。
〔第2実施形態〕
上述した第1実施形態に係る半導体装置1においては、1つのトレンチコンタクト30に対して、1つのコンタクト電極28を形成したが、第2実施形態に係る半導体装置1においては、複数のトレンチコンタクトに対して、1つのコンタクト電極を形成することにより、トレンチコンタクトを形成する際のフォトレジストの開口幅を広くできるようにしたものである。以下、上述した第1実施形態と異なる部分を説明する。
上述した第1実施形態に係る半導体装置1においては、1つのトレンチコンタクト30に対して、1つのコンタクト電極28を形成したが、第2実施形態に係る半導体装置1においては、複数のトレンチコンタクトに対して、1つのコンタクト電極を形成することにより、トレンチコンタクトを形成する際のフォトレジストの開口幅を広くできるようにしたものである。以下、上述した第1実施形態と異なる部分を説明する。
図9は、本実施形態に係る半導体装置1の構成を説明するための半導体装置1の断面図であり、上述した第1実施形態における図1に対応する図である。
この図9に示すように、本実施形態に係る半導体装置1においては、動作用ゲート電極20aに対向して、ダミーゲート電極20bと、ベース領域22及びエミッタ領域24との間におけるゲート絶縁膜18の位置に、トレンチコンタクト30が形成されているのに加えて、ダミーゲート電極20bを挟んで、トレンチコンタクト30と対向して、ダミーゲート電極20bと、ベース領域22及びエミッタ領域24との間におけるゲート絶縁膜18の位置にも、トレンチコンタクト130が形成されている。すなわち、1つのダミーゲート電極20bが、一対のトレンチコンタクト30、130を備えている。
この図9に示すように、本実施形態に係る半導体装置1においては、動作用ゲート電極20aに対向して、ダミーゲート電極20bと、ベース領域22及びエミッタ領域24との間におけるゲート絶縁膜18の位置に、トレンチコンタクト30が形成されているのに加えて、ダミーゲート電極20bを挟んで、トレンチコンタクト30と対向して、ダミーゲート電極20bと、ベース領域22及びエミッタ領域24との間におけるゲート絶縁膜18の位置にも、トレンチコンタクト130が形成されている。すなわち、1つのダミーゲート電極20bが、一対のトレンチコンタクト30、130を備えている。
さらに、本実施形態に係る半導体装置1においては、コンタクト絶縁膜26に形成されるコンタクト電極128が、複数のトレンチコンタクト30、130に跨がって形成される。この図9の例では、2つのダミーゲート電極20b、20bに対して共通に1つのコンタクト電極128が形成されている。このため、1つのコンタクト電極128が、4つのトレンチコンタクト30、130、130、30に電気的に接続され、1つのコンタクト電極128により、4つのトレンチコンタクト30、130、130、30をエミッタ電極12に接続することができる。
換言すれば、動作用ゲート電極20aと動作用ゲート電極20aとの間に形成された複数のダミーゲート電極20b、20bのトレンチコンタクト30、130を共通に接続するように、コンタクト電極128が形成されている。このため、上述した第1実施形態で述べたように、1つの動作用ゲート電極20aに対して、その両側に2つずつ、3つずつ等のダミーゲート電極20bを設けた場合、8つのトレンチコンタクト30、130(4つのダミーゲート電極20b)、12個のトレンチコンタクト30、130(6つのダミーゲート電極20b)が形成され、これらを1つのコンタクト電極128で共通にエミッタ電極12に接続することができる。
なお、本実施形態に係る半導体装置1の動作は、上述した第1実施形態に係る半導体装置1の動作と同様である。また、トレンチコンタクト130が本実施形態に係る追加トレンチコンタクトに相当している。
次に、本実施形態に係る半導体装置1の製造方法について説明する。図10乃至図11は、本実施形態に係る半導体装置1の製造工程を説明する断面図である。
図4及び図5に至るまでの製造工程は、上述した第1実施形態と同様である。この図5に続く図10に示すように、フォトレジストを塗布してパターニングすることにより、上述したコンタクト電極128を形成する位置に開口を有するレジストP2を形成する。このレジストP2の開口からは、2つのダミーゲート電極20bと、これら2つのダミーゲート電極20bの周囲に形成された2つのゲート絶縁膜18が露出する。続いて、例えば、RIE(Reactive Ion Etching)により、レジストP2の開口から露出しているゲート絶縁膜18を部分的に除去する。本実施形態においては、例えば、n+形の半導体領域24aの表面から、0.5μmの深さで、ゲート絶縁膜18を除去する。
図4及び図5に至るまでの製造工程は、上述した第1実施形態と同様である。この図5に続く図10に示すように、フォトレジストを塗布してパターニングすることにより、上述したコンタクト電極128を形成する位置に開口を有するレジストP2を形成する。このレジストP2の開口からは、2つのダミーゲート電極20bと、これら2つのダミーゲート電極20bの周囲に形成された2つのゲート絶縁膜18が露出する。続いて、例えば、RIE(Reactive Ion Etching)により、レジストP2の開口から露出しているゲート絶縁膜18を部分的に除去する。本実施形態においては、例えば、n+形の半導体領域24aの表面から、0.5μmの深さで、ゲート絶縁膜18を除去する。
続いて、このゲート絶縁膜18を除去した部分に、トレンチコンタクト30、130を形成する。本実施形態においては、例えば、ニッケル(Ni)、コバルト(Co)、チタン(Ti)などの金属を、スパッタリングで絶縁膜18aを除去した部分に埋め込み、シリサイド処理することにより、シリサイド化された金属シリサイドで、トレンチコンタクト30、130を形成する。
次に、図11に示すように、レジストP2を剥離し、コンタクト絶縁膜26を形成し、このコンタクト絶縁膜26を選択的にエッチングすることにより、2つのダミーゲート電極20b、20bを含む開口を形成する。続いて、この開口を埋め込むように、トレンチコンタクト30、130に接続するコンタクト電極128を形成する。本実施形態においては、例えば、チタン(Ti)と窒化チタン(TiN)から構成されたバリアメタル層と、タングステン(W)から構成されたメタル埋め込み層とから、コンタクト電極128を形成する。ここでは、例えば、チタン(Ti)が5nm〜10nmの厚さであり、窒化チタン(TiN)が5nm〜10nmの厚さであり、タングステン(W)が200nm〜500nmの厚さである。続いて、コンタクト絶縁膜26とコンタクト電極128のZ方向の上面に、エミッタ電極12を形成する。
次に、図9から分かるように、半導体基板16aのZ方向の下面側を、半導体基板16aが所定の厚さになるまで研磨する。この研磨した半導体基板16aにより、ドリフト領域16が形成される。続いて、p形の不純物をイオン注入し、p+形のコレクタ領域14を形成する。続いて、このp+形のコレクタ領域14のZ方向の下面に、コレクタ電極10を形成する。これにより、図9に示す半導体装置1が得られる。
以上のように、本実施形態に係る半導体装置1においても、トレンチコンタクト30を、動作用ゲート電極20aに対向する位置にあるゲート絶縁膜18を部分的に除去した位置に形成することとしたので、動作用ゲート電極20aとトレンチコンタクト30との間の距離を可能な限り離すことができる。このため、半導体装置1を微細化するにあたり、動作用ゲート電極20aとトレンチコンタクト30とが近づいて、しきい値電圧(Vth)やゲート特性に悪影響を与えてしまうことを回避することができる。
さらに、複数のダミーゲート電極20bを跨がるようにコンタクト電極128を形成したので、レジストP2の開口の幅を大きくとることができ、また、コンタクト電極128の幅も大きくすることができる。このため、従前の露光装置を利用して、本実施形態に係る半導体装置1を製造することができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:半導体装置、10:コレクタ電極、12:エミッタ電極、14:コレクタ領域、16:ドリフト領域、18:ゲート絶縁膜、20:ゲート電極、20a:動作用ゲート電極、20b:ダミーゲート電極、22:ベース領域、24:エミッタ領域、26:コンタクト絶縁膜、28:コンタクト電極、30:トレンチコンタクト
Claims (9)
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極の間に形成された半導体領域形成部と、
前記半導体領域形成部と前記第2電極との間に形成された第1絶縁膜と、
前記半導体領域形成部に、第2絶縁膜を介して形成された動作用ゲート電極と、
前記半導体領域形成部における前記動作用ゲート電極の両側に、前記動作用ゲート電極から距離を隔てて、第3絶縁膜を介して形成されたダミーゲート電極と、
前記動作用ゲート電極に対向して、前記ダミーゲート電極と前記半導体領域形成部との間における前記第3絶縁膜の位置に形成されたトレンチコンタクトと、
前記第1絶縁膜に形成され、前記トレンチコンタクトと前記第2電極とを電気的に接続するコンタクト電極と、
を備える半導体装置。 - 前記動作用ゲート電極と前記ダミーゲート電極とが並ぶ方向である第1方向における、前記コンタクト電極が前記トレンチコンタクトと接触する前記コンタクト電極の幅は、前記第1方向における前記トレンチコンタクトの幅よりも広い、請求項1に記載の半導体装置。
- 前記第1方向における前記トレンチコンタクトの幅と、前記第1方向における前記第3絶縁膜の幅は、同等である、請求項2に記載の半導体装置。
- 前記コンタクト電極は、複数のトレンチコンタクトに対して1つ設けられている、請求項1に記載の半導体装置。
- 前記ダミーゲート電極を挟んで、前記トレンチコンタクトと対向して、前記ダミーゲート電極と前記半導体領域形成部との間における前記第3絶縁膜の位置に形成された、追加トレンチコンタクトを、さらに備える請求項4に記載の半導体装置。
- 前記ダミーゲート電極は、前記動作用ゲート電極の両側に、前記動作用ゲート電極から距離を隔てて、1対、設けられている、請求項1乃至請求項5のいずれかに記載の半導体装置。
- 前記トレンチコンタクトは金属シリサイドにより形成されている、請求項1乃至請求項6のいずれかに記載の半導体装置。
- 前記コンタクト電極は、バリアメタル層と、メタル埋め込み層とを含んで構成されている、請求項1乃至請求項7のいずれかに記載の半導体装置。
- 前記半導体領域形成部は、
前記第1電極と前記第1絶縁膜の間に形成された第1導電形の第1半導体領域と、
前記第1半導体領域と前記第1絶縁膜の間に形成された第2導電形の第2半導体領域と、
前記第2半導体領域と前記第1絶縁膜の間に形成された第1導電形の第3半導体領域と、
前記第3半導体領域と前記第1絶縁膜の間に形成された第2導電形の第4半導体領域と、
を備える請求項1乃至請求項8のいずれかに記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017232860A JP2019102669A (ja) | 2017-12-04 | 2017-12-04 | 半導体装置 |
US15/911,463 US10388774B2 (en) | 2017-12-04 | 2018-03-05 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017232860A JP2019102669A (ja) | 2017-12-04 | 2017-12-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019102669A true JP2019102669A (ja) | 2019-06-24 |
Family
ID=66659495
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017232860A Pending JP2019102669A (ja) | 2017-12-04 | 2017-12-04 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10388774B2 (ja) |
JP (1) | JP2019102669A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007273931A (ja) * | 2006-03-07 | 2007-10-18 | Toshiba Corp | 電力用半導体素子、その製造方法及びその駆動方法 |
US20150041962A1 (en) * | 2013-08-09 | 2015-02-12 | Infineon Technologies Ag | Semiconductor Device with Cell Trench Structures and Contacts and Method of Manufacturing a Semiconductor Device |
WO2016175152A1 (ja) * | 2015-04-27 | 2016-11-03 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP2019161199A (ja) * | 2017-05-17 | 2019-09-19 | ローム株式会社 | 半導体装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6864532B2 (en) * | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
DE10060428B4 (de) * | 2000-12-05 | 2006-07-06 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares in beide Richtungen sperrendes Halbleiterbauelement und Verfahren zu dessen Herstellung |
JP4090747B2 (ja) * | 2002-01-31 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
US7285822B2 (en) | 2005-02-11 | 2007-10-23 | Alpha & Omega Semiconductor, Inc. | Power MOS device |
JP2007035841A (ja) * | 2005-07-26 | 2007-02-08 | Toshiba Corp | 半導体装置 |
JP5040240B2 (ja) | 2006-09-29 | 2012-10-03 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
JP4788734B2 (ja) * | 2008-05-09 | 2011-10-05 | トヨタ自動車株式会社 | 半導体装置 |
US7902075B2 (en) * | 2008-09-08 | 2011-03-08 | Semiconductor Components Industries, L.L.C. | Semiconductor trench structure having a sealing plug and method |
US8796764B2 (en) * | 2008-09-30 | 2014-08-05 | Infineon Technologies Austria Ag | Semiconductor device comprising trench gate and buried source electrodes |
JP5511308B2 (ja) * | 2009-10-26 | 2014-06-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2012178389A (ja) | 2011-02-25 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
JP2013211512A (ja) * | 2012-02-27 | 2013-10-10 | Toshiba Corp | 絶縁ゲート型バイポーラトランジスタ |
JP5754397B2 (ja) * | 2012-03-09 | 2015-07-29 | 三菱電機株式会社 | 縦型トレンチigbtの製造方法 |
JP2016174040A (ja) * | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 半導体装置 |
JP2017028056A (ja) * | 2015-07-21 | 2017-02-02 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP2017054958A (ja) * | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
-
2017
- 2017-12-04 JP JP2017232860A patent/JP2019102669A/ja active Pending
-
2018
- 2018-03-05 US US15/911,463 patent/US10388774B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007273931A (ja) * | 2006-03-07 | 2007-10-18 | Toshiba Corp | 電力用半導体素子、その製造方法及びその駆動方法 |
US20150041962A1 (en) * | 2013-08-09 | 2015-02-12 | Infineon Technologies Ag | Semiconductor Device with Cell Trench Structures and Contacts and Method of Manufacturing a Semiconductor Device |
WO2016175152A1 (ja) * | 2015-04-27 | 2016-11-03 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP2019161199A (ja) * | 2017-05-17 | 2019-09-19 | ローム株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20190172935A1 (en) | 2019-06-06 |
US10388774B2 (en) | 2019-08-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI615937B (zh) | 積體晶片及其製造方法 | |
KR20190064523A (ko) | 비평면 반도체 소자의 금속 레일 도체 | |
US10446655B2 (en) | Semiconductor device | |
TWI639218B (zh) | 半導體元件與其製造方法 | |
US9543298B1 (en) | Single diffusion break structure and cuts later method of making | |
TWI755541B (zh) | 半導體裝置及其製造方法 | |
JPWO2005091374A1 (ja) | 半導体装置及びその製造方法 | |
US9472501B2 (en) | Conductive line patterning | |
US7816763B2 (en) | BJT and method for fabricating the same | |
US10497804B2 (en) | Vertical semiconductor device | |
JP2015198135A (ja) | 半導体装置の製造方法 | |
KR20170068839A (ko) | 바이폴라 접합 트랜지스터 및 이의 제조 방법 | |
JP6639365B2 (ja) | 半導体装置 | |
US10879120B2 (en) | Self aligned via and method for fabricating the same | |
EP0951074A2 (en) | Multi-emitter bipolar transistor | |
JP5568265B2 (ja) | ショットキーダイオードの製造方法 | |
JP2019102669A (ja) | 半導体装置 | |
KR100313984B1 (ko) | 메사구조체에 제공된 반도체소자를 구비한 반도체 디바이스 | |
JP4744103B2 (ja) | 抵抗素子を含む半導体装置及びその製造方法 | |
CN101627468A (zh) | 半导体材料内的沟槽形成 | |
JP2005209792A (ja) | 半導体装置 | |
JP2007067249A (ja) | 半導体装置およびその製造方法 | |
US10546856B2 (en) | CMOS structure having low resistance contacts and fabrication method | |
US10373954B2 (en) | FinFET and manufacturing method of the same | |
US10347526B1 (en) | Semiconductor structure and method for forming the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200106 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20201030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20201110 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210507 |