KR20170068839A - 바이폴라 접합 트랜지스터 및 이의 제조 방법 - Google Patents

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Abstract

바이폴라 접합 트랜지스터와 그 제조 방법이 개시된다. 상기 바이폴라 접합 트랜지스터는, 제1 도전형을 갖는 제1 웰 영역과, 상기 제1 웰 영역에 인접하게 배치되며 제2 도전형을 갖는 제2 웰 영역과, 상기 제1 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 이미터와, 상기 제1 웰 영역 상에 배치되며 상기 제1 도전형을 갖는 베이스와, 상기 제2 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 컬렉터와, 상기 이미터와 상기 베이스 및 상기 컬렉터 사이에 배치된 소자 분리 영역들을 포함한다. 이때, 상기 이미터와 상기 베이스 및 상기 컬렉터는 상기 소자 분리 영역들로부터 소정 간격 이격된다.

Description

바이폴라 접합 트랜지스터 및 이의 제조 방법{Bipolar junction transistor and method of manufacturing the same}
본 발명의 실시예들은 바이폴라 접합 트랜지스터 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 노이즈가 감소되고 전류 이득(Current Gain; hfe)이 개선된 바이폴라 접합 트랜지스터 및 이의 제조 방법에 관한 것이다.
바이폴라 접합 트랜지스터는 모스 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET)에 비하여 낮은 노이즈를 가지며 넓은 범위의 선행 이득을 나타내고, 주파수 응답 특성 및 전류 구동 능력이 우수한 장점을 갖는다.
상기 바이폴라 접합 트랜지스터는 이미터와 베이스 및 컬렉터를 포함할 수 있으며, 상기 이미터와 베이스 및 상기 컬렉터 사이에는 소자 분리 영역들이 배치될 수 있다. 상기 소자 분리 영역들은 얕은 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정에 의해 형성될 수 있다.
그러나, 상기 이미터, 상기 베이스, 상기 컬렉터 및 상기 소자 분리 영역들 사이의 계면들에서 발생되는 스트레스 효과 및 트랩 사이트들에 의해 노이즈가 증가되고 전류 이득이 감소되는 문제점이 발생될 수 있다.
대한민국 공개특허공보 제10-2006-0069024호 (2006.06.21) 대한민국 공개특허공보 제10-2010-0079380호 (2010.07.08)
본 발명의 실시예들은 감소된 노이즈 및 향상된 전류 이득을 갖는 바이폴라 접합 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 바이폴라 접합 트랜지스터는, 제1 도전형을 갖는 제1 웰 영역과, 상기 제1 웰 영역에 인접하게 배치되며 제2 도전형을 갖는 제2 웰 영역과, 상기 제1 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 이미터와, 상기 제1 웰 영역 상에 배치되며 상기 제1 도전형을 갖는 베이스와, 상기 제2 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 컬렉터와, 상기 이미터와 상기 베이스 및 상기 컬렉터 사이에 배치된 소자 분리 영역들을 포함할 수 있으며, 상기 이미터와 상기 베이스 및 상기 컬렉터는 상기 소자 분리 영역들로부터 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 바이폴라 접합 트랜지스터는, 상기 이미터 상에 배치된 제1 금속 실리사이드 패턴과, 상기 베이스 상에 배치된 제2 금속 실리사이드 패턴과, 상기 컬렉터 상에 배치된 제3 금속 실리사이드 패턴을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 금속 실리사이드 패턴은 상기 이미터와 동일하거나 상기 이미터보다 작은 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 금속 실리사이드 패턴은 상기 베이스와 동일하거나 상기 베이스보다 작은 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 제3 금속 실리사이드 패턴은 상기 컬렉터와 동일하거나 상기 컬렉터보다 작은 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 베이스는 상기 이미터를 감싸는 링 형태를 갖고, 상기 컬렉터는 상기 베이스를 감싸는 링 형태를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 바이폴라 접합 트랜지스터는 상기 제2 도전형을 갖는 깊은 웰 영역을 더 포함할 수 있으며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 깊은 웰 영역 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 바이폴라 접합 트랜지스터는, 상기 제2 웰 영역에 인접하게 배치되며 상기 제1 도전형을 갖는 제3 웰 영역과, 상기 제3 웰 영역 상에 배치되며 상기 제1 도전형을 갖는 웰 탭을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 바이폴라 접합 트랜지스터의 제조 방법은, 소자 분리 영역들을 갖는 기판에 제1 도전형을 갖는 제1 웰 영역을 형성하는 단계와, 상기 제1 웰 영역에 인접하도록 제2 도전형을 갖는 제2 웰 영역을 형성하는 단계와, 상기 제1 웰 영역 상에 상기 제1 도전형을 갖는 베이스를 형성하는 단계와, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 상기 제2 도전형을 갖는 이미터 및 상기 제2 도전형을 갖는 컬렉터를 각각 형성하는 단계를 포함할 수 있다. 이때, 상기 이미터와 상기 베이스 및 상기 컬렉터는 상기 소자 분리 영역들 사이에 각각 형성되고 상기 소자 분리 영역들로부터 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 베이스는 상기 이미터를 감싸는 링 형태를 갖고, 상기 컬렉터는 상기 베이스를 감싸는 링 형태를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 이미터와 상기 베이스 및 상기 컬렉터 상에 금속 실리사이드 패턴들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 금속 실리사이드 패턴들은 상기 소자 분리 영역들로부터 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 기판 내에 상기 제2 도전형을 갖는 깊은 웰 영역을 형성하는 단계를 더 포함할 수 있으며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 깊은 웰 영역 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 기판 상에 상기 제1 도전형을 갖는 에피택시얼 층을 형성하는 단계를 더 포함할 수 있으며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 에피택시얼 층에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판은 상기 제1 도전형을 가질 수 있으며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 기판의 표면 부위들에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 기판 상에 상기 제1 도전형을 갖는 제3 웰 영역을 형성하는 단계와, 상기 제3 웰 영역 상에 상기 제1 도전형을 갖는 웰 탭을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 제3 웰 영역은 상기 제1 웰 영역과 동시에 형성되고, 상기 웰 탭은 상기 베이스와 동시에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 바이폴라 접합 트랜지스터는 제1 도전형을 갖는 제1 웰 영역과 제2 도전형을 갖는 제2 웰 영역을 포함할 수 있다. 상기 제1 웰 영역 상에는 이미터와 베이스가 형성되고, 상기 제2 웰 영역 상에는 컬렉터가 형성될 수 있다. 특히, 상기 이미터와 베이스 및 상기 컬렉터 사이에는 소자 분리 영역들이 배치될 수 있으며, 상기 이미터와 베이스 및 상기 컬렉터는 상기 소자 분리 영역들로부터 소정 간격 이격될 수 있다.
상기와 같이 이미터와 베이스 및 컬렉터가 상기 소자 분리 영역들과 소정 간격 이격되므로 상기 소자 분리 영역들의 계면들에 의한 스트레스 효과가 감소될 수 있으며, 이에 따라 상기 바이폴라 접합 트랜지스터의 노이즈가 크게 감소될 수 있다. 또한, 상기 소자 분리 영역들의 계면들에서의 전자 트랩이 크게 감소될 수 있으며, 이에 따라 상기 이미터와 컬렉터 사이의 전자 이동도가 향상될 수 있고, 아울러 상기 바이폴라 접합 트랜지스터의 전류 이득이 크게 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 베이스, 이미터 및 컬렉터를 설명하기 위한 개략적인 평면도이다.
도 3 내지 도 8은 도 1에 도시된 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터를 설명하기 위한 개략적인 단면도이고, 도 2는 도 1에 도시된 이미터, 베이스 및 컬렉터를 설명하기 위한 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터(100)는, 기판(102) 내에 배치되며 제1 도전형을 갖는 제1 웰 영역(110)과, 상기 제1 웰 영역(110)에 인접하게 배치되며 제2 도전형을 갖는 제2 웰 영역(120)을 포함할 수 있다. 예를 들면, 상기 기판(102) 내에는 상기 제1 웰 영역(110)으로서 기능하는 P형 웰(p-type well; PW) 영역과 상기 제2 웰 영역(120)으로서 기능하는 N형 웰(n-type well; NW)이 형성될 수 있다.
상기 기판(102)은 제1 도전형을 가질 수 있다. 예를 들면, 상기 기판(102)으로서 P형 기판이 사용될 수 있으며, 또한 기판(102) 상에는 에피택시얼 공정에 의해 P형 에피택시얼 층(104)이 형성될 수 있다. 특히, 상기 기판(102) 상에 상기 P형 에피택시얼 층(104)이 형성되는 경우 상기 제1 웰 영역(110)과 제2 웰 영역(120)은 상기 P형 에피택시얼 층(104) 내에 형성될 수 있다. 이와 다르게, 상기 기판(102)으로서 P형 기판이 사용되는 경우 상기 제1 웰 영역(110)과 제2 웰 영역(120)은 상기 기판(102)의 표면 부위들에 형성될 수 있다.
상기 제1 웰 영역(110) 상에는 상기 제2 도전형을 갖는 이미터(140)와 상기 제1 도전형을 갖는 베이스(142)가 배치될 수 있다. 예를 들면, 상기 PW 영역 상에는 상기 이미터(140)로서 기능하는 고농도 N형 불순물 영역 및 상기 베이스(142)로서 기능하는 고농도 P형 불순물 영역이 형성될 수 있다.
상기 제2 웰 영역(120) 상에는 상기 제2 도전형을 갖는 컬렉터(144)가 배치될 수 있다. 예를 들면, 상기 NW 영역 상에는 상기 컬렉터(144)로서 기능하는 고농도 N형 불순물 영역이 형성될 수 있다. 이때, 상기 이미터(140)는 상기 컬렉터(144)와 동시에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 바이폴라 접합 트랜지스터(100)는 상기 제2 도전형을 갖는 깊은 웰 영역(106)을 포함할 수 있으며, 상기 제1 웰 영역(110)과 제2 웰 영역(120)은 상기 깊은 웰 영역(106) 상에 배치될 수 있다. 예를 들면, 상기 기판(102) 내에는 상기 깊은 웰 영역(106)으로서 기능하는 깊은 N형 웰(deep n-type well; DNW) 영역이 형성될 수 있으며, 상기 제1 웰 영역(110)과 제2 웰 영역(120)은 상기 DNW 영역 상에 형성될 수 있다. 결과적으로, 상기 이미터(140)와 제1 웰 영역(110) 및 상기 깊은 웰 영역(106) 사이에서 두 개의 PN 접합들이 형성될 수 있다. 이때, 상기 제1 웰 영역(110)은 베이스 영역으로서 기능할 수 있으며, 상기 깊은 웰 영역(106)과 제2 웰 영역(120)은 컬렉터 영역으로서 기능할 수 있다.
또한, 상기 제2 웰 영역(120)에 인접하도록 상기 제1 도전형을 갖는 제3 웰 영역(130)이 배치될 수 있으며, 상기 제3 웰 영역(130) 상에는 상기 제1 도전형을 갖는 웰 탭(146)이 배치될 수 있다. 예를 들면, 상기 제3 웰 영역(130)으로서 기능하는 제2 P형 웰(PW) 영역이 상기 제2 웰 영역(120)에 인접하도록 형성될 수 있으며, 상기 웰 탭(146)으로서 기능하는 제2 고농도 P형 불순물 영역이 상기 제2 PW 영역 상에 형성될 수 있다. 상기 제3 웰 영역(130)은 상기 제1 웰 영역(110)과 동시에 형성될 수 있으며, 상기 웰 탭(146)은 상기 베이스(142)와 동시에 형성될 수 있다. 상기 웰 탭(146) 및 상기 제3 웰 영역(130)은 상기 기판(102)에 바이어스 전압을 인가하기 위해 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 웰 영역(120)은 상기 제1 웰 영역(110)을 감싸는 링 형태를 가질 수 있으며, 상기 제3 웰 영역(130)은 상기 제2 웰 영역(120)을 감싸는 링 형태를 가질 수 있다. 특히, 도 2에 도시된 바와 같이, 상기 베이스(142)는 상기 이미터(140)를 감싸는 링 형태를 가질 수 있으며, 상기 컬렉터(144)는 상기 베이스(142)를 감싸는 링 형태를 가질 수 있다. 또한, 상기 웰 탭(146)은 상기 컬렉터(144)를 감싸는 링 형태를 가질 수 있으며, 상기 이미터(140), 베이스(142), 컬렉터(144) 및 웰 탭(146) 사이에는 소자 분리 영역들(108)이 각각 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 바이폴라 접합 트랜지스터(100)는 상기 이미터(140) 상에 배치된 제1 금속 실리사이드 패턴(160)과, 상기 베이스(142) 상에 배치된 제2 금속 실리사이드 패턴(162) 및 상기 컬렉터(144) 상에 배치된 제3 금속 실리사이드 패턴(164)을 포함할 수 있다. 또한, 상기 웰 탭(146) 상에 배치된 제4 금속 실리사이드 패턴(166)을 포함할 수 있다. 일 예로서, 코발트 실리사이드 패턴들이 상기 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)로서 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 이미터(140)와 상기 베이스(142) 및 상기 컬렉터(144)는 상기 소자 분리 영역들(108)로부터 소정 간격 이격될 수 있다. 또한, 상기 제1 금속 실리사이드 패턴(160)은 상기 이미터(140)와 동일하거나 상기 이미터(140)보다 작은 폭을 가질 수 있고, 상기 제2 금속 실리사이드 패턴(162)은 상기 베이스(142)와 동일하거나 상기 베이스(142)보다 작은 폭을 가질 수 있으며, 상기 제3 금속 실리사이드 패턴(164)은 상기 컬렉터(144)와 동일하거나 상기 컬렉터(144)보다 작은 폭을 가질 수 있다.
추가적으로, 상기 웰 탭(146)은 상기 소자 분리 영역들(108)로부터 소정 간격 이격될 수 있으며, 상기 제4 금속 실리사이드 패턴(166)은 상기 웰 탭(146)과 동일하거나 상기 웰 탭(146)보다 작은 폭을 가질 수 있다.
상기와 같이 이미터(140)와 베이스(142) 및 상기 컬렉터(144)와 웰 탭(146)이 상기 소자 분리 영역들(108)로부터 소정 간격 이격되므로 상기 소자 분리 영역들(108)은 상기 제1 웰 영역(110)과 제2 웰 영역(120) 및 제3 웰 영역(130)과 접할 수 있다. 따라서, 종래 기술에 비하여 상기 소자 분리 영역들(108)의 계면들에서 발생되는 스트레스 효과에 기인하는 노이즈가 크게 감소될 수 있다. 또한, 상기 소자 분리 영역들(108)의 계면들에 존재하는 트랩 사이트들에 의한 전자 트랩이 감소될 수 있으며 이에 따라 상기 이미터(140)와 상기 컬렉터(144) 사이에서 전자 이동도가 크게 향상될 수 있다. 결과적으로, 상기 바이폴라 접합 트랜지스터(100)의 전류 이득이 크게 향상될 수 있다.
한편, 도 1에 도시된 바와 같이 상기 바이폴라 접합 트랜지스터(100) 상에는 절연막(170)과 금속 배선층(172)이 형성될 수 있으며, 상기 금속 배선층(172)은 콘택 플러그들(174)을 통해 상기 바이폴라 접합 트랜지스터(100)와 연결될 수 있다.
도 3 내지 도 8은 도 1에 도시된 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 3을 참조하면, 기판(102) 상에 에피택시얼 공정을 수행하여 제1 도전형을 갖는 에피택시얼 층(104), 예를 들면, P형 에피택시얼 층을 형성할 수 있다. 그러나, P형 기판을 사용하는 경우 상기 에피택시얼 공정을 생략할 수도 있다. 이어서, 이온 주입 공정을 수행하여 제2 도전형을 갖는 깊은 웰 영역(106), 예를 들면, DNW 영역을 형성할 수 있다.
또한, 상기 에피택시얼 층(104)의 표면 부위들에 소자 분리 영역들(108)을 형성할 수 있다. 상기 소자 분리 영역들(108)은 이미터(140), 베이스(142), 컬렉터(144) 및 웰 탭(146)을 전기적으로 분리시키기 위해 사용될 수 있다. 이때, 상기 소자 분리 영역들(108)은 링 형태를 가질 수 있다. 예를 들면, 상기 소자 분리 영역들(108)은 얕은 트렌치 소자 분리 공정을 통해 형성될 수 있다.
도 4를 참조하면, 상기 에피택시얼 층(104) 내에 제1 웰 영역(110)을 형성하기 위하여 상기 에피택시얼 층(104) 상에 제1 이온 주입 마스크(112)가 형성될 수 있다. 예를 들면, 상기 제1 이온 주입 마스크(112)는 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있으며, 상기 제1 웰 영역(110)이 형성될 영역을 전체적으로 노출시킬 수 있다. 또한, 상기 제1 이온 주입 마스크(112)는 제3 웰 영역(130)이 형성될 영역을 노출시킬 수 있다.
이어서, 상기 제1 이온 주입 마스크(112)를 이용하는 이온 주입 공정을 수행하여 상기 에피택시얼 층(104) 내에 상기 제1 도전형을 갖는 제1 웰 영역(110), 예를 들면 PW 영역을 형성한다. 상기 제1 웰 영역(110)은 상기 깊은 웰 영역(106) 상에 형성될 수 있다. 또한, 상기 이온 주입 공정에 의해 상기 제1 도전형을 갖는 제3 웰 영역(130), 예를 들면, 제2 PW 영역이 상기 제1 웰 영역(110)과 동시에 형성될 수 있다.
상기 제1 이온 주입 마스크(112)는 상기 제1 웰 영역(110) 및 제3 웰 영역(130)을 형성한 후 애싱 및/또는 스트립 공정에 의해 제거될 수 있다.
도 5를 참조하면, 상기 에피택시얼 층(104) 내에 제2 웰 영역(120)을 형성하기 위하여 상기 에피택시얼 층(104) 상에 제2 이온 주입 마스크(122)가 형성될 수 있다. 예를 들면, 상기 제2 이온 주입 마스크(122)는 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있으며, 상기 제2 웰 영역(120)이 형성될 영역을 노출시킬 수 있다.
이어서, 상기 제2 이온 주입 마스크(122)를 이용하는 이온 주입 공정을 수행하여 상기 에피택시얼 층(104) 내에 상기 제2 도전형을 갖는 제2 웰 영역(120), 예를 들면 NW 영역을 형성할 수 있다. 상기 제2 웰 영역(120)은 상기 깊은 웰 영역(106) 상에 형성될 수 있다.
상기 제2 이온 주입 마스크(122)는 상기 제2 웰 영역(120)을 형성한 후 애싱 및/또는 스트립 공정에 의해 제거될 수 있다.
한편, 상기 기판(102)으로서 P형 기판이 사용되는 경우 상기 제1, 제2 및 제3 웰 영역들(110, 120, 130)은 상기 기판(102)의 표면 부위들에 형성될 수 있다.
도 6을 참조하면, 상기 기판(102) 상에 상기 제1 도전형을 갖는 베이스(142)와 웰 탭(146)을 형성하기 위한 제3 이온 주입 마스크(150)가 형성될 수 있다. 상기 제3 이온 주입 마스크(150)는 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있으며, 상기 소자 분리 영역들(108) 사이에서 상기 제1 웰 영역(110)과 상기 제3 웰 영역(130)을 부분적으로 노출시킬 수 있다.
이어서, 상기 제3 이온 주입 마스크(150)를 이용하는 이온 주입 공정이 수행될 수 있으며, 이를 통해 상기 제1 웰 영역(110)과 상기 제3 웰 영역(130)의 표면 부위들에 상기 베이스(142)와 상기 웰 탭(146)이 형성될 수 있다. 예를 들면, 상기 제1 웰 영역(110) 및 상기 제3 웰 영역(130) 상에 상기 베이스(142)와 상기 웰 탭(146)으로서 각각 기능하는 P형 고농도 불순물 영역들이 형성될 수 있다. 이때, 상기 베이스(142)는 상기 제1 웰 영역(110) 상에 사각 링 형태로 형성될 수 있으며, 상기 웰 탭(146)은 상기 제3 웰 영역(130) 상에 사각 링 형태로 형성될 수 있다. 특히, 상기 베이스(142)와 상기 웰 탭(146)은 상기 소자 분리 영역들(108)로부터 소정 간격 이격되도록 형성될 수 있다.
상기 제3 이온 주입 마스크(150)는 상기 베이스(142)와 상기 웰 탭(146)을 형성한 후 애싱 및/또는 스트립 공정에 의해 제거될 수 있다.
도 7을 참조하면, 상기 기판(102) 상에 상기 제2 도전형을 갖는 이미터(140)와 컬렉터(144)를 형성하기 위한 제4 이온 주입 마스크(152)가 형성될 수 있다. 상기 제4 이온 주입 마스크(152)는 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있으며, 상기 소자 분리 영역들(108) 사이에서 상기 제1 웰 영역(110)과 상기 제2 웰 영역(120)을 부분적으로 노출시킬 수 있다.
이어서, 상기 제4 이온 주입 마스크(152)를 이용하는 이온 주입 공정이 수행될 수 있으며, 이를 통해 상기 제1 웰 영역(110)과 상기 제2 웰 영역(120)의 표면 부위들에 상기 이미터(140)와 상기 컬렉터(144)가 형성될 수 있다. 예를 들면, 상기 제1 웰 영역(110) 및 상기 제2 웰 영역(120) 상에 상기 이미터(140)와 상기 베이스(144)로서 각각 기능하는 N형 고농도 불순물 영역들이 형성될 수 있다. 이때, 상기 이미터(140)는 상기 베이스(142) 내측에 형성될 수 있으며, 상기 컬렉터(144)는 상기 베이스(142)와 상기 웰 탭(146) 사이에서 링 형태를 갖도록 형성될 수 있다. 특히, 상기 이미터(140)와 상기 컬렉터(144)는 상기 소자 분리 영역들(108)로부터 소정 간격 이격되도록 형성될 수 있다.
상기 제4 이온 주입 마스크(152)는 상기 이미터(140)와 상기 컬렉터(144)를 형성한 후 애싱 및/또는 스트립 공정에 의해 제거될 수 있다.
도 8을 참조하면, 상기 기판(102) 상에 금속 실리사이드 패턴들(160, 162, 164, 166)을 형성하기 위한 실리사이드 차단막(168)이 형성될 수 있다. 상기 실리사이드 차단막(168)은 상기 이미터(140)와 상기 베이스(142), 상기 컬렉터(144)와 상기 웰 탭(146)을 노출시키는 개구들을 가질 수 있다. 일 예로서, 상기 실리사이드 차단막(168)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 화학 기상 증착 공정을 통해 형성될 수 있다. 또한, 상기 개구들은 이방성 식각 공정에 의해 형성될 수 있다.
상기 실리사이드 차단막(168)을 형성한 후 금속 실리사이데이션 공정을 수행하여 상기 이미터(140)와 상기 베이스(142) 및 상기 컬렉터(144)와 상기 웰 탭(146) 상에 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)을 형성할 수 있다. 예를 들면, 상기 이미터(140)와 상기 베이스(142) 및 상기 컬렉터(144)와 상기 웰 탭(146) 상에는 상기 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)로서 기능하는 코발트 실리사이드 패턴들이 형성될 수 있다. 특히, 상기 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)은 상기 소자 분리 영역들(108)로부터 소정 간격 이격되도록 형성될 수 있다.
예를 들면, 상기 실리사이드 차단막(168) 및 상기 노출된 이미터(140), 베이스(142), 컬렉터(144) 그리고 웰 탭(146) 상에 금속막(미도시)을 형성하고, 이어서 열처리 공정을 수행함으로써 상기 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)을 형성할 수 있다. 상기 실리사이데이션 공정을 수행한 후 나머지 금속막과 실리사이드 차단막(168)은 습식 식각 및/또는 에치백 공정을 통해 제거될 수 있다.
상기 제1, 제2, 제3 및 제4 금속 실리사이드 패턴들(160, 162, 164, 166)을 형성한 후, 절연막 형성 공정, 콘택 공정 및 배선층 형성 공정을 수행하여 도 1에 도시된 바와 같은 상기 절연막(170)과 콘택 플러그들(174) 및 상기 금속 배선층(172)을 형성할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 바이폴라 접합 트랜지스터(100)는 제1 도전형을 갖는 제1 웰 영역(110)과 제2 도전형을 갖는 제2 웰 영역(120)을 포함할 수 있다. 상기 제1 웰 영역(110) 상에는 이미터(140)와 베이스(142)가 형성되고, 상기 제2 웰 영역(120) 상에는 컬렉터(144)가 형성될 수 있다. 특히, 상기 이미터(140)와 베이스(142) 및 상기 컬렉터(144) 사이에는 소자 분리 영역들(108)이 배치될 수 있으며, 상기 이미터(140)와 베이스(142) 및 상기 컬렉터(144)는 상기 소자 분리 영역들(108)로부터 소정 간격 이격될 수 있다.
상기와 같이 이미터(140)와 베이스(142) 및 컬렉터(144)가 상기 소자 분리 영역들(108)과 소정 간격 이격되므로 상기 소자 분리 영역들(108)의 계면들에 의한 스트레스 효과가 감소될 수 있으며, 이에 따라 상기 바이폴라 접합 트랜지스터(100)의 노이즈가 크게 감소될 수 있다. 또한, 상기 소자 분리 영역들(108)의 계면들에서의 전자 트랩이 크게 감소될 수 있으며, 이에 따라 상기 이미터(140)와 컬렉터(144) 사이의 전자 이동도가 향상될 수 있고, 아울러 상기 바이폴라 접합 트랜지스터(100)의 전류 이득이 크게 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 바이폴라 접합 트랜지스터 102 : 기판
104 : 에피택시얼 층 106 : 깊은 웰 영역
108 : 소자 분리 영역 110 : 제1 웰 영역
120 : 제2 웰 영역 130 : 제3 웰 영역
140 : 베이스 142 : 이미터
144 : 컬렉터 146 : 웰 탭
160, 162, 164, 166 : 금속 실리사이드 패턴
170 : 절연막 172 : 금속 배선층
174 : 콘택 플러그

Claims (16)

  1. 제1 도전형을 갖는 제1 웰 영역;
    상기 제1 웰 영역에 인접하게 배치되며 제2 도전형을 갖는 제2 웰 영역;
    상기 제1 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 이미터;
    상기 제1 웰 영역 상에 배치되며 상기 제1 도전형을 갖는 베이스;
    상기 제2 웰 영역 상에 배치되며 상기 제2 도전형을 갖는 컬렉터; 및
    상기 이미터와 상기 베이스 및 상기 컬렉터 사이에 배치된 소자 분리 영역들을 포함하되,
    상기 이미터와 상기 베이스 및 상기 컬렉터는 상기 소자 분리 영역들로부터 소정 간격 이격된 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서, 상기 이미터 상에 배치된 제1 금속 실리사이드 패턴;
    상기 베이스 상에 배치된 제2 금속 실리사이드 패턴; 및
    상기 컬렉터 상에 배치된 제3 금속 실리사이드 패턴을 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  3. 제2항에 있어서, 상기 제1 금속 실리사이드 패턴은 상기 이미터와 동일하거나 상기 이미터보다 작은 폭을 갖는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  4. 제2항에 있어서, 상기 제2 금속 실리사이드 패턴은 상기 베이스와 동일하거나 상기 베이스보다 작은 폭을 갖는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  5. 제2항에 있어서, 상기 제3 금속 실리사이드 패턴은 상기 컬렉터와 동일하거나 상기 컬렉터보다 작은 폭을 갖는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  6. 제1항에 있어서, 상기 베이스는 상기 이미터를 감싸는 링 형태를 갖고, 상기 컬렉터는 상기 베이스를 감싸는 링 형태를 갖는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  7. 제1항에 있어서, 상기 제2 도전형을 갖는 깊은 웰 영역을 더 포함하며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 깊은 웰 영역 상에 배치되는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  8. 제1항에 있어서, 상기 제2 웰 영역에 인접하게 배치되며 상기 제1 도전형을 갖는 제3 웰 영역; 및
    상기 제3 웰 영역 상에 배치되며 상기 제1 도전형을 갖는 웰 탭을 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  9. 소자 분리 영역들을 갖는 기판에 제1 도전형을 갖는 제1 웰 영역을 형성하는 단계;
    상기 제1 웰 영역에 인접하도록 제2 도전형을 갖는 제2 웰 영역을 형성하는 단계;
    상기 제1 웰 영역 상에 상기 제1 도전형을 갖는 베이스를 형성하는 단계; 및
    상기 제1 웰 영역 및 상기 제2 웰 영역 상에 상기 제2 도전형을 갖는 이미터 및 상기 제2 도전형을 갖는 컬렉터를 각각 형성하는 단계를 포함하되,
    상기 이미터와 상기 베이스 및 상기 컬렉터는 상기 소자 분리 영역들 사이에 각각 형성되며 상기 소자 분리 영역들로부터 소정 간격 이격되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  10. 제9항에 있어서, 상기 베이스는 상기 이미터를 감싸는 링 형태를 갖고, 상기 컬렉터는 상기 베이스를 감싸는 링 형태를 갖는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  11. 제9항에 있어서, 상기 이미터와 상기 베이스 및 상기 컬렉터 상에 금속 실리사이드 패턴들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  12. 제11항에 있어서, 상기 금속 실리사이드 패턴들은 상기 소자 분리 영역들로부터 소정 간격 이격되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  13. 제9항에 있어서, 상기 기판 내에 상기 제2 도전형을 갖는 깊은 웰 영역을 형성하는 단계를 더 포함하며,
    상기 제1 웰 영역과 상기 제2 웰 영역은 상기 깊은 웰 영역 상에 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  14. 제9항에 있어서, 상기 기판 상에 상기 제1 도전형을 갖는 에피택시얼 층을 형성하는 단계를 더 포함하며,
    상기 제1 웰 영역과 상기 제2 웰 영역은 상기 에피택시얼 층에 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  15. 제9항에 있어서, 상기 기판은 상기 제1 도전형을 가지며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 기판의 표면 부위들에 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
  16. 제9항에 있어서, 상기 기판 상에 상기 제1 도전형을 갖는 제3 웰 영역을 형성하는 단계; 및
    상기 제3 웰 영역 상에 상기 제1 도전형을 갖는 웰 탭을 형성하는 단계를 더 포함하며,
    상기 제3 웰 영역은 상기 제1 웰 영역과 동시에 형성되며, 상기 웰 탭은 상기 베이스와 동시에 형성되는 것을 특징으로 하는 바이폴라 접합 트랜지스터 제조 방법.
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