CN111668306B - 半导体元件 - Google Patents
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Abstract
本发明公开了一种半导体元件，包括具有第一导电型的衬底、两个栅极结构、具有第二导电型的内掺杂区、具有第二导电型的两个外掺杂区以及具有第二导电型的两个浅掺杂区。两个栅极结构配置在衬底上。内掺杂区位于衬底中。内掺杂区夹在两个栅极结构之间。两个外掺杂区位于衬底中。两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中。两个浅掺杂区位于衬底中。浅掺杂区包覆外掺杂区的侧壁与底面，且内掺杂区的侧壁与底面不被浅掺杂区所包覆。
Description
技术领域
本发明是有关于一种集成电路，且特别是有关于一种半导体元件。
背景技术
随着科技趋势，制造具有较低的元件特定导通电阻(Ron-sp)的半导体元件是被期望的，而如何缩短栅极长度以获得较低元件特定导通电阻，将成为重要的一门课题。
发明内容
本发明提供一种半导体元件，其可以有效缩短半导体元件的栅极长度，同时维持一定的电性特征。
本发明提供一种半导体元件包括具有第一导电型的衬底、两个栅极结构、具有第二导电型的内掺杂区、具有第二导电型的两个外掺杂区以及具有第二导电型的两个浅掺杂区。两个栅极结构配置在衬底上。内掺杂区位于衬底中。内掺杂区夹在两个栅极结构之间。两个外掺杂区位于衬底中。两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中。两个浅掺杂区位于衬底中。浅掺杂区包覆外掺杂区的侧壁与底面，且内掺杂区的侧壁与底面不被浅掺杂区所包覆。
本发明提供一种半导体元件包括具有第一导电型的衬底、两个栅极结构、具有第二导电型的内掺杂区、具有第二导电型的两个外掺杂区以及具有第二导电型的浅掺杂区。两个栅极结构配置在衬底上。内掺杂区位于衬底中。内掺杂区夹在两个栅极结构之间。两个外掺杂区位于衬底中。两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中。浅掺杂区位于衬底中。浅掺杂区包覆内掺杂区的侧壁与底面，且外掺杂区的侧壁与底面不被浅掺杂区所包覆。
基于上述，本发明通过单一半导体元件中具有内掺杂区夹在两个栅极结构之间，两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中，浅掺杂区包覆外掺杂区的侧壁与底面，而不包覆内掺杂区的侧壁与底面，或者，浅掺杂区包覆内掺杂区的侧壁与底面；而不包覆外掺杂区的侧壁与底面，使两相邻的内掺杂区与外掺杂区附近不会产生两个浅掺杂区侧向扩散相互接触而产生击穿漏电流的现象，进而可以有效缩短半导体元件的栅极长度，同时维持一定的电性特征。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1E是依据本发明一实施例的半导体元件的制造方法的剖面示意图。
图1F是图1A的衬底厚度方向与掺杂浓度的关系图。
图2A是依据图1B的半导体元件的俯视示意图。
图2B是依据图1D的半导体元件的俯视示意图。
图3A是依据本发明一实施例的半导体元件的剖面示意图。
图3B是图3A的衬底厚度方向与掺杂浓度的关系图。
图4是依据本发明一实施例的半导体元件的剖面示意图。
图5为依据图1E的半导体元件与比较例的半导体元件的电性曲线图。
图6为依据图3A的半导体元件与比较例的半导体元件的电性曲线图。
【符号说明】
100：半导体元件
102：衬底
104：隔离结构
110、112、114：栅极结构
12a、14a：栅极介电层
12b、14b：导体层
120、122、124：浅掺杂区
112a、114a：外侧壁
112b、114b：内侧壁
130：间隙壁
140：内掺杂区
150、152、154：外掺杂区
140a：内掺杂区的侧壁
140b：内掺杂区的底面
152a、154a：外掺杂区的侧壁
152b、154b：外掺杂区的底面
AA：有源区
W1、W2：宽度
16、18：图案化的光刻胶层
100、200、300：半导体元件
102、202：衬底
102a、202a：衬底的顶面
102b、202b：衬底的底面
104：隔离结构
110：栅极结构组合
112、114：栅极结构
12a、14a：栅极介电层
12b、14b：导体层
120、122、124、220、222、224、320：浅掺杂区
112a、114a：外侧壁
112b、114b：内侧壁
130：间隙壁
140、240：内掺杂区
150、152、154、250、252、254：外掺杂区
140a：内掺杂区的侧壁
140b：内掺杂区的底面
152a、154a：外掺杂区的侧壁
152b、154b：外掺杂区的底面
AA：有源区
W1、W2：宽度
L1、L2：栅极长度
PW1、PW2、PW3、PW4、NW1、NW2、NW3、NW4：掺杂区域
具体实施方式
参照本实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
请参照图1A，本实施例提供一种半导体元件100的制造方法，其步骤如下。首先，提供具有第一导电型的衬底102。衬底102例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。衬底102也可例如是磊晶层(EPI)、非磊晶层(non-EPI)、绝缘层上覆硅(SOI)衬底或其组合。在本实施例中，第一导电型例如是P型，衬底102例如是P型衬底。P型掺杂例如是硼。
在一些实施例中，如图1F所示，衬底102从其底面102b至顶面102a可以依序具有四个不均匀的掺杂区域PW1、PW2、PW3、PW4，在其他实施例中，也可以是多个经过高温热退火或快速热退火所扩散的阱区。掺杂区域PW1例如是位于距离衬底102的顶面102a的1微米(micrometer，μm)～3μm位置；掺杂区域PW2例如是位于距离衬底102的顶面102a的0.5μm～2μm位置；掺杂区域PW3例如是位于距离衬底102的顶面102a的0.2μm～1μm位置；而掺杂区域PW4例如是位于距离衬底102的顶面102a的0μm～0.6μm位置。在一些实施例中，掺杂区域PW1中的掺杂浓度范围例如是介于1016/cm3至1018/cm3之间；掺杂区域PW2中的掺杂浓度范围例如是介于1017/cm3至1018/cm3之间；掺杂区域PW3中的掺杂浓度范围例如是介于1017/cm3至1018/cm3之间；而掺杂区域PW4中的掺杂浓度范围例如是介于1016/cm3至1018/cm3之间，其中掺杂区域PW4对阈值电压(threshold voltage)的影响最大。在本实施例中，通过对衬底102中的不同区域进行不同浓度范围的掺杂，可以直接调整半导体元件100(图1E)的阈值电压，因此无需使用额外的工艺来控制阈值电压。举例而言，本发明不需要额外形成口袋型掺杂区(pocket implant regions)即可有效的控制阈值电压，口袋型掺杂区如图1E中包覆住第一浅掺杂区122、第二浅掺杂区124与内掺杂区140的角落的虚线区域。
请继续参照图1A，接着，在衬底102中形成隔离结构104，以定义出有源区AA。隔离结构104的材料例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成方法可例如是局部区域热氧化法(LOCOS)、浅沟道隔离法或深沟道隔离法。在一实施例中，隔离结构104可例如是场氧化结构(FOX)、浅沟道隔离结构(STI)以及深沟道隔离结构(DTI)或其组合。
请参照图1B，形成隔离结构104之后，在衬底102上形成栅极结构组合110。栅极结构组合110包括第一栅极结构112与第二栅极结构114。栅极结构组合110不限于一组第一栅极结构112与第二栅极结构114，更包括多组第一栅极结构112与第二栅极结构114。在本实施例中，第一栅极结构112与第二栅极结构114可以是相同类型的栅极结构。第一栅极结构112例如是包括依序堆叠在衬底102上的栅极介电层12a及导体层12b；而第二栅极结构114例如是包括依序堆叠在衬底102上的栅极介电层14a及导体层14b。栅极介电层12a、14a的材料可以包括氧化硅、氮氧化硅、氮化硅及其组合。此外，也可使用多层材料作为栅极介电层12a、14a。在本实施例中，导体层12b、14b的材料例如是掺杂多晶硅。掺杂多晶硅的掺质可以是P型导电型，例如硼。掺杂多晶硅的掺质的浓度范围例如是1017/cm3至1019/cm3。
栅极介电层12a、14a与导体层12b、14b的形成方法例如是化学气相沉积法(chemical vapor deposition，CVD)或炉管氧化法。在一些实施例中，第一栅极结构112与第二栅极结构114的制造步骤可以如下所述。首先，在衬底102上形成栅介电材料层与导体材料层，然后以光刻与刻蚀工艺对上述材料层进行图案化。
在一些实施例中，第一栅极结构112的栅极长度L1的范围例如是0.1μm至1μm；而第二栅极结构114的栅极长度L2的范围例如是0.1μm至1μm。第一栅极结构112的栅极长度L1与第二栅极结构114的栅极长度L2可以是相同。在其他实施例中，第一栅极结构112的栅极长度L1与第二栅极结构114的栅极长度L2可以是不同。
请同时参照图1B与图2A，形成第一栅极结构112与第二栅极结构114之后，在衬底102上形成图案化的光刻胶层16。图案化的光刻胶层16具有两个开口O1。光刻胶层16覆盖隔离结构104、第一栅极结构112、第二栅极结构114及第一栅极结构112与第二栅极结构114之间的部分衬底102。换句话说，开口O1裸露出部分的有源区AA的衬底102。在一些实施例中，开口O1除了裸露出部分的有源区AA的衬底102，还裸露出部分的隔离结构104、第一栅极结构112与第二栅极结构114，如图1B及图2A所示。
接着，进行一离子注入工艺，以在开口O1裸露出的部分衬底102中形成浅掺杂区120。浅掺杂区120包括第一浅掺杂区122与第二浅掺杂区124。在其他实施例中，基于工艺需要，也可以利用其他光刻胶图案设计，或其他掺杂步骤，进行多次离子注入工艺，以形成第一浅掺杂区122与第二浅掺杂区124。接着，移除图案化的光刻胶层16。
第一浅掺杂区122与第一栅极结构112相邻，而第二浅掺杂区124与第二栅极结构112相邻。第一浅掺杂区122与第二浅掺杂区124可以是具有第二导电型的的浅掺杂区。换言之，第一浅掺杂区122与第二浅掺杂区124具有相同导电型的掺杂。第二导电型与第一导电型是不同的。在本实施例中，第二导电型例如是N型，第一浅掺杂区122与第二浅掺杂区124例如是N型浅掺杂区。N型掺杂例如是磷或是砷。第一浅掺杂区122与第二浅掺杂区124的浓度范围例如是1018/cm3至1020/cm3。
第一栅极结构112具有外侧壁112a与内侧壁112b；而第二栅极结构114具有外侧壁114a与内侧壁114b。第一栅极结构112的外侧壁112a与第二栅极结构114的外侧壁114a比内侧壁112b与114b靠近隔离结构104；而第一栅极结构112的内侧壁112b与第二栅极结构114的内侧壁114b相邻。在一些实施例中，第一浅掺杂区122位于第一栅极结构112的外侧壁112a旁的衬底102中；第二浅掺杂区124位于第二栅极结构114的外侧壁114a旁的衬底102中；而第一栅极结构112的内侧壁112b与第二栅极结构114的内侧壁114b之间不具有与第一浅掺杂区122与第二浅掺杂区124的浓度类似的浅掺杂区。
请参照图1C，形成第一浅掺杂区122与第二浅掺杂区124之后，在栅极结构组合110的侧壁上形成间隙壁130。在一些实施例中，间隙壁130位于第一栅极结构112的外侧壁112a与内侧壁112b上；以及第二栅极结构114的外侧壁114a与内侧壁114b上。在一些实施例中，第一栅极结构112与第二栅极结构114的顶面被暴露出来。在其他实施例中，间隙壁130也可以是进一步覆盖第一栅极结构112与第二栅极结构114的顶面。间隙壁130的材料可以是介电材料。间隙壁130的材料例如是氮化硅或氧化硅，其形成的方法例如是化学气相沉积法。间隙壁130可以是单层或是多层。间隙壁130的形成步骤例如是先在衬底102上沉积介电材料层，接着，对介电材料层进行非等向性刻蚀。
请同时参照图1D、1E与图2B，形成间隙壁130之后，在衬底102上形成图案化的光刻胶层18。图案化的光刻胶层18具有开口O2。光刻胶层18覆盖隔离结构104。在一些实施例中，开口O2裸露出有源区AA的衬底102、间隙壁130、第一栅极结构112与第二栅极结构114。在另一些实施例中，开口O2除了裸露出有源区AA的衬底102、间隙壁130、第一栅极结构112与第二栅极结构114之外，还裸露出有源区AA周围的隔离结构104，如图1D及图2B所示。
接着，进行一离子注入工艺，以在开口O2所裸露的有源区AA的部分衬底102中形成具有第二导电型的内掺杂区140与外掺杂区150。具有第二导电型的外掺杂区150包括第一外掺杂区152与第二外掺杂区154。在其他实施例中，基于工艺需要，也可以利用其他光刻胶图案设计，或其他掺杂步骤，进行多次离子注入工艺，以形成内掺杂区140以及第一外掺杂区152与第二外掺杂区154。接着，移除图案化的光刻胶层18。
第一外掺杂区152与第一栅极结构112相邻，而第二外掺杂区154与第二栅极结构112相邻。第一外掺杂区152与第二外掺杂区154可以是相同类型的外掺杂区。内掺杂区140例如是夹在第一栅极结构112与第二栅极结构114之间的衬底102中；而第一外掺杂区152与第二外掺杂区154位于内掺杂区140、第一栅极结构112与第二栅极结构114之外的衬底102中。
具体而言，内掺杂区140例如是夹在第一栅极结构112的内侧壁112b与第二栅极结构114的内侧壁114b之间的衬底102中。换句话说，第一栅极结构112与第二栅极结构114共用内掺杂区140。第一外掺杂区152例如是相邻于第一栅极结构112的外侧壁112a旁的衬底102中；而第二外掺杂区154例如是相邻于第二栅极结构114的外侧壁114a旁的衬底102中。
在一些实施例中，第一外掺杂区152的侧壁152a与底面152b被第一浅掺杂区122包覆；第二外掺杂区154的侧壁154a与底面154b被第二浅掺杂区124包覆。内掺杂区140的侧壁140a与底面140b不被浅掺杂区所包覆。换句话说，每一浅掺杂区120隔开对应的外掺杂区150与衬底102，使得对应的外掺杂区150不与衬底102直接接触；而内掺杂区140与衬底102直接接触。在一些实施例中，第一外掺杂区152与第二外掺杂区154之间可以是透过后续形成内连线而彼此电性连接，如图1E所示。
在一些实施例中，内掺杂区140具有宽度W1；而第一外掺杂区152与第二外掺杂区154具有宽度W2。内掺杂区140的宽度W1例如是大于或等于外掺杂区150的宽度W2，但本发明不限于此。
在本实施例中，第二导电型例如是N型，内掺杂区140与第一外掺杂区152与第二外掺杂区154例如是N型掺杂区。N型掺杂例如是磷或是砷。内掺杂区140、第一外掺杂区152与第二外掺杂区154的掺杂浓度范围例如是1020/cm3至1022/cm3。
在一些实施例中，内掺杂区140的掺杂浓度与第一外掺杂区152与第二外掺杂区154的掺杂浓度可以是相同；内掺杂区140、第一外掺杂区152与第二外掺杂区154的掺杂浓度与第一浅掺杂区122与第二浅掺杂区124的掺杂浓度可以是不同。在一些实施例中，内掺杂区140的掺杂浓度等于第一外掺杂区152与第二外掺杂区154的掺杂浓度；内掺杂区140、第一外掺杂区152与第二外掺杂区154的掺杂浓度大于浅掺杂区120的掺杂浓度。在一些实施例中，第一浅掺杂区122与第二浅掺杂区124的掺杂浓度是内掺杂区140、第一外掺杂区152与第二外掺杂区154的掺杂浓度的1/1000至1/10。
在一些实施例中，内掺杂区140例如是做为源极区；而第一外掺杂区152与第二外掺杂区154例如是做为漏极区，因此通过第二浅掺杂区122包覆第一外掺杂区152的侧壁152a与底面152b；第二浅掺杂区124包覆第二外掺杂区154的侧壁154a与底面154b，可以降低来自内掺杂区(源极区)140的电子流对两个外掺杂区(漏极区)150所造成的热载子效应(hot carrier effect)，以保护两个第一外掺杂区152与第二外掺杂区(漏极区)154。在此完成半导体元件100。
在本实施例中，第一导电型例如是P型；第二导电型例如是N型。第一栅极结构112、第二栅极结构114、内掺杂区140、第一外掺杂区152与第二外掺杂区154所形成的半导体元件100称为NMOS半导体元件。
在本实施例中，通过单一半导体元件100中具有内掺杂区140夹在第一栅极结构112与第二栅极结构114之间，第一外掺杂区152与第二外掺杂区154位于内掺杂区140、两个栅极结构112、114之外的衬底中，第一浅掺杂区122包覆第一外掺杂区152的侧壁152a与底面152b；第二浅掺杂区124包覆第二外掺杂区154的侧壁154a与底面154b；而内掺杂区140的侧壁140a与底面140b不被浅掺杂区所包覆，使得两相邻的内掺杂区140与第一外掺杂区152或第二外掺杂区154附近不会因为有两个浅掺杂区120侧向扩散相互接触而产生击穿漏电流(punch-through leakage current)的现象，进而可以有效缩短半导体元件100的栅极长度。
在此必须说明的是，以下实施例沿用上述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明，关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图3A是依据本发明一实施例的半导体元件的剖面示意图。图3B是图3A的衬底厚度方向与掺杂浓度的关系图。
请同时参照图3A与图3B，图3A中的半导体元件200与图1E中的半导体元件100相似，其差别在于：半导体元件200的第一导电型例如是N型；第二导电型例如是P型。衬底202例如是N型衬底。浅掺杂区220例如是P型浅掺杂区，其中浅掺杂区220包括第一浅掺杂区222与第二浅掺杂区224；内掺杂区240例如是P型掺杂区；而外掺杂区250例如是P型掺杂区，其中外掺杂区250包括第一外掺杂区252与第二外掺杂区254。在本实施例中，由第一栅极结构112、第二栅极结构114、内掺杂区240、第一外掺杂区252与第二外掺杂区254所形成的半导体元件200称为PMOS半导体元件。
在一些实施例中，如图3B所示，衬底202从底面202b至顶面202a可以依序具有四个不均匀的掺杂区域NW1、NW2、NW3、NW4。在其他实施例中，也可以是多个经过高温热退火或快速热退火所扩散的阱区。掺杂区域NW1例如是位于距离衬底202的顶面202a的1μm～3μm位置；掺杂区域NW2例如是位于距离衬底202的顶面202a的0.5μm～2μm位置；掺杂区域NW3例如是位于距离衬底202的顶面202a的0.2μm～1μm位置；而掺杂区域NW4例如是位于距离衬底202的顶面202a的0μm～0.6μm位置。在一些实施例中，掺杂区域NW1中的掺杂浓度范围例如是介于1014/cm3至1017/cm3之间；掺杂区域NW2中的掺杂浓度范围例如是介于1016/cm3至1018/cm3之间；掺杂区域NW3中的掺杂浓度范围例如是介于1017/cm3至1018/cm3之间；而掺杂区域NW4中的掺杂浓度范围例如是介于1016/cm3至1018/cm3之间。在本实施例中，通过对衬底202中的不同区域进行不同浓度范围的掺杂，较深的掺杂区域NW1、NW2可以降低阱区的阻值，并改善闭锁效应(latch up)减缓寄生双极结型晶体管(BJT)导通(turn on)的现象；深度偏中间的掺杂区域NW2、NW3，除了可以补足较深的掺杂区域阱区的阻值分布外，也可以降低源/漏极在偏压时产生的击穿现象，减少空乏现象改善漏电流；而深度最浅的掺杂区域NW4可以调整半导体元件的阈值电压，因此不用使用额外的工艺控制阈值电压。
请参照图4，图4中的半导体元件300与图1D中的半导体元件100相似，其差别在于：半导体元件300仅具有一个具有第二导电型的浅掺杂区320，且浅掺杂区320仅包覆内掺杂区140的侧壁140a与底面140b。换句话说，浅掺杂区320隔开内掺杂区140与衬底102，使得内掺杂区140不与衬底102直接接触；而浅掺杂区320不隔开第一外掺杂区152与第二外掺杂区154，使得第一外掺杂区152与第二外掺杂区154与衬底102直接接触。
以下对本案实施例的半导体元件的功效以实验进行说明。
<实施例1>
将栅极长度(L)为0.4μm的半导体元件100进行电性测试，电性测试项目包括阈值电压(VT)、特性导通电阻(Ron)、漏极-源极电流(IDS)、崩溃电压(BVD)及漏电流(IOF)，其结果如表1与图5所示。
<比较例1>
提供半导体元件A，其中半导体元件A为NMOS半导体元件。半导体元件A与半导体元件100的差异为：半导体元件A仅具有一个栅极结构、一个源极区与一个漏极区，且其栅极长度(L)为0.6μm。将半导体元件A进行电性测试，其结果如表1与图5所示。
<比较例2>
提供半导体元件B，其中半导体元件B为NMOS半导体元件。半导体元件B与半导体元件100的差异为：半导体元件B仅具有一个栅极结构、一个源极区与一个漏极区，且其栅极长度(L)为0.55μm。将半导体元件B进行电性测试，其结果如表1与图5所示。
<比较例3>
提供半导体元件C，其中半导体元件C为NMOS半导体元件。半导体元件C与半导体元件100的差异为：半导体元件C仅具有一个栅极结构、一个源极区与一个漏极区，且其栅极长度(L)为0.5μm。将半导体元件C进行电性测试，其结果如表1与图5所示。
表1
从表1与图5的结果显示：栅极长度为0.4μm的实施例1的元件的电性表现可以维持栅极长度为0.6μm、0.55μm与0.5μm的比较例1～3的元件的水准，代表本发明的半导体元件100在缩短栅极长度并降低特定导通电阻时，依旧可以维持一定的电性特征。
<实施例2>
将栅极长度(L)为0.4μm的半导体元件200进行电性测试，其结果如表2与图6所示。
<比较例4>
提供半导体元件D，其中半导体元件D为PMOS半导体元件。半导体元件D与半导体元件200的差异为：半导体元件D仅具有一个栅极结构、一个源极区与一个漏极区，且其栅极长度(L)为0.5μm。将半导体元件D进行电性测试，其结果如表2与图6所示。
表2
从表2与图6的结果显示：栅极长度为0.4μm的实施例2的元件的电性表现可以维持栅极长度为0.5μm的比较例4的元件的水准，代表本发明的半导体元件200在缩短栅极长度并降低特定导通电阻时，依旧可以维持一定的电性特征。
综上所述，本发明通过单一半导体元件中具有内掺杂区夹在两个栅极结构之间，两个外掺杂区位于内掺杂区、两个栅极结构之外的衬底中，浅掺杂区包覆外掺杂区的侧壁与底面，而不包覆内掺杂区的侧壁与底面，或者，浅掺杂区包覆内掺杂区的侧壁与底面；而不包覆外掺杂区的侧壁与底面，使两相邻的内掺杂区与外掺杂区附近不会产生两个浅掺杂区侧向扩散相互接触而产生击穿漏电流的现象，进而可以有效缩短半导体元件的栅极长度，同时维持一定的电性特征。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定为准。
Claims (8)
1.一种半导体元件，包括：
衬底，具有第一导电型；
至少一栅极结构组合，每一所述栅极结构组合包括第一栅极结构与第二栅极结构，所述栅极结构组合配置在所述衬底上；
其中包含每一所述栅极结构组合的所述半导体元件，包括：
内掺杂区，具有第二导电型，其中所述内掺杂区位于所述衬底中，且所述内掺杂区与所述衬底直接接触，所述内掺杂区夹在所述第一栅极结构与所述第二栅极结构之间；
两个外掺杂区，具有所述第二导电型，其中所述两个外掺杂区位于所述衬底中，且所述两个外掺杂区位于所述内掺杂区、所述第一栅极结构与所述第二栅极结构之外的所述衬底中；以及
两个浅掺杂区，具有所述第二导电型，其中所述两个浅掺杂区位于所述衬底中，所述浅掺杂区包覆所述外掺杂区的侧壁与底面，目所述内掺杂区的侧壁与底面不被所述浅掺杂区所包覆。
2.根据权利要求1所述的半导体元件，其中所述内掺杂区为源极区，所述外掺杂区为漏极区。
3.根据权利要求2所述的半导体元件，其中所述两个漏极区彼此电性连接。
4.根据权利要求1所述的半导体元件，其中所述外掺杂区的掺杂浓度大于所述浅掺杂区的掺杂浓度。
5.根据权利要求1所述的半导体元件，其中每一所述浅掺杂区隔开对应的所述外掺杂区与所述衬底。
6.一种半导体元件，包括：
衬底，具有第一导电型；
至少一栅极结构组合，每一所述栅极结构组合包括第一栅极结构与第二栅极结构，所述栅极结构组合配置在所述衬底上；
其中包含每一所述栅极结构组合的所述半导体元件，包括：
内掺杂区，具有第二导电型，其中所述内掺杂区位于所述衬底中，且所述内掺杂区夹在所述第一栅极结构与所述第二栅极结构之间；
两个外掺杂区，具有所述第二导电型，其中所述两个外掺杂区位于所述衬底中，且所述两个外掺杂区与所述衬底直接接触，所述两个外掺杂区位于所述内掺杂区、所述第一栅极结构与所述第二栅极结构之外的所述衬底中；以及
浅掺杂区，具有所述第二导电型，其中所述浅掺杂区位于所述衬底中，所述浅掺杂区包覆所述内掺杂区的侧壁与底面，且所述外掺杂区的侧壁与底面不被所述浅掺杂区所包覆。
7.根据权利要求6所述的半导体元件，其中所述内掺杂区的掺杂浓度大于所述浅掺杂区的掺杂浓度。
8.根据权利要求6所述的半导体元件，其中所述内掺杂区为源极区，所述外掺杂区为漏极区。
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