KR20170114703A - 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자 - Google Patents

게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자 Download PDF

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KR20170114703A
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고광영
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Abstract

게이트 전극 구조물과 이를 포함하는 고전압 반도체 소자가 개시된다. 상기 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 배치된 소스 영역을 포함한다. 상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 드리프트 영역과 인접하는 가장자리 부위 및 상기 가장자리 부위에 형성된 적어도 하나의 개구를 갖는 게이트 전극과, 상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함한다.

Description

게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자{Gate electrode structure and high voltage semiconductor device having the same}
본 발명의 실시예들은 게이트 전극 구조물과 이를 포함하는 고전압 반도체 소자에 관한 것이다.
일반적으로 사용되는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
일반적인 LDMOS(Lateral Double Diffused MOS) 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 최근 수직형 DMOS(VDMOS) 소자와 비교하여 보다 개선된 특성을 갖는 LDMOS 소자에 대한 개발이 활발하게 수행되고 있다. 예를 들면, 대한민국 공개특허공보 제10-2006-0077006호에는 드리프트 영역과 상기 드리프트 영역 내에 형성된 드레인 영역을 포함하는 고전압 반도체 소자가 개시되어 있다.
상기 드리프트 영역의 일부는 게이트 전극 아래에 배치될 수 있으며, 이 경우 상기 게이트 전극과 상기 드리프트 영역 사이의 기생 커패시턴스에 의해 RC 지연 및 주변 소자와의 간섭 현상이 증가될 수 있다.
본 발명의 실시예들은 게이트 전극과 드리프트 영역 사이의 기생 커패시턴스를 감소시킬 수 있는 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따른 게이트 전극 구조물은, 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 그 가장자리 부위에 적어도 하나의 개구가 형성된 게이트 전극과, 상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극 구조물은 상기 게이트 전극의 측면 상에 형성된 게이트 스페이서를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 적어도 하나의 절연 패턴은 상기 게이트 스페이서와 동일한 물질로 이루어질 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 상기 가장자리 부위에 대향하는 제2 가장자리 부위에 형성된 적어도 하나의 제2 개구를 가질 수 있으며, 상기 게이트 전극 구조물은 상기 적어도 하나의 제2 개구 내에 배치된 적어도 하나의 제2 절연 패턴을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 적어도 하나의 개구는 상기 게이트 전극의 측면을 따라 연장하는 슬릿 형태를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 복수의 개구들을 가질 수 있으며, 상기 복수의 개구들은 상기 게이트 전극의 측면을 따라 배치될 수 있다.
본 발명의 다른 측면에 따른 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 배치된 소스 영역을 포함할 수 있다. 특히, 상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 드리프트 영역과 인접하는 가장자리 부위 및 상기 가장자리 부위에 형성된 적어도 하나의 개구를 갖는 게이트 전극과, 상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 적어도 하나의 개구에 의해 상기 게이트 절연막 패턴의 상부면이 부분적으로 노출될 수 있으며, 이에 의해 상기 적어도 하나의 절연 패턴이 상기 노출된 게이트 절연막 패턴의 상부면 부위 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극 구조물은 상기 게이트 전극의 측면 상에 형성된 게이트 스페이서를 더 포함할 수 있으며, 상기 적어도 하나의 절연 패턴은 상기 게이트 스페이서와 동일한 물질로 이루어질 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역의 가장자리 부위는 상기 적어도 하나의 절연 패턴 아래에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 고전압 반도체 소자는 상기 게이트 전극 구조물의 타측에 인접하도록 배치되며 상기 소스 영역과 전기적으로 연결된 제2 드리프트 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 상기 가장자리 부위에 대향하는 제2 가장자리 부위에 형성된 적어도 하나의 제2 개구를 가질 수 있으며, 상기 적어도 하나의 제2 개구 내에는 적어도 하나의 제2 절연 패턴이 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역의 가장자리 부위는 상기 적어도 하나의 제2 절연 패턴 아래에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 적어도 하나의 개구는 상기 게이트 전극의 측면을 따라 연장하는 슬릿 형태를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 상기 제1 드리프트 영역과 인접하는 측면을 따라 배치된 복수의 개구들을 가질 수 있으며, 상기 복수의 개구들 내에는 복수의 절연 패턴들이 각각 배치될 수 있다.
본 발명의 또 다른 측면에 따른 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 배치된 제2 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 제2 드리프트 영역과 전기적으로 연결된 소스 영역을 포함할 수 있다. 특히, 상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 및 제2 드리프트 영역들과 각각 인접하는 제1 및 제2 측면들 및 상기 제1 및 제2 측면들을 따라 배치된 복수의 제1 및 제2 개구들을 갖는 게이트 전극과, 상기 제1 및 제2 개구들 내에 배치된 복수의 제1 및 제2 절연 패턴들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역의 가장자리 부위는 상기 제1 절연 패턴들 아래에 배치되고, 상기 제2 드리프트 영역의 가장자리 부위는 상기 제2 절연 패턴들 아래에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극 구조물은 상기 게이트 전극의 측면들 상에 배치된 게이트 스페이서를 더 포함할 수 있으며, 상기 제1 및 제2 절연 패턴들은 상기 게이트 스페이서와 동일한 물질로 이루어질 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 배치된 소스 영역을 포함할 수 있다. 상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 드리프트 영역과 인접하는 가장자리 부위 및 상기 가장자리 부위에 형성된 적어도 하나의 개구를 갖는 게이트 전극과, 상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함할 수 있다.
특히, 상기 제1 드리프트 영역의 가장자리 부위는 상기 절연 패턴들의 아래에 배치될 수 있다. 따라서 상기 게이트 전극과 상기 제1 드리프트 영역 사이의 기생 커패시턴스가 크게 감소될 수 있으며, 상기 고전압 반도체 소자의 RC 지연 및 주변 소자들과의 간섭 현상이 크게 감소될 수 있다.
상기 게이트 전극 구조물은 상기 게이트 전극의 측면들 상에 배치되는 게이트 스페이서를 포함할 수 있으며, 상기 절연 패턴들은 상기 게이트 스페이서와 함께 형성될 수 있다. 따라서, 상기 절연 패턴들을 형성하기 위한 추가적인 공정들이 불필요하며 상기 절연 패턴들에 의해 야기될 수 있는 제조 비용 상승이 방지될 수 있다.
또한, 상기 고전압 반도체 소자는 상기 게이트 전극 구조물의 타측에 인접하도록 배치되는 제2 드리프트 영역을 포함할 수 있으며, 상기 게이트 전극 구조물은 상기 제2 드리프트 영역에 대응하는 제2 절연 패턴들을 포함할 수 있다. 상기 제2 절연 패턴들은 상기 제2 드리프트 영역과 인접하는 상기 게이트 전극의 제2 가장자리 부위 내에 배치될 수 있으며, 이에 따라 상기 게이트 전극과 상기 제2 드리프트 영역 사이의 기생 커패시턴스가 크게 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 게이트 전극 구조물과 이를 포함하는 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 게이트 전극과 절연 패턴들을 설명하기 위한 개략적인 평면도이다.
도 3은 도 2에 도시된 게이트 전극과 절연 패턴들의 다른 예를 설명하기 위한 개략적인 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 5는 도 4에 도시된 게이트 전극과 제1 및 제2 절연 패턴들을 설명하기 위한 개략적인 평면도이다.
도 6은 도 4에 도시된 게이트 전극과 제1 및 제2 절연 패턴들의 다른 예를 설명하기 위한 개략적인 평면도이다.
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 게이트 전극 구조물과 이를 포함하는 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이고, 도 2는 도 1에 도시된 게이트 전극과 절연 패턴들을 설명하기 위한 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따르면, 고전압 반도체 소자(100)는, 기판(102) 상에 배치된 게이트 전극 구조물(110)과, 상기 게이트 전극 구조물(110)의 일측에 인접하도록 배치된 제1 드리프트 영역(130)과, 상기 제1 드리프트 영역(120)과 전기적으로 연결된 드레인 영역(130)과, 상기 게이트 전극 구조물(110)의 타측에 인접하도록 배치된 소스 영역(140)을 포함할 수 있다.
상기 기판(102)은 제1 도전형의 웰 영역(104)을 포함할 수 있으며, 상기 게이트 전극 구조물(110)은 상기 웰 영역(104) 상에 배치될 수 있다. 상기 제1 드리프트 영역(120)과 상기 드레인 영역(130) 및 상기 소스 영역(140)은 상기 웰 영역(104) 내에 배치될 수 있다. 특히, 상기 드레인 영역(130)은 상기 제1 드리프트 영역(120) 내에 배치될 수 있으며, 상기 드레인 영역(130)과 상기 소스 영역(140)의 양측에는 소자 분리 영역들(106)이 배치될 수 있다.
상기 소자 분리 영역들(106)은 얕은 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정을 통해 형성될 수 있다. 구체적으로, 상기 기판(102)의 표면 부위에 트렌치들을 형성한 후 상기 트렌치들을 절연 물질, 예를 들면, 실리콘 산화물 및/또는 실리콘 질화물로 매립함으로써 상기 소자 분리 영역들(106)을 형성할 수 있다. 상기 소자 분리 영역들(106)을 형성한 후 상기 제1 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정을 통해 상기 웰 영역(104)을 형성할 수 있다.
상기 제1 드리프트 영역(120)과 상기 드레인 영역(130) 및 상기 소스 영역(140)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로서, P형 웰 영역이 사용되는 경우, 상기 제1 드리프트 영역(120)과 상기 드레인 영역(130) 및 상기 소스 영역(140)은 N형 불순물 영역들일 수 있다. 상기와 다르게, N형 웰 영역이 사용되는 경우, 상기 제1 드리프트 영역(120)과 상기 드레인 영역(130) 및 상기 소스 영역(140)은 P형 불순물 영역들일 수 있다.
상기 드레인 영역(130)과 상기 소스 영역(140)은 상기 게이트 전극 구조물(110)의 양측에 각각 인접하도록 배치될 수 있으며, 상기 제2 도전형을 갖는 고농도 불순물 영역들일 수 있다. 상기 제1 드리프트 영역(120)은 상기 고전압 반도체 소자(100)의 항복 전압을 개선하기 위해 사용될 수 있으며 상기 드레인 영역(130)보다 낮은 불순물 농도를 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극 구조물(110)은, 상기 기판(102) 상에 배치된 게이트 절연막 패턴(112)과 상기 게이트 절연막 패턴(112) 상에 배치된 게이트 전극(114)을 포함할 수 있다. 특히, 상기 제1 드리프트 영역(120)과 인접하는 상기 게이트 전극(114)의 가장자리 부위에는 도 1에 도시된 바와 같이 수직 방향으로 형성된 개구들(114A)이 구비될 수 있으며, 상기 개구들(114A) 내에는 절연 패턴들(116)이 각각 배치될 수 있다. 구체적으로, 상기 개구들(114A)은 상기 게이트 절연막 패턴(112)의 상부면을 부분적으로 노출시킬 수 있으며, 상기 절연 패턴들(116)은 상기 개구들(114A)에 의해 노출된 상기 게이트 절연막 패턴(112)의 상부면 부위 상에 배치될 수 있다.
상기 개구들(114A)은 도 2에 도시된 바와 같이 상기 드레인 영역(130)과 인접하는 상기 게이트 전극(114)의 측면을 따라 연장하는 슬릿 형태를 가질 수 있으며, 상기 절연 패턴들(116)에 의해 매립될 수 있다. 한편, 상기 게이트 전극 구조물(110)은 상기 게이트 전극(114)의 측면들 상에 형성된 게이트 스페이서(118)를 포함할 수 있다. 상기 게이트 스페이서(118)는 절연 물질로 이루어질 수 있으며, 상기 절연 패턴(116)은 상기 게이트 스페이서(118)와 동일한 물질로 이루어질 수 있다.
상기 절연 패턴들(116)의 아래에는 상기 제1 드리프트 영역(120)의 가장자리 부위가 배치될 수 있으며, 이에 의해 상기 게이트 전극(114)과 상기 제1 드리프트 영역(120) 사이의 기생 커패시턴스가 감소될 수 있다. 구체적으로, 상기 절연 패턴들(116)에 의해 상기 제1 드리프트 영역(120)의 가장자리 부위와 마주하는 상기 게이트 전극(114)의 면적이 감소될 수 있으며, 이에 의해 상기 게이트 전극(114)과 상기 제1 드리프트 영역(120) 사이의 기생 커패시턴스가 감소될 수 있다. 결과적으로, 상기 고전압 반도체 소자(100)의 RC 지연 및 주변 소자들과의 간섭 현상이 크게 감소될 수 있다.
도 1 및 도 2에 도시된 바에 의하면 두 개의 절연 패턴들(116)이 사용되고 있으나, 상기 절연 패턴들(116)의 개수는 다양하게 변경 가능하므로 이에 의해 본 발명의 범위가 제한되지는 않을 것이다. 일 예로서, 상기 기생 커패시턴스를 감소시키기 위해 하나의 절연 패턴(116)이 사용될 수도 있다.
상기 게이트 전극 구조물(110)은 성막 공정들과 패터닝 공정들을 통해 형성될 수 있다. 예를 들면, 상기 기판(102) 상에 열 산화 공정을 통해 게이트 절연막을 형성하고, 화학 기상 증착 공정을 통해 게이트 도전막을 형성할 수 있다. 상기 게이트 절연막은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 도전막은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 게이트 전극(114)과 상기 개구들(114A)은 상기 게이트 도전막을 패터닝함으로써 형성될 수 있으며, 상기 게이트 절연막 패턴(112)은 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다.
상기 게이트 전극(114)과 상기 게이트 절연막 패턴(112)을 형성한 후 상기 기판(102) 상에는 화학 기상 증착 공정을 통해 제2 절연막이 형성될 수 있으며, 상기 제2 절연막에 대한 이방성 식각 공정에 의해 상기 게이트 스페이서(118)가 수득될 수 있다. 일 예로서, 상기 게이트 절연막은 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다. 특히, 상기 개구들(114A)은 상기 제2 절연막에 의해 매립될 수 있으며, 상기 이방성 식각 공정에 의해 상기 절연 패턴들(116)이 수득될 수 있다.
한편, 상기 게이트 전극 구조물(110)을 형성하기 전에 상기 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 상기 제1 드리프트 영역(120)이 형성될 수 있으며, 상기 게이트 전극 구조물(110)을 형성한 후 상기 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 상기 드레인 영역(130)과 상기 소스 영역(140)이 형성될 수 있다.
도 3은 도 2에 도시된 게이트 전극과 절연 패턴들의 다른 예를 설명하기 위한 개략적인 평면도이다.
도 3을 참조하면, 게이트 전극(150)은 상기 제1 드리프트 영역(120)과 인접한 측면을 따라 배치된 복수의 개구들(150A)을 가질 수 있으며, 상기 개구들(150A) 내에는 복수의 절연 패턴들(152)이 배치될 수 있다.
도시된 바에 의하면, 2열의 개구들(150A)과 2열의 절연 패턴들(152)이 사용되고 있으나, 상기 개구들(150A)과 절연 패턴들(152)의 개수와 위치는 다양하게 변경 가능하므로 이에 의해 본 발명의 범위가 제한되지는 않을 것이다. 일 예로서, 1열의 개구들(150A)과 1열의 절연 패턴들(152)이 사용될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이고, 도 5는 도 4에 도시된 게이트 전극과 제1 및 제2 절연 패턴들을 설명하기 위한 개략적인 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따르면, 고전압 반도체 소자(200)는, 기판(202) 상에 배치된 게이트 전극 구조물(210)과, 상기 게이트 전극 구조물(210)의 일측에 인접하도록 배치된 제1 드리프트 영역(230)과, 상기 게이트 전극 구조물(210)의 타측에 인접하도록 배치된 제2 드리프트 영역(240)과, 상기 제1 드리프트 영역(230)과 전기적으로 연결된 드레인 영역(250)과, 상기 제2 드리프트 영역(240)과 전기적으로 연결된 소스 영역(260)을 포함할 수 있다.
상기 기판(202)은 제1 도전형의 웰 영역(204)을 포함할 수 있으며, 상기 게이트 전극 구조물(210)은 상기 웰 영역(204) 상에 배치될 수 있다. 상기 제1 드리프트 영역(230)과 상기 드레인 영역(250) 그리고 상기 제2 드리프트 영역(240)과 상기 소스 영역(260)은 상기 웰 영역(204) 내에 배치될 수 있다. 특히, 상기 드레인 영역(250)은 상기 제1 드리프트 영역(230) 내에 배치될 수 있으며, 상기 소스 영역(260)은 상기 제2 드리프트 영역(240) 내에 배치될 수 있다. 상기 드레인 영역(250)과 상기 소스 영역(260)의 양측에는 소자 분리 영역들(206)이 배치될 수 있다.
상기 제1 드리프트 영역(230)과 상기 드레인 영역(250) 및 상기 제2 드리프트 영역(240)과 상기 소스 영역(260)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로서, P형 웰 영역이 사용되는 경우, 상기 제1 드리프트 영역(230)과 상기 드레인 영역(250) 및 상기 제2 드리프트 영역(240)과 상기 소스 영역(260)은 N형 불순물 영역들일 수 있다. 상기와 다르게, N형 웰 영역이 사용되는 경우, 상기 제1 드리프트 영역(230)과 상기 드레인 영역(250) 및 상기 제2 드리프트 영역(240)과 상기 소스 영역(260)은 P형 불순물 영역들일 수 있다.
상기 게이트 전극 구조물(210)은, 상기 기판(202) 상에 배치된 게이트 절연막 패턴(212)과 상기 게이트 절연막 패턴(212) 상에 배치된 게이트 전극(214)을 포함할 수 있다. 특히, 상기 제1 드리프트 영역(230)과 인접하는 상기 게이트 전극(214)의 가장자리 부위에는 도 4에 도시된 바와 같이 수직 방향으로 형성된 제1 개구들(214A)이 구비될 수 있으며, 상기 제2 드리프트 영역(240)과 인접하는 상기 게이트 전극(214)의 가장자리 부위에는 제2 개구들(214B)이 구비될 수 있다. 상기 제1 및 제2 개구들(214A, 214B) 내에는 각각 제1 및 제2 절연 패턴들(216, 218)이 배치될 수 있다. 상기 제1 및 제2 개구들(214A, 214B)은 상기 게이트 절연막 패턴(212)의 상부면을 부분적으로 노출시킬 수 있으며, 상기 제1 및 제2 절연 패턴들(216, 218)은 상기 노출된 게이트 절연막 패턴(212)의 상부면 부위들 상에 배치될 수 있다.
상기 제1 및 제2 개구들(214A, 214B)은 도 5에 도시된 바와 같이 상기 드레인 영역(250) 및 상기 소스 영역(260)과 인접하는 상기 게이트 전극(214)의 측면들을 따라 연장하는 슬릿 형태를 가질 수 있으며, 상기 제1 및 제2 절연 패턴들(216, 218)에 의해 매립될 수 있다. 한편, 상기 게이트 전극 구조물(210)은 상기 게이트 전극(214)의 측면들 상에 형성된 게이트 스페이서(220)를 포함할 수 있다. 상기 게이트 스페이서(220)는 절연 물질로 이루어질 수 있으며, 상기 제1 및 제2 절연 패턴들(216, 218)은 상기 게이트 스페이서(220)와 동일한 물질로 이루어질 수 있다.
상기 제1 절연 패턴들(216)의 아래에는 상기 제1 드리프트 영역(230)의 가장자리 부위가 배치될 수 있으며, 이에 의해 상기 게이트 전극(214)과 상기 제1 드리프트 영역(230) 사이의 제1 기생 커패시턴스가 감소될 수 있다. 또한, 상기 제2 절연 패턴들(218)의 아래에는 상기 제2 드리프트 영역(240)의 가장자리 부위가 배치될 수 있으며, 이에 의해 상기 게이트 전극(214)과 상기 제2 드리프트 영역(240) 사이의 제2 기생 커패시턴스가 감소될 수 있다.
도 4 및 도 5에 도시된 바에 의하면 두 개의 제1 절연 패턴들(216)과 두 개의 제2 절연 패턴들(218)이 사용되고 있으나, 상기 제1 및 제2 절연 패턴들(216, 218)의 개수는 다양하게 변경 가능하므로 이에 의해 본 발명의 범위가 제한되지는 않을 것이다. 일 예로서, 상기 제1 기생 커패시턴스를 감소시키기 위하여 하나의 제1 절연 패턴(216)이 사용될 수 있으며, 상기 제2 기생 커패시턴스를 감소시키기 위하여 하나의 제2 절연 패턴(218)이 사용될 수 있다.
상기 게이트 전극 구조물(210)은 성막 공정들과 패터닝 공정들을 통해 형성될 수 있다. 예를 들면, 상기 기판(202) 상에 열 산화 공정을 통해 게이트 절연막을 형성하고, 화학 기상 증착 공정을 통해 게이트 도전막을 형성할 수 있다. 상기 게이트 절연막은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 도전막은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 게이트 전극(214)과 상기 제1 및 제2 개구들(214A, 214B)은 상기 게이트 도전막을 패터닝함으로써 형성될 수 있으며, 상기 게이트 절연막 패턴(212)은 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다.
상기 게이트 전극(214)과 상기 게이트 절연막 패턴(212)을 형성한 후 상기 기판(202) 상에는 화학 기상 증착 공정을 통해 제2 절연막이 형성될 수 있으며, 상기 제2 절연막에 대한 이방성 식각 공정에 의해 상기 게이트 스페이서(220)가 수득될 수 있다. 일 예로서, 상기 게이트 절연막은 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다. 특히, 상기 제1 및 제2 개구들(214A, 214B)은 상기 제2 절연막에 의해 매립될 수 있으며, 상기 이방성 식각 공정에 의해 상기 제1 및 제2 절연 패턴들(216, 218)이 수득될 수 있다.
한편, 상기 게이트 전극 구조물(210)을 형성하기 전에 상기 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 상기 제1 및 제2 드리프트 영역들(230, 240)이 형성될 수 있으며, 상기 게이트 전극 구조물(210)을 형성한 후 상기 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 상기 드레인 영역(250)과 상기 소스 영역(260)이 형성될 수 있다.
도 6은 도 4에 도시된 게이트 전극과 제1 및 제2 절연 패턴들의 다른 예를 설명하기 위한 개략적인 평면도이다.
도 6을 참조하면, 게이트 전극(270)은 상기 제1 드리프트 영역(230)과 인접한 측면을 따라 배치된 복수의 제1 개구들(270A)을 가질 수 있으며, 상기 제1 개구들(270A) 내에는 복수의 제1 절연 패턴들(272)이 배치될 수 있다. 또한, 상기 게이트 전극(270)은 상기 제2 드리프트 영역(240)과 인접한 측면을 따라 배치된 복수의 제2 개구들(270B)을 가질 수 있으며, 상기 제2 개구들(270B) 내에는 복수의 제2 절연 패턴들(274)이 배치될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자(100)는, 기판(102) 상에 배치된 게이트 전극 구조물(110)과, 상기 게이트 전극 구조물(110)의 일측에 인접하도록 배치된 제1 드리프트 영역(120)과, 상기 제1 드리프트 영역(120)과 전기적으로 연결된 드레인 영역(130)과, 상기 게이트 전극 구조물(110)의 타측에 인접하도록 배치된 소스 영역(130)을 포함할 수 있다. 상기 게이트 전극 구조물(110)은, 상기 기판(102) 상에 배치된 게이트 절연막 패턴(112)과, 상기 게이트 절연막 패턴(112) 상에 배치되며 상기 제1 드리프트 영역(120)과 인접하는 가장자리 부위 및 상기 가장자리 부위에 형성된 적어도 하나의 개구(114A)를 갖는 게이트 전극(114)과, 상기 적어도 하나의 개구(114A) 내에 배치된 적어도 하나의 절연 패턴(116)을 포함할 수 있다.
특히, 상기 제1 드리프트 영역(120)의 가장자리 부위는 상기 절연 패턴들(116)의 아래에 배치될 수 있다. 따라서 상기 게이트 전극(114)과 상기 제1 드리프트 영역(120) 사이의 기생 커패시턴스가 크게 감소될 수 있으며, 상기 고전압 반도체 소자(100)의 RC 지연 및 주변 소자들과의 간섭 현상이 크게 감소될 수 있다.
상기 게이트 전극 구조물(110)은 상기 게이트 전극(114)의 측면들 상에 배치되는 게이트 스페이서(118)를 포함할 수 있으며, 상기 절연 패턴들(116)은 상기 게이트 스페이서(118)와 함께 형성될 수 있다. 따라서, 상기 절연 패턴들(116)을 형성하기 위한 추가적인 공정들이 불필요하며 상기 절연 패턴들(116)에 의해 야기될 수 있는 제조 비용 상승이 방지될 수 있다.
또한, 고전압 반도체 소자(200)는 게이트 전극 구조물(210)에 인접하도록 배치되는 제2 드리프트 영역(240)과 소스 영역(260)을 포함할 수 있으며, 상기 게이트 전극 구조물(210)은 상기 제2 드리프트 영역(240)에 대응하는 제2 절연 패턴들(218)을 포함할 수 있다. 상기 제2 절연 패턴들(218)은 상기 제2 드리프트 영역(240)과 인접하는 게이트 전극(214)의 가장자리 부위 내에 배치될 수 있으며, 이에 따라 상기 게이트 전극(214)과 상기 제2 드리프트 영역(240) 사이의 기생 커패시턴스가 크게 감소될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 고전압 반도체 소자 102 : 기판
104 : 웰 영역 106 : 소자 분리 영역
110 : 게이트 전극 구조물 112 : 게이트 절연막 패턴
114 : 게이트 전극 114A : 개구
116 : 절연 패턴 118 : 게이트 스페이서
120 : 제1 드리프트 영역 130 : 드레인 영역
140 : 소스 영역

Claims (20)

  1. 기판 상에 배치된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 배치되며 그 가장자리 부위에 적어도 하나의 개구가 형성된 게이트 전극; 및
    상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함하는 것을 특징으로 하는 게이트 전극 구조물.
  2. 제1항에 있어서, 상기 게이트 전극의 측면 상에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 게이트 전극 구조물.
  3. 제2항에 있어서, 상기 적어도 하나의 절연 패턴은 상기 게이트 스페이서와 동일한 물질로 이루어지는 것을 특징으로 하는 게이트 전극 구조물.
  4. 제1항에 있어서, 상기 게이트 전극은 상기 가장자리 부위에 대향하는 제2 가장자리 부위에 형성된 적어도 하나의 제2 개구를 갖는 것을 특징으로 하는 게이트 전극 구조물.
  5. 제4항에 있어서, 상기 적어도 하나의 제2 개구 내에 배치된 적어도 하나의 제2 절연 패턴을 더 포함하는 것을 특징으로 하는 게이트 전극 구조물.
  6. 제1항에 있어서, 상기 적어도 하나의 개구는 상기 게이트 전극의 측면을 따라 연장하는 슬릿 형태를 갖는 것을 특징으로 하는 게이트 전극 구조물.
  7. 제1항에 있어서, 상기 게이트 전극은 복수의 개구들을 가지며, 상기 복수의 개구들은 상기 게이트 전극의 측면을 따라 배치되는 것을 특징으로 하는 게이트 전극 구조물.
  8. 기판 상에 배치된 게이트 전극 구조물;
    상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역;
    상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역; 및
    상기 게이트 전극 구조물의 타측에 인접하도록 배치된 소스 영역을 포함하되,
    상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 드리프트 영역과 인접하는 가장자리 부위 및 상기 가장자리 부위에 형성된 적어도 하나의 개구를 갖는 게이트 전극과, 상기 적어도 하나의 개구 내에 배치된 적어도 하나의 절연 패턴을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  9. 제8항에 있어서, 상기 적어도 하나의 개구는 상기 게이트 절연막 패턴의 상부면을 부분적으로 노출시키는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제8항에 있어서, 상기 게이트 전극 구조물은 상기 게이트 전극의 측면 상에 형성된 게이트 스페이서를 더 포함하며,
    상기 적어도 하나의 절연 패턴은 상기 게이트 스페이서와 동일한 물질로 이루어지는 것을 특징으로 하는 고전압 반도체 소자.
  11. 제8항에 있어서, 상기 제1 드리프트 영역의 가장자리 부위는 상기 적어도 하나의 절연 패턴 아래에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  12. 제8항에 있어서, 상기 게이트 전극 구조물의 타측에 인접하도록 배치되며 상기 소스 영역과 전기적으로 연결된 제2 드리프트 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  13. 제12항에 있어서, 상기 게이트 전극은 상기 가장자리 부위에 대향하는 제2 가장자리 부위에 형성된 적어도 하나의 제2 개구를 갖고,
    상기 적어도 하나의 제2 개구 내에는 적어도 하나의 제2 절연 패턴이 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  14. 제13항에 있어서, 상기 제2 드리프트 영역의 가장자리 부위는 상기 적어도 하나의 제2 절연 패턴 아래에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  15. 제8항에 있어서, 상기 적어도 하나의 개구는 상기 게이트 전극의 측면을 따라 연장하는 슬릿 형태를 갖는 것을 특징으로 하는 고전압 반도체 소자.
  16. 제8항에 있어서, 상기 게이트 전극은 상기 제1 드리프트 영역과 인접하는 측면을 따라 배치된 복수의 개구들을 가지며,
    상기 복수의 개구들 내에는 복수의 절연 패턴들이 각각 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  17. 기판 상에 배치된 게이트 전극 구조물;
    상기 게이트 전극 구조물의 일측에 인접하도록 배치된 제1 드리프트 영역;
    상기 게이트 전극 구조물의 타측에 인접하도록 배치된 제2 드리프트 영역;
    상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역; 및
    상기 제2 드리프트 영역과 전기적으로 연결된 소스 영역을 포함하되,
    상기 게이트 전극 구조물은, 상기 기판 상에 배치된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴 상에 배치되며 상기 제1 및 제2 드리프트 영역들과 각각 인접하는 제1 및 제2 측면들 및 상기 제1 및 제2 측면들을 따라 배치된 복수의 제1 및 제2 개구들을 갖는 게이트 전극과, 상기 제1 및 제2 개구들 내에 배치된 복수의 제1 및 제2 절연 패턴들을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  18. 제17항에 있어서, 상기 제1 드리프트 영역의 가장자리 부위는 상기 제1 절연 패턴들 아래에 배치되고, 상기 제2 드리프트 영역의 가장자리 부위는 상기 제2 절연 패턴들 아래에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  19. 제17항에 있어서, 상기 게이트 전극 구조물은 상기 게이트 전극의 측면들 상에 배치된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  20. 제19항에 있어서, 상기 제1 및 제2 절연 패턴들은 상기 게이트 스페이서와 동일한 물질로 이루어지는 것을 특징으로 하는 고전압 반도체 소자.
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