KR101530579B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 실시예에 의한 반도체 소자는 제 1 도전형의 웰이 형성된 기판; 및 게이트 전극을 포함하고, 상기 기판 내에 형성된 드레인 영역을 갖는 LDMOS 소자로서, 상기 기판에 형성된 트렌치와, 상기 트렌치 일측과 그 하측의 기판에 형성되는 제 2 도전형 바디와, 상기 제 2 도전형 바디 내에 형성된 제 1 도전형의 소스 영역을 갖는 LDMOS 소자;를 포함한다.
반도체 소자

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 실시예는 반도체 소자 및 이의 제조 방법에 대해서 개시한다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSFET)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 갖기 때문에, 전력이득이 크고 게이트 구동 회로가 간단하며, 유니폴라 소자이기 때문에 턴-오프되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세이다.
이와 같은 전력 MOSFET으로는 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있으며, 대표적인 것이 LDMOS 소자이다.
LDMOS 소자의 P형 바디 형성시에는, 포토 레지스트를 블럭킹 마스크로 이용하고 있기 때문에, 높은 에너지(high energy)로 진행되는 매몰층 이온 주입 공정시에 채널 영역에 영향을 주게 되어, 소자의 Vt를 일정하게 제어하기 어려워지게 된 다.
본 실시예는 채널을 수직 및 수평형으로 형성시킴으로써, 기존에 수평형 채널만을 형성하던 종래의 LDMOS 소자에 비하여 그 전기적인 특성이 우수한 반도체 소자 및 이의 제조 방법을 제안하고자 한다.
본 실시예에 의한 반도체 소자는 제 1 도전형의 웰이 형성된 기판; 및 게이트 전극을 포함하고, 상기 기판 내에 형성된 드레인 영역을 갖는 LDMOS 소자로서, 상기 기판에 형성된 트렌치와, 상기 트렌치 일측과 그 하측의 기판에 형성되는 제 2 도전형 바디와, 상기 제 2 도전형 바디 내에 형성된 제 1 도전형의 소스 영역을 갖는 LDMOS 소자;를 포함한다. 실시예에서 상기 제2 도전형 바디는 상기 제1 도전형 웰 내에 배치되며, 상기 게이트 전극은 상기 트렌치 내부로부터 상기 트렌치 외부의 상기 제1 도전형 웰의 상면으로 연장되어 배치되면서 절곡된 구조를 구비할 수 있다. 실시예에서 상기 트렌치는 상기 제2 도전형 바디의 내부에 배치되며, 상기 트렌치의 수평폭은 상기 제2 도전형 바디의 수평폭보다 작을 수 있다. 상기 제2 도전형 바디는 상기 제 1 도전형의 웰 내에서 상기 트렌치의 제1 측벽을 따라 형성되는 제 1 바디 영역과, 상기 트렌치의 제2 측벽을 따라 형성되는 제 2 바디 영역 및 상기 트렌치 하측의 상기 제 1 도전형의 웰 내에 형성되는 제 3 바디 영역을 포함할 수 있다.
또한, 실시예의 반도체 소자는 소자 분리막과, 제 1 도전형 웰 및 드레인 영역이 형성된 기판; 상기 기판의 일부가 식각됨으로써 형성되는 트렌치; 상기 트렌치를 감싸는 형상으로 상기 기판 내에 형성되는 제 2 도전형 바디; 상기 제 2 도전형 바디 내에 형성되는 제 1 도전형 소스 영역 및 제 2 도전형 컨택 영역; 및 상기 기판 상에 형성되는 게이트 전극으로서, 그 일부가 상기 트렌치 내에 형성되는 제 1 게이트 전극;을 포함한다.
또한, 실시예의 반도체 소자의 제조 방법은 제 1 도전형의 딥 웰이 형성된 기판 내에 불순물을 주입하는 단계; 상기 기판의 일부 영역을 식각함으로써, 트렌치를 형성하는 단계; 상기 트렌치의 일측 및 하측 기판에 제 2 도전형 바디를 형성 하는 단계; 상기 기판 상측 및 상기 트렌치 내에 폴리실리콘을 형성하는 단계; 상기 폴리실리콘을 패터닝함으로써, 제 1 및 제 2 게이트 전극을 형성하는 단계; 및 상기 기판 내에 제 1 도전형의 소스 영역 및 드레인 영역을 형성하는 단계;를 포함한다.
제안되는 바와 같은 반도체 소자 및 이의 제조 방법에 의해서, P형 바디가 기판에 형성된 트렌치 측벽을 따라서도 형성되도록 함으로써, 실질적으로 채널 길이를 증대시키는 효과를 얻을 수 있는 장점이 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 실시예에 대한 상세한 설명에 앞서, MOS 트랜지스터에 대한 관련 설명을 하여 보기로 한다.
MOS 트랜지스터에서 Vt값은 기판의 농도 및 게이트 옥사이드와 폴리실리콘 게이트의 커패시턴스, 채널의 길이등에 의하여 결정된다. 이 중에서 공정에 의하여 변화되는 값은 바디 팩터(body factor)로서, 기판의 농도와 게이트 옥사이드와 폴리실리콘 게이트의 커패시턴스가 될 수 있다.
LDMOS 소자의 경우는, 더블 디퓨젼에 의하여, 보론(Boron)과 아세닉(Arsenic)의 열확산성 차이에 의하여 Vt값이 결정되는데, 이러한 불순물의 주입 공정에 있어서 이온주입 마스크로서 포토 레지스트를 사용할 경우에 높은 에너지로 보론 이온을 주입하게 되면, 포토 레지스트의 프로파일에 따라 채널 길이가 불규칙적으로 될 가능성이 있다. 또한, 이러한 관점에서, P형 바디와 게이트 간의 마스크 미스얼라인(misalign)에 의하여 Vt값이 바뀔 가능성도 있다.
결국, Vt 값의 변화가 적도록 하기 위해서는, 커패시턴스 크기의 절대량을 키우는 방법을 생각할 수 있으며, 채널의 길이를 늘리는 방법 역시 생각할 수 있다. 그러나, 채널의 방향을 수평적(lateral)으로 키우게 되면, 기존의 소자보다 크기가 커지는 결과를 초래하며, 이는 소자의 고집적화 추세에 어긋나는 결과를 초래한다.
따라서, 이하의 본 실시예는 채널의 길이를 키우기 위한 방법으로서, 수평적(lateral)으로 뿐만 아니라 수직적(vertical)으로도 형성시킴으로써, 채널의 길이를 공간적으로 증대시키고, 이를 통해서 반도체 소자의 Vt 변동을 줄일 수 있는 구조 및 그에 대한 방법을 제안하는 것이다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면이고, 도 2는 본 실시예에 따른 P형 바디 영역과 게이트의 구성을 확대한 도면이다.
실시예에 따른 LDMOS 소자의 제 2 도전형인 P형의 기판(200)에는 내부 깊숙이 제 1 도전형의 고농도 N형 매몰층이 형성되고, 이러한 매몰층 상에는 P형의 에피층(201)이 형성된다.
N형 매몰층은 N+형 드레인 영역(251)에 전압이 가해졌을 때, P형 바디(230)로부터 확장되는 공핍 영역(depletion region)의 너비를 감소시켜 실질적으로 펀치스루 전압을 올려주는 역할을 한다.
그리고, P형 에피층(201)은 기판 역할을 담당하는 웨이퍼 위에 가스 상태의 반도체 결정을 석출시키면, P형 기판의 결정축을 따라서 결정이 성장되어 형성되며, P형 기판의 저항성을 감소시키는 역할을 한다.
또한, 상기 기판(200)에는 N형 딥 웰(210)이 형성되어 있으며, P형 바디(230)와 N형 딥 웰(210)이 접촉하는 접촉면과 N+형 소스 영역(231, 231a)과의 사이에 존재하는 P형 바디(230) 표면 근방에는 게이트 전극(290, 390)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
한편, 기판(200)의 소정 영역에는 게이트 산화막(281)과, 게이트 전극(290,390)이 형성되어 있으며, 제 1 게이트 전극(290)과 상기 제 1 게이트 전극(290)에 인접한 제 2 게이트 전극(390)은 동일한 P형 바디(230) 영역에 형성되어 있는 N+형 소스 영역들(231,231a)과 각각 연결된다.
특히, 상기 P형 바디(230)에서의 채널이, 도면을 기준으로, 수평방향 뿐만 아니라 수직방향으로도 형성되도록 하기 위하여, 상기 기판(200)의 상측 일부는 식각됨으로써 트렌치를 갖으며, 상기 제 1 및 제 2 게이트 전극(290,390)은 트렌치가 형성된 기판 표면을 따라 굴곡된 형상으로 이루어진다. 즉, 이러한 구조로 인하여, 상기 P형 바디(230)는 굴곡된 기판을 따라 수평한 방향 뿐만 아니라 수직한 방향으로도 형성되며, 이에 대한 상세한 설명은 후술하기로 한다.
이하의 설명에서는, 도면의 중앙부에 크게 도시되어 있는 제 1 게이트 전극(290)을 중심으로 설명하여 보기로 한다.
제 1 게이트 전극(290)의 일측 기판(200)에는 상기 P형 바디(230)가 형성되고, P형 바디(230) 내에는 두 개의 N+형 소스 영역(231,231a) 및 P+형 컨택 영역(232)이 형성된다. 이때, P형 바디(230)는 LDMOS 소자의 펀치스루 현상을 개선하기 위하여 비교적 고농도로 형성될 수 있다.
그리고, 상기 N+형 소스 영역들(231,231a) 및 P+형 컨택 영역(232)에 인접한 영역에는 LDD를 형성하면서 더블 디퓨젼 역할을 수행하는 N형 불순물층(233)이 형성된다.
또한, 제 1 게이트 전극(290)의 타측 기판(200)에는 N형 드리프트 영역(NDT, 260)과 N형 웰(250) 및 소자 분리막(220)이 형성되며, 상기 N형 웰(250) 내에는 N+형 드레인 영역(251)이 형성된다.
본 실시예에 따라, LDMOS 소자의 채널 길이를 수평방향으로 증대시키기 위한 구성으로서, P형 바디 영역과, 트렌치를 갖는 기판 및 게인트 전극등의 구성에 대 해서 도 2를 참조하여 좀 더 상세히 살펴본다.
제 2 도전형인 P형의 바디(230)이 형성되는 기판(200)에는 일부가 식각됨으로써 형성되는 트렌치가 구성되고, 상기 트렌치의 하측 기판에는 제 1 게이트 전극(290)에 대한 소스 영역으로서 제 1 N+형 소스 영역(231)과, 제 2 게이트 전극(390)에 대한 소스 영역으로서 제 2 N+형 소스 영역(231a)이 형성된다. 그리고, 상기 제 1 N+형 소스 영역(231)과 제 2 N+형 소스 영역(231a) 사이에는 P+형 컨택 영역(232)이 형성된다.
그리고, 기판에 형성된 트렌치의 하측에는 제 1 및 제 2 N+형 소스 영역(231,231a) 및 P+형 컨택(232) 이외에도, LDD 형성 및 더블 디퓨젼 형성을 위한 N형 불순물층(233)이 형성된다.
특히, 상기 P형 바디(230)는 기판 내에 형성된 트렌치를 따라 형성되며, 이로 인하여 상기 P형 바디(230)는 그 일부가 수직으로 길게 형성되는 U자형의 구성을 갖게 된다.
즉, 상기 P형 바디(230)는 기판 내에서 트렌치의 측벽을 따라 형성되는 제 1 P형 바디 영역(230a)과 제 2 P형 바디 영역(230b)과, 트렌치 하측의 기판 내에 형성되는 제 3 P형 바디 영역(230c)을 포함한다. 다른 표현에 의하면, 상기 P형 바디(230)는 기판 하측에 형성되는데, 상기 P형 바디(230)가 형성되는 영역에 대응되는 기판에는 그 일부가 식각됨으로써 트렌치 형태의 홈이 형성되고, 상기 P형 바디(230)는 이러한 홈을 감싸도록 형성되는 것이라고도 볼 수 있다.
P형 바디(230)를 구성하는 제 1 내지 제 2 P형 바디 영역들(230a,230b)은 트 렌치의 측벽을 따라 수직한 방향으로 형성되며, 이는 궁극적으로 채널의 길이가 길어지는 효과를 제공해 준다.
이러한 형태를 갖는 P형 바디(230) 내의 N+형 소스 영역(231,231a)와 게이트 전극들(290,390)은 인접하게 형성되는데, 이 역시 기판에 형성된 트렌치로 인하여 절곡된 형상으로 이루어진다. 특히, 인접한 게이트 전극들 간에는 공통의 P형 바디측으로 절곡되도록 형성되며, 이는 P형 바디(230) 내에 복수의 N+형 소스 영역(231,231a)이 형성되기 때문이다.
본 실시예에 따라 절곡된 구조를 갖는 게이트 전극(290,390)은 기판(200)의 상부면상에 형성되는 제 1 면(291,391)과, 기판 내의 트렌치 측벽을 따라 형성되는 제 2 면(292,392)과, 기판 내의 트렌치 바닥에 그 일부가 형성되는 제 3 면(293,393)을 갖는다.
전술한 바와 같은 구성을 갖는 반도체 소자에 대해서 그 제조 방법을 살펴보기로 한다.
도 3 내지 도 9는 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3을 참조하면, 제 2 도전형의 기판(200)에 제 2 도전형의 에피층(201)을 형성시키고, 기판 내에 불순물 주입을 통하여 N형 딥 웰(210)을 형성한다.
그리고, 상기 N형 딥 웰(210)이 형성된 기판(200) 상에 P형 바디 영역이 형성될 기판 표면을 오픈하는 포토 레지스트(310)를 형성하고, 상기 포토 레지스 트(310)를 이온주입 마스크로 이용하여 제 2 도전형인 P형 불순물(예를 들면, 보론이온(B+))을 주입한다.
즉, 높은 주입 에너지로 P형 불순물을 주입함으로써, 형성시킬 P형 바디의 크기를 결정하는 제 1 P형 불순물층(230d)을 기판 내에 형성하고, 비교적 낮은 주입 에너지를 이용하여 다시 P형 불순물을 주입함으로써, P형 바디 내에서 수직한 방향으로도 채널이 형성될 수 있도록 제 2 P형 불순물층(230e)을 형성한다.
다만, 제 1 P형 불순물층(230d)을 형성한 다음에 제 2 P형 불순물층(230e)을 형성하는 것처럼 개시되고 있으나, 실시예에 따라 그 순서를 바꾸는 것도 물론 가능할 것이다.
한편, 상기 제 2 P형 불순물층(230e)을 형성하기 위한 이온 주입 공정은, P형 불순물에 대한 주입각이 틸트(소정의 각도로 기울어지는 것)된 상태에서 수행되도록 한다. 왜냐하면, 상기 포토 레지스트(310)에 의해 노출된 기판 표면은 후속되느 공정에 의해서 식각되기 때문에, 상기 포토 레지스트(310)의 하측의 기판내부로 P형 불순물이 주입되어야 하기 때문이다.
즉, 노출된 기판 표면에 대해서 식각공정을 진행하게 되는 경우에, 제 2 P형 불순물층(230e) 역시 그 일부가 제거되면서, 기판에 형성된 트렌치의 양측에 위치하게 되는 전술의 제 1 P형 바디 영역(230a)과 제 2 P형 바디 영역(230b)이 된다.
따라서, 제 2 P형 바디 영역(230e) 형성을 위한 이온 주입 공정은, 이온 주입 마스크로 형성되어 있는 포토 레지스트(310)의 수직하방 영역에도 P형 불순물이 형성되도록 한다. 참고로, 도면에는 제 2 P형 불순물층(230e)가 도핑된 영역이 도 1 및 도 2에 개시된 제 1 및 제 2 P형 바디 영역들(230a,230b)과 매칭이 쉽게 되지 않으나, 후속되는 열처리 공정에 의하여 확산되기 때문에 도핑의 일부만을 도시한 것이다.
그 다음, 도 4를 참조하면, 상기 포토 레지스트(310)를 식각마스크로 이용하여, 노출된 기판(200)의 일부를 제거하는 공정을 수행한다. 이로써, 상기 기판(200)에는 소정 깊이로 형성된 트렌치(202)가 형성된다.
특히, 상기 기판(200)의 일부를 식각함에 따라, P형 불순물이 주입된 제 2 P형 불순물층(230e) 역시 제거되지만, 상기 트렌치(202)의 양측 기판 내에는 P형 바디를 구성할 P형 불순물들이 잔존하고 있다.
기판 내에 트렌치(202)를 형성한 다음에는, 상기 포토 레지스트(310)를 이온 주입 마스크로 이용하여, LDD 형성 및 더블 디퓨젼 형성을 위한 N형 불순물(예를 들면, 아세낙(As))을 트렌치 하측으로 주입한다.
즉, 상기 트렌치(202)의 형성에 의하여 노출되는 기판 표면 하측에 N형 불순물층 형성을 위한 N형 도핑 영역(233a)을 형성한다.
상기 N형 도핑 영역(233a)은 후속되는 열처리 공정에 의하여, 전술한 N형 불순물층(233)이 된다.
그 다음, 도 5를 참조하면, 상기 포토 레지스트(310)를 제거하고, 상기 기판(200)에 대해서 드라이브-인(drive-in) 또는 열처리 공정등을 수행하여, 기판의 트렌치 측벽을 따라 형성되는 제 1 및 제 2 P형 바디 영역들(230a,230b)(도 2 참조)과 트렌치 하측의 기판에 형성되는 제 3 P형 바디 영역(230c)(도 2 참조)을 갖 는 P형 바디(230)를 형성한다.
그리고, 이러한 열처리 공정에 의하여, 트렌치의 하측의 기판 내에 형성되어 있던 N형 도핑 영역은 LDD 형성 및 더블 디퓨젼을 형성하는 N형 불순물층(233)이 된다.
그 다음, 도 6을 참조하면, 기판(200) 내에 공지의 방법에 따라 N형 드리프트 영역(260)과, N형 웰(250) 및 소자 분리막(220)들을 형성한다.
그 다음, 도 7을 참조하면, 트렌치가 형성된 기판(200) 상부 및 상기 트렌치 내에 게이트 산화막(281)을 형성하고, 상기 게이트 산화막(281) 상에 폴리실리콘(190)을 형성한다.
상기 게이트 산화막(281) 및 폴리실리콘(190)은 기판에 형성된 트렌치로 인하여 굴곡된 형상으로 이루어진다.
그 다음, 도 8을 참조하면, 상기 폴리실리콘(190)을 패터닝함으로써, 일부는 트렌치 내에 형성되고, 나머지 일부는 기판 상에 형성되는 게이트 전극(290,390)들을 형성한다.
여기서 게이트 전극(290,390)들은 기판 상부표면상에 형성되는 제 1 면(291,391)(도 2참조)과, 트렌치 측벽을 따라 형성되는 제 2 면(292,392)(도 2참조)과, 트렌치 하측부상에 형성되는 제 3 면(293,393)(도 2 참조)을 갖는 것은 앞서 설명한 바와 같다.
그리고, 도 9에 도시된 바와 같이, 상기 기판에 불순물을 주입하는 공정을 수행하여, 상기 P형 바디(230) 영역 내에 제 1 및 제 2 N+형 소스 영역(231,231a) 과, P+형 컨택 영역(232)을 형성하고, 상기 N형 웰(250)내에 N+형 드레인 영역(251)을 형성한다.
이로써, 공통의 P형 바디 영역을 향하는 구조를 갖는 게이트 전극들이 형성된다.
이후의 후속 공정은, 실시예에 따라, 다양한 공지 기술들이 진행될 수 있다.
전술한 바와 같은 본 실시예의 반도체 소자 및 이의 제조 방법에 의해서, P형 바디가 기판에 형성된 트렌치 측벽을 따라서도 형성되도록 함으로써, 실질적으로 채널 길이를 증대시키는 효과를 얻을 수 있는 장점이 있다.
도 1은 본 실시예에 따른 반도체 소자의 구성을 보여주는 도면.
도 2는 본 실시예에 따른 P형 바디 영역과 게이트의 구성을 확대한 도면.
도 3 내지 도 9는 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면.

Claims (19)

  1. 상부에 제 1 도전형의 웰이 형성된 기판; 및
    게이트 전극을 포함하고, 상기 기판 내에 형성된 드레인 영역을 갖는 LDMOS 소자로서,
    상기 제 1 도전형의 웰에 형성된 트렌치와, 상기 트렌치 일측과 그 하측의 제 1 도전형의 웰에 형성되는 제 2 도전형 바디와, 상기 제 2 도전형 바디 내에 형성된 제 1 도전형의 소스 영역을 갖는 LDMOS 소자;를 포함하며,
    상기 제2 도전형 바디는 상기 제1 도전형 웰 내에 배치되며,
    상기 게이트 전극은,
    상기 트렌치 내부로부터 상기 트렌치 외부의 상기 제1 도전형 웰의 상면으로 연장되어 배치되면서 절곡된 구조를 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 도전형 바디는 상기 트렌치의 일측 및 타측 기판에 형성되는 제 1 및 제 2 바디 영역과, 상기 트렌치의 하측 기판에 형성되는 제 3 바디 영역을 갖는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 도전형 바디는, 제 1 소스 영역 및 제 2 소스 영역과, 상기 제 1 소스 영역과 제 2 소스 영역 사이에 형성되는 제 2 도전형의 컨택 영역을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 트렌치는 상기 제2 도전형 바디의 내부에 배치되며,
    상기 트렌치의 수평폭은 상기 제2 도전형 바디의 수평폭보다 작으며,
    상기 제2 도전형 바디는,
    상기 제 1 도전형의 웰 내에서 상기 트렌치의 제1 측벽을 따라 형성되는 제 1 바디 영역과, 상기 트렌치의 제2 측벽을 따라 형성되는 제 2 바디 영역 및 상기 트렌치 하측의 상기 제 1 도전형의 웰 내에 형성되는 제 3 바디 영역을 포함하는 반도체 소자.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 게이트 전극은 제 1 및 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극과 제 2 게이트 전극은 상기 제 2 도전형의 컨택 영역을 기준으로 기설정된 간격을 갖는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 트렌치의 하측 기판에는 제 1 도전형의 불순물층이 형성되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제 1 도전형은 P형인 반도체 소자.
  9. 소자 분리막과, 제 1 도전형 웰 및 드레인 영역이 형성된 기판;
    상기 기판의 일부가 식각됨으로써 형성되는 트렌치;
    상기 트렌치를 감싸는 형상으로 상기 제 1 도전형의 웰 내에 형성되는 제 2 도전형 바디;
    상기 제 2 도전형 바디 내에 형성되는 제 1 도전형 소스 영역 및 제 2 도전형 컨택 영역; 및
    상기 기판 상에 형성되는 게이트 전극으로서, 그 일부가 상기 트렌치 내에 형성되는 제 1 게이트 전극;을 포함하며,
    상기 제2 도전형 바디는 상기 제1 도전형 웰 내에 배치되며,
    상기 제1 게이트 전극은 상기 트렌치 내부로부터 상기 트렌치 외부의 상기 제1 도전형 웰의 상면으로 연장되어 배치되면서 절곡된 구조를 구비하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제 2 도전형 바디는 상기 트렌치 양측의 기판에 형성되는 제 1 및 제 2 바디 영역과, 상기 트렌치 하측의 기판에 형성되는 제 3 바디 영역을 갖는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제 1 도전형 소스 영역 및 제 2 도전형 컨택 영역의 일측에는 제 1 도전형의 불순물층이 형성되며,
    상기 트렌치는 상기 제2 도전형 바디의 내부에 배치되며,
    상기 트렌치의 수평폭은 상기 제2 도전형 바디의 수평폭보다 작으며,
    상기 제2 도전형 바디는,
    상기 제 1 도전형의 웰 내에서 상기 트렌치의 제1 측벽을 따라 형성되는 제 1 바디 영역과, 상기 트렌치의 제2 측벽을 따라 형성되는 제 2 바디 영역 및 상기 트렌치 하측의 상기 제 1 도전형의 웰 내에 형성되는 제 3 바디 영역을 포함하는 반도체 소자.
  12. 제 9 항에 있어서,
    상기 소스 영역은 상기 제 1 게이트 전극에 대한 소스 영역이 되는 제 1 소스 영역과, 상기 제 1 게이트 전극에 인접한 제 2 게이트 전극에 대한 소스 영역이 되는 제 2 소스 영역을 포함하는 반도체 소자.
  13. 삭제
  14. 상부에 제 1 도전형의 딥 웰이 형성된 기판 내에 불순물을 주입하는 단계;
    상기 제 1 도전형의 딥 웰의 일부 영역을 식각함으로써, 트렌치를 형성하는 단계;
    상기 트렌치의 일측 및 하측 제 1 도전형의 딥 웰에 제 2 도전형 바디를 형성하는 단계;
    상기 제 1 도전형의 딥 웰 상측 및 상기 트렌치 내에 폴리실리콘을 형성하는 단계;
    상기 폴리실리콘을 패터닝함으로써 제 1, 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 1 도전형의 딥 웰 내에 제 1 도전형의 소스 영역 및 드레인 영역을 형성하는 단계;를 포함하며,
    상기 제2 도전형 바디는 상기 제1 도전형 딥 웰 내에 배치되며,
    상기 제1, 제2 게이트 전극은 상기 트렌치 내부로부터 상기 트렌치 외부의 상기 제1 도전형 딥 웰의 상면으로 연장되어 배치되면서 절곡된 구조를 구비하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 도전형의 딥 웰이 형성된 기판 내에 불순물을 주입하는 단계는,
    상기 기판 상에 포토 레지스트를 형성하는 단계와,
    상기 포토 레지스트를 이온 주입 마스크로 이용하여, 제 2 도전형의 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 2 도전형의 불순물을 주입하는 단계는,
    상기 포토 레지스트를 이온 주입 마스크로 이용하여 기설정된 각도를 갖도록 경사지게 상기 제 2 도전형의 불순물을 주입하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 트렌치는 상기 제2 도전형 바디의 내부에 배치되며,
    상기 트렌치의 수평폭은 상기 제2 도전형 바디의 수평폭보다 작으며,
    상기 제2 도전형 바디는
    상기 제 1 도전형의 딥 웰 내에서 상기 트렌치의 제1 측벽을 따라 형성되는 제 1 바디 영역과, 상기 트렌치의 제2 측벽을 따라 형성되는 제 2 바디 영역 및 상기 트렌치 하측의 상기 제 1 도전형의 딥 웰 내에 형성되는 제 3 바디 영역을 포함하는 반도체 소자의 제조 방법.
  18. 제 14 항에 있어서,
    상기 폴리실리콘을 패터닝하는 단계는,
    상기 폴리실리콘이 상기 기판 상측 및 상기 트렌치 측벽을 따라 형성되도록 패터닝하는 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 게이트 전극이 상기 트렌치 내에서 기설정된 간격으로 이격되도록 상기 폴리실리콘을 패터닝하는 반도체 소자의 제조 방법.
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