KR20230082182A - 고전압 반도체 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 고전압 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 기존의 구조인 바디 영역에 깊게 형성되는 NDT 영역을 미형성함과 동시에 HV-NLDD 영역인 LDD 영역(136)을 구성함으로써 바디 영역의 폭 크기를 최소화하여 반도체 소자의 집적화 및 온 저항 특성 향상을 도모하도록 하는 반도체 소자(1) 및 제조방법에 관한 것이다.

Description

고전압 반도체 소자 및 제조방법{HIGH VOLTAGE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 고전압 반도체 소자(1) 및 제조방법에 관한 것으로, 더욱 상세하게는 기존의 구조인 바디 영역에 깊게 형성되는 NDT 영역을 미형성함과 동시에 HV-NLDD 영역인 LDD 영역(136)을 구성함으로써 바디 영역의 폭 크기를 최소화하여 반도체 소자의 집적화 및 온 저항 특성 향상을 도모하도록 하는 반도체 소자(1) 및 제조방법에 관한 것이다.
수평 확산형 모스(Lateral Double diffused Metal Oxide Semiconductor; LDMOS)는 빠른 스위칭 응답, 높은 입력 임피던스를 가지는 대표적인 전력 소자이다. 이하에서는, 일반적인 PLDMOS 소자의 구조 및 제조공정에 대하여 상세히 설명하도록 한다.
도 1은 종래의 고전압 반도체 소자에 대한 단면도이다.
먼저, 종래의 PLDMOS 소자(9)에는 바디 영역(910) 형성 시, 제1 도전형의 저농도 NDT 영역인 제1 영역(911)이 먼저 형성되고, 상기 제1 영역(911) 내에 제1 도전형의 고농도 SDNW 영역인 제2 영역(913)이 형성된다. 즉, 항복 전압 개선을 위하여 저농도의 제1 영역(911)이 깊게 형성되고, 그 후 고농도의 제2 영역(913)이 형성됨으로써 바디 영역(910)의 웰 도핑 농도를 높게 형성하는 것이다.
이 때, 제1 영역(911)은 인접한 게이트 전극(930)의 저부와 오버랩(Overlap)되도록 형성되어야 하며, 공정 상 상기 게이트 전극(930) 정렬에 오차가 발생함으로써 제1 영역(911)과 충분히 오버랩되지 못하는 것을 방지하기 위하여, 상기 제1 영역(911)의 좌우 폭을 충분히 넓게 형성하는 것이 일반적이다.
다시 말하면, 공정 상 게이트 전극(930)이 공정 과정에서 예상 위치보다 좌측 또는 우측으로 정렬되더라도 제1 영역(911)과의 오버랩 상태를 유지하기 위해서는 상기 제1 영역(911)의 좌우 폭이 마진을 고려하여 충분히 넓게 형성되어야 한다. 이는 곧 소자 크기가 상대적으로 커질 수밖에 없음을 의미하며, 결국 온 저항 특성이 저하되는 문제점이 발생할 수 있다. 따라서 소자의 경쟁력이 상대적으로 떨어진다.
이와 같은 문제점을 해결하고자, 본 발명의 발명자는 신규의 구조를 가지는 고전압 반도체 소자 및 제조방법에 대하여 제시하고자 하며, 상세한 내용은 후술하도록 한다.
국내공개특허 제10-2012-0055139호 'LDMOS 반도체 소자'
앞서 본 종래 기술의 문제점을 해결하기 위하여 안출된 것으로,
본 발명은 바디 영역 내 깊게 형성되는 저농도의 제2 도전형의 NDT 영역인 제1 영역을 미형성함으로써, 상기 제1 영역과 게이트 전극과의 오버랩을 보장하기 위한 마진을 고려할 필요가 없으므로 바디 영역의 폭 크기가 필요 이상으로 커지는 것을 방지하도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은, 전술한 바와 같이, 바디 영역의 폭 크기를 최소화함으로써 디자인 룰 충족, 소자의 집적화 및 그에 따른 온 저항 특성 향상이 가능하도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 게이트 스페이서 형성 이후 상기 게이트 스페이서를 이온 주입 마스크로 활용하여 HV-NLDD 영역을 형성하도록 함으로써, 상기 HV-NLDD 영역 형성을 위한 별도의 추가 마스크 형성 공정을 생략하여 상대적으로 간편한 제작이 가능하도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 HV-NLDD 영역 형성 시 틸트 임플란트 공정을 수행함으로써, 게이트 전극 형성 이후에도 상기 HV-NLDD 영역과 게이트 전극이 충분히 오버랩되도록 하는 고전압 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
본 발명은 앞서 상술한 목적을 달성하기 위하여 다음과 같은 구성을 가진 실시예에 의하여 구현될 수 있다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 기판 상부 일 측의 드리프트 영역; 상기 기판 상부 타 측의 바디 영역; 상기 드리프트 영역 내 고농도의 드레인 영역; 상기 바디 영역 내의 소스 영역; 상기 바디 영역 내에서, 일 측이 상기 소스 영역과 인접하거나 맞닿는 바디 컨택 영역; 상기 기판 상에서, 상기 드레인 영역 및 소스 영역 사이의 게이트 전극; 및 일 측이 상기 바디 컨택 영역과 맞닿은 채, 타 측이 상기 게이트 전극과 오버랩되도록 연장되는 고농도의 LDD 영역;을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자의 상기 바디 영역은 실질적으로 균일한 농도로 이루어지는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자의 상기 LDD 영역은 상기 소스 영역 및 바디 컨택 영역보다 얕게 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 상기 게이트 전극과 기판 표면 사이의 게이트 절연막; 및 상기 게이트 전극의 양 측면의 게이트 스페이서;를 추가로 포함하며, 상기 LDD 영역은 상기 게이트 스페이서 형성 이후, 인접한 한 쌍의 게이트 스페이서를 마스크로 활용하여 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 상기 게이트 전극과 드레인 영역 사이의 게이트 필드 플레이트;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 기판 상부 일 측의, 제1 도전형의 드리프트 영역; 상기 기판 상부 타 측의, 제2 도전형으로 실질적으로 균일한 도핑 농도로 이루어지는 바디 영역; 상기 드리프트 영역 내, 제1 도전형의 드레인 확장 영역; 상기 드레인 확장 영역 내, 제1 도전형의 드레인 영역; 상기 바디 영역 내, 제2 도전형의 소스 영역; 상기 바디 영역 내에서, 일 측이 상기 소스 영역과 인접하거나 맞닿는, 제1 도전형의 바디 컨택 영역; 액티브 영역 내에서, 상기 드레인 영역 및 소스 영역 사이의 게이트 전극; 상기 게이트 전극의 양 측면의 게이트 스페이서; 및 일 측이 상기 바디 컨택 영역과 맞닿은 채, 타 측이 상기 게이트 전극과 오버랩되도록 연장되는, 제2 도전형의 고전압 LDD 영역;을 포함하며, 상기 LDD 영역은 인접한 게이트 전극 간 게이트 스페이서들에 의하여 규정된 공간 내에서 이온 주입되어 형성되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 상기 소스 영역 및/또는 바디 컨택 영역 및/또는 게이트 전극 및/또는 드레인 영역 상부에 형성되는 실리사이드막;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자는 상기 드리프트 영역 하부의, 제2 도전형의 매몰층; 및 상기 매몰층의 일 측과 연결되는 제2 도전형의 가드링;을 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자의 상기 가드링은 고전압의 하부 제2 도전형 웰; 및상기 하부 제2 도전형 웰 내 제2 도전형의 고농도 영역과 연결되는 상부 제2 도전형 웰;을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자의포토레지스트 패턴 형성 없이 인접한 한 쌍의 게이트 스페이서들을 활용하여 이온 주입 공정을 통해 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판의 표면 부위에서, 상기 드리프트 영역과 소정 거리 이격된 측에 바디 영역을 형성하는 단계; 상기 바디 영역 형성 이후 상기 기판 표면 부위에 게이트 막을 증착시키는 단계; 상기 게이트 막을 식각하여 상기 게이트 전극의 측면을 형성하는 단계; 게이트 전극의 측면에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 스페이서 형성 이후, 고전압의 LDD 영역을 위한 제2 도전형의 고농도 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법에서, 상기 인접한 게이트 스페이서들을 마스크로 활용하여 이온 주입을 통해 형성되며, 상기 제2 도전형의 고농도 영역의 양 말단이 게이트 전극과 오버랩되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법에서, 상기 제2 도전형의 고농도 영역 형성단계는 틸트 임플란트를 공정을 통하여 수행되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 상기 제2 도전형의 고농도 영역 형성 이후, 상기 바디 영역 내에서 상기 제2 도전형의 고농도 영역과 오버랩되는 제2 도전형의 불순물 영역을 형성하는 단계; 및 상기 바디 영역 내에서 상기 제2 도전형의 불순물영역과 오버랩되는 측에 제1 도전형의 불순물이 이온 주입되어 소스 영역 및 바디 컨택 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 상기 소스 영역, 게이트 전극 및 드레인 영역 상부에 실리사이드막을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 기판 내 매몰층을 형성하는 단계; 포토레지스트 패턴을 마스크로 활용하여. 기판의 표면 부위에 드리프트 영역을 형성하는 단계; 상기 기판의 표면 부위에서, 포토레지스트 패턴을 마스크로 활용하여 상기 드리프트 영역과 소정 거리 이격된 측에 바디 영역을 형성하는 단계; 상기 바디 영역 형성 이후 상기 기판 표면 부위에 게이트 막을 증착시키는 단계; 상기 게이트 막을 식각하여 상기 게이트 전극의 측면을 형성하는 단계; 게이트 전극의 측면에 게이트 스페이서를 형성하는 단계; 및 상기 게이트 스페이서 형성 이후 상기 게이트 스페이서를 마스크로 활용한 이온 주입 공정을 통하여 고전압의 LDD 영역을 위한 제2 도전형의 고농도 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 포토레지스트 패턴을 마스크로 활용하여 제2 도전형의 불순물 이온을 주입함으로써 가드링을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 의하면, 본 발명에 따른 고전압 반도체 소자 제조방법은 포토레지스트 패턴을 마스크로 활용하여. 상기 드리프트 영역 내 드레인 확장 영역을 형성하는 단계; 포토레지스트 패턴을 마스크로 활용하여, 상기 드레인 확장 영역 내 드레인 영역을 형성하는 단계; 및 상기 바디 영역 내 소스 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 한다.
본 발명은 앞서 본 구성에 의하여 다음과 같은 효과를 가진다.
본 발명은 바디 영역 내 깊게 형성되는 저농도의 제2 도전형의 NDT 영역인 제1 영역을 미형성함으로써, 상기 제1 영역과 게이트 전극과의 오버랩을 보장하기 위한 마진을 고려할 필요가 없으므로 바디 영역의 폭 크기가 필요 이상으로 커지는 것을 방지하도록 하는 효과가 있다.
또한, 본 발명은, 전술한 바와 같이, 바디 영역의 폭 크기를 최소화함으로써 디자인 룰 충족, 소자의 집적화 및 그에 따른 온 저항 특성 향상이 가능하도록 하는 효과를 가진다.
또한, 본 발명은 게이트 스페이서 형성 이후 상기 게이트 스페이서를 이온 주입 마스크로 활용하여 HV-NLDD 영역을 형성하도록 함으로써, 상기 HV-NLDD 영역 형성을 위한 별도의 추가 마스크 형성 공정을 생략하여 상대적으로 간편한 제작이 가능하도록 하는 효과를 나타낸다.
또한, 본 발명은 HV-NLDD 영역 형성 시 틸트 임플란트 공정을 수행함으로써, 게이트 전극 형성 이후에도 상기 HV-NLDD 영역과 게이트 전극이 충분히 오버랩되도록 하는 효과가 도출될 수 있다.
한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.
도 1은 종래의 고전압 반도체 소자에 대한 단면도이고;
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자에 대한 단면도이고;
도 3은 도 2에 따른 고전압 반도체 소자의 개선된 온저항 특성을 나타내는 그래프이고;
도 4 내지 도 13은 본 발명의 일 실시예에 따른 고전압 반도체 제조방법을 설명하기 위한 참고 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것으로 해석되어서는 안 되며 청구범위에 기재된 사항을 기준으로 해석되어야 한다. 또한, 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 참고적으로 제공되는 것일 뿐이다.
이하에서는, 일 구성요소(또는 층)가 타 구성요소(또는 층) 상에 배치되는 것으로 설명되는 경우, 일 구성요소가 타 구성요소 위에 직접적으로 배치되는 것일 수도, 또는 해당 구성요소들 사이에 다른 구성 요소(들) 또는 층(들)이 사이에 위치할 수도 있음에 유의하여야 한다. 또한, 일 구성요소가 타 구성요소 상 또는 위에 직접적으로 배치되는 것으로 표현되는 경우, 해당 구성요소들 사이에 타 구성 요소(들)이 위치하지 않는다. 또한, 일 구성요소의 '상', '상부', '하부', '상측', '하측' 또는 '일 측', '측면'에 위치한다는 것은 상대적인 위치 관계를 의미하는 것이다.
그리고, 다양한 요소들, 영역들 및/또는 부분들과 같은 다양한 항목을 설명하기 위하여 제1, 제2, 제3 등의 용어가 사용될 수 있으나, 상기 항목들은 이들 용어에 의하여 한정되는 것은 아니다.
또한, 특정 실시예가 달리 구현 가능한 경우에 있어서, 특정한 공정 순서는 하기에서 설명되는 순서와 다르게 수행될 수 있음에 유의하여야 한다. 예를 들어, 연속적으로 설명되는 두 공정이 실질적으로 동시에 수행될 수도, 반대의 순서로 수행될 수도 있다.
이하에서 사용하는 용어 MOS(Metal-Oxide_Semiconductor)는 일반적인 용어로, 'M'은 단지 금속에만 한정되는 것은 아니고 다양한 유형의 도전체로 이루어질 수 있다. 또한, 'S'는 기판 또는 반도체 구조물일 수 있으며, 'O'는 산화물에만 한정되지 않고 다양한 유형의 유기물 또는 무기물을 포함할 수 있다.
추가로, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어 특성에 따라 'P형' 또는 'N형'으로 규정할 수 있으나, 이는 단지 설명의 편의를 위한 것으로, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들어, 이하에서 'P형' 또는 'N형'은 더욱 일반적인 용어인 '제1 도전형' 또는 '제2 도전형'으로 사용될 것이며, 여기서 제1 도전형은 P형을, 제2 도전형은 N형을 의미한다.
또한, 불순물 영역의 도핑 농도를 표현하는 '고농도' 및 '저농도'는 일 구성요소와 타 구성요소의 상대적인 도핑 농도를 의미하는 것으로 이해하여야 한다.
이하에서의 고전압 반도체 소자는 예를 들어 PLDMOS 소자일 수 있다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자에 대한 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 고전압 반도체 소자에 대하여 상세히 설명하도록 한다.
도 2를 참고하면, 본 발명은 고전압 반도체 소자(1)에 관한 것으로, 더욱 상세하게는 기존의 구조인 바디 영역에 깊게 형성되는 NDT 영역을 미형성함과 동시에 HV-NLDD 영역인 LDD 영역(136)을 구성함으로써 바디 영역의 폭 크기를 최소화하여 반도체 소자의 집적화 및 온 저항 특성 향상을 도모하도록 하는 반도체 소자(1)에 관한 것이다.
먼저, 본 발명의 일 실시예에 따른 고전압 반도체 소자(1)는 기판(110)을 포함한다. 기판(110)에는 액티브 영역으로 활용되는 웰 영역이 형성될 수 있고, 이러한 액티브 영역은 소자분리막(170)에 의하여 규정될 수 있다. 상기 기판(110)은 제1 도전형으로 도핑된 기판일 수도 있고, 기판 내에 배치되는 P형 확산 영역일 수도, 또는 기판 위에 에피택셜 성장된 P형 에피택셜을 포함할 수도 있다. 소자분리막(170)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정에 의하여 형성될 수 있고 이에 별도의 제한이 있는 것은 아니다.
또한, 상기 고전압 반도체 소자(1)는 후술할 게이트 전극(140)과 드레인 영역(124)의 사이 공간에 게이트 필드 플레이트(171)를 배치하여 게이트 전극(140) 에지 부위에서의 전계 집중을 방지할 수 있도록 하는 것이 더욱 바람직하다. 상기 게이트 필드 플레이트(171)는 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 통하여 형성될 수 있다.
기판(110)의 상부 일 측 표면 부위에는, 제1 도전형의 드리프트 영역(120)이형성될 수 있다. 드리프트 영역(120)은 후술할 바디 영역(130)과 소정 거리 이격되어 위치한다. 드리프트 영역(120) 내 도핑 농도가 일정 수준 이하인 경우 온 저항(Rsp) 특성이 나빠지며, 이와 반대로 도핑 농도를 일정 수준 이상으로 증가시키는 경우 온 저항(Rsp) 특성이 개선되나 브레이크다운 전압 특성이 나빠지므로 해당 특성을 고려한 적정한 수준의 도핑 농도를 가지는 불순물 영역이 형성되도록 하는 것이 바람직하다. 상기 드리프트 영역(120)의 도핑 농도는 후술할 드레인 영역(124)의 도핑 농도보다 낮게 형성되는 것이 더욱 바람직하다.
드리프트 영역(120) 내에는 드레인 확장 영역(122)이 형성되고, 이러한 드레인 확장 영역(122)은 후술할 바디 영역(130)과 소정 거리 이격되도록 위치한다. 또한, 드레인 확장 영역(122)은 제1 도전형으로 이루어지며, 드리프트 영역(120)보다 도핑 농도가 높게 형성되는 것이 바람직하다. 드레인 확장 영역(122)은 고전압 반도체 소자의 항복 전압을 증대시킬 수 있다. 또한, 드레인 확장 영역(122) 내 또는 상기 드레인 확장 영역(122) 상에는 드레인 영역(124)이 형성된다. 상기 드레인 영역(124)은 드레인 전극과 전기적으로 연결될 수 있고, 이러한 드레인 영역(124)은 제1 도전형으로 이루어지며, 드레인 확장 영역(122)보다 고농도로 이루어지는 것이 바람직하다.
기판(110)의 상부 타 측 표면 부위에는, 제2 도전형의 바디 영역(130)이 형성된다. 이러한 바디 영역(130)은 드리프트 영역(120)과 소정 거리 이격되어 위치한다.
이하에서는 종래의 고전압 반도체 소자의 문제점 및 이를 해결하기 위한 본 발명의 구조에 대하여 상세히 설명하도록 한다.
먼저, 종래의 PLDMOS 소자(9)에는 바디 영역(910) 형성 시, 제1 도전형의 저농도 NDT 영역인 제1 영역(911)이 먼저 형성되고, 상기 제1 영역(911) 내에 제1 도전형의 고농도 SDNW 영역인 제2 영역(913)이 형성된다. 즉, 항복 전압 개선을 위하여 저농도의 제1 영역(911)이 깊게 형성되고, 그 후 고농도의 제2 영역(913)이 형성됨으로써 바디 영역(910)의 웰 도핑 농도를 높게 형성하는 것이다.
이 때, 제1 영역(911)은 인접한 게이트 전극(930)의 저부와 오버랩(Overlap)되도록 형성되어야 하며, 공정 상 상기 게이트 전극(930)이 오차가 발생하도록 정렬되어, 제1 영역(911)과 충분히 오버랩되지 못하는 것을 방지하기 위하여, 상기 제1 영역(911)의 좌우 폭을 충분히 넓게 형성하는 것이 일반적이다.
다시 말하면, 공정 상 게이트 전극(930)이 공정 과정에서 예상 위치보다 좌측 또는 우측으로 정렬되더라도 제1 영역(911)과의 오버랩 상태를 유지하기 위해서는 상기 제1 영역(911)의 좌우 폭이 마진을 고려하여 충분히 넓게 형성되어야 한다. 이는 곧 소자 크기가 상대적으로 커질 수밖에 없음을 의미하며, 결국 온 저항 특성이 저하되는 문제점이 발생할 수 있다. 따라서 소자의 경쟁력이 상대적으로 떨어진다.
이와 같은 문제점을 방지하고자, 본 발명의 일 실시예에 따른 반도체 소자(1)의 바디 영역(130)에는 종래의 NDT 영역인 제1 영역(911)과 대응되는 영역이 형성되지 않고, 제2 영역(913)과 대응되는 제2 도전형의 고농도 웰 영역으로 이루어진다. 또한, 바디 영역(130) 내 기판(110)의 표면 부위에는, 제2 도전형의 소스 영역(132)이 형성된다. 소스 영역(132)은 소스 전극과 전기적으로 연결될 수 있다. 또한, 소스 영역(132)과 인접한 위치에 제1 도전형의 바디 컨택 영역(134)이 형성될 수 있다. 그리고, 바디 컨택 영역(134)의 일 측면과 소스 영역(132)의 일 측면은 상호 접하도록 배치될 수 있다.
그리고, 제2 도전형의 고전압 LDD(Lightly Doped Drain) 영역(136)의 일 측이 바디 컨택 영역(134)의 일 측과 대면한 채, 타 측이 인접한 게이트 전극(140)의 하측과 오버랩되도록 연장 형성된다. 상세하게 설명하면, LDD 영역(136)의 일 측은 바디 컨택 영역(134)과 맞닿은 채, 타 측이 바디 영역(130)을 벗어나 게이트 전극(140)과 오버랩되는 위치까지 연장 형성될 수 있다. LDD 영역(136)은 바디 영역(130)보다 고농도 도핑되는 것이 바람직하다. 이러한 LDD 영역(136)은 형성 과정에서 별도의 이온 주입 마스크를 활용할 필요 없이, 틸트 임플란트(Tilt Implant)를 수행함으로써 형성 가능하다. 또한, LDD 영역(136)은 소스 영역(132) 및 바디 컨택 영역(134)보다 얕게 형성되는 것이 바람직하다.
즉, 기존에는 공정 상의 이유로 인하여, 게이트 전극(930) 형성 이전 제1 영역(911) 및 제2 영역(913)을 형성한다. 이 때 게이트 전극(930)과 제1 영역(911)의 오버랩을 보장하기 위하여, 마진(Margin)을 충분히 고려하여 마스크를 제작할 수밖에 없었다.
이와 달리, 본 발명에 따른 LDD 영역(136)은, 게이트 전극(140) 이후 형성되며, 별도의 마스크 제작 없이 서로 이격된 인접한 한 쌍의 게이트 스페이서(144)를 활용하여, 형성될 수 있는 이점이 발생할 수 있다. 이 때, 틸트 임플란트를 수행함으로써 LDD 영역(136)과 게이트 전극(140)의 오버랩을 보장하는 것이 가능하다. 따라서, 기존 고전압 반도체 소자 제작 대비 공정 단계가 생략되어 생산성이 향상될 수 있다.
기판(110)의 표면에는 게이트 전극(140)이 형성되며, 상세하게는 액티브 영역 내에서, 드레인 영역(124)과 소스 영역(132) 사이에 상기 게이트 전극(140)이 형성될 수 있다. 이러한 게이트 전극(140)은 채널 영역 상에 위치하며, 상기 게이트 전극(140)에 인가된 게이트 전압에 의하여 채널 영역이 온 또는 오프 될 수 있다. 게이트 전극(140)은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있으며, CVD, PVD, ALD, MOALD, 또는 MOCVD 공정 등에 의해 형성될 수 있다. 또한, 게이트 전극(140)과 기판(110)의 표면 사이 그리고 상기 게이트 전극(140)의 측면을 따라 게이트 절연막(142)이 형성된다. 게이트 절연막(142)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. 또한, 상기 게이트 절연막(142)은 ALD, CVP, 또는 PVD 공정 등에 의하여 형성될 수 있다.
그리고, 게이트 전극(140) 및 게이트 절연막(142)의 측면은 게이트 스페이서(144)로 커버될 수 있으며, 상기 게이트 스페이서(144)는 산화막, 질화막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다. 전술한 바와 같이, 게이트 스페이서(144)에 의하여 별도의 이온주입 마스크 이용 없이 NLDD 영역(136)을 형성할 수 있는 것이다.
또한, 드리프트 영역(130)의 하부에는 제2 도전형의 매몰층(150)이 형성될 수 있다. 상기 매몰층(150)은 기판(110)의 하부에 위치하며, 드레인 전극에 인가되는 전압에 의하여 발생하는 전자가 기판(110) 내부로 유입되는 것을 억제하며, 즉 펀치-스루 전류를 억제할 수 있다.
상기 매몰층(150)의 일부 영역과 연결된 측에 가드링(160)이, 상기 드레인 영역(134)과 소자분리막(170)을 사이에 두고 형성될 수 있다. 이러한 가드링(160)에는 고전압의 하부 제2 도전형 웰(161)이 형성되며, 상기 하부 고전압 제2 도전형 웰(161) 내에는 제2 도전형의 고농도 영역(163)과 연결되는 상부 제2 도전형 웰(165)을 포함할 수 있다. 상기 가드링(160)은 누설 전류의 감소 및 SOA 향상을 위한 역할 수행이 가능하다.
또한, 드레인 영역(124), 소스 영역(134), 게이트 전극(140) 및 바디 컨택 영역(136)의 상 측에는 금속막을 이용한 실리사이드막(180)이 형성될 수 있다. 일반적으로, MOSFET 소자에는 접촉 저항을 개선하고 열적 안정성을 위해 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속막을 이용하여 실리사이드막(180)을 형성하는 자기정렬 실리사이드(Self Aligned Silicide; Salicide) 공정이 수행된다.
도 3은 도 2에 따른 고전압 반도체 소자의 개선된 온저항 특성을 나타내는 그래프이다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 고전압 반도체 소자(1) 구조에 의하여, 스위치 on 상태에서 전류가 흐를 때의 저항인 온저항(Rsp: specific on resistance)값이 낮아지는 것을 확인할 수 있다. Rsp값은 기존 소자(9) 대비 대략 27% 정도 낮아진다. 이는 소자 면적이 감소하기 때문에 필연적으로 발생하는 이점이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 고전압 반도체 제조방법을 설명하기 위한 참고 단면도이다.
이하에서는 첨부된 도면들을 참고하여 본 발명의 일 실시예에 따른 고전압 반도체 소자 제조방법에 대하여 상세히 설명하도록 한다. 각 구성들의 형성 단계는 기재된 것과 시간적 선후를 달리 할 수도, 실질적으로 동시에 형성될 수도 있음에 유의하여야 한다. 또한, 하기에서 설명할 각 구성의 제조방법은 예시적인 것일 뿐 본 발명의 범위가 이에 제한되는 것은 아니다.
먼저, 도 4를 참고하면, 기판(110) 상에 제1 도전형의 에피택셜층(101)을 성장시키며, 상기 에피택셜층(101)은 하부 에피층, 상부 에피층으로 순차적으로 형성될 수 있다. 또한, 예를 들어 이온 주입 공정을 통해 상기 에피택셜층(101) 내 제2 도전형의 매몰층(150)을 형성한다.
그리고, 가드링(160) 형성을 위하여, 포토레지스트 패턴(미도시)을 형성하고, 이를 마스크로 제2 도전형 불순물 이온을 주입하여 하부 제2 도전형 웰(161)을 형성한다. 이러한 하부 제2 도전형 웰(161)은 매몰층(150)의 일 영역에 연결되도록 형성된다. 그리고 나서 상기 포토레지스트 패턴은 애싱 또는 스트립 공정에 의하여 제거될 수 있다.
이후, 도 5를 참고하면, 이온 주입 공정을 통해 제2 도전형의 바디 영역(130), 제2 도전형의 고농도 영역(163) 및 제2 도전형 웰(165)을 각각 형성한다.
다음으로, 도 6을 참고하면, 드리프트 영역(120) 및 드레인 확장 영역(122)이 형성될 측을 노출하는 포토레지스트 패턴(미도시)을 순차적으로 형성하고, 제1 도전형의 불순물 이온을 주입하여 드리프트 영역(120) 및 드레인 확장 영역(122)을 형성한 후, 상기 포토레지스트 패턴을 제거한다.
이후, 소자분리막(170)을 형성하여 활성 영역을 규정할 수 있다. 전술한 바와 같이, 상기 소자분리막(170)은 좁은 트렌치 격리(Shallow Trench Isolation; STI) 공정을 통하여 형성될 수 있다. 게이트 필드 플레이트(171) 역시 형성될 수 있다. 상기 게이트 필드 플레이트(171)는 로코스(LOCal Oxidation of Silicon; LOCOS) 공정을 통하여 형성될 수 있다.
이후, 도 7을 참고하면, 활성 영역 또는 기판(110)의 표면 부위에 게이트 절연막(142)을 형성하고, 상기 절연막(143) 상부에 게이트 전극(140) 형성을 위하여 예를 들어 도전성 폴리실리콘막으로 이루어지는, 게이트 막(146)을 증착시킨다. 다만, 게이트 막(146)은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 및 이들의 조합 중 어느 하나로 이루어질 수 있음에 유의하여야 한다. 또한, 상기 게이트 절연막(142)은 실리콘 산화막, 고유전막, 및 이들의 조합 중 어느 하나로 이루어질 수 있다.
그리고 나서, 도 8을 참고하면, 상기 게이트 막(146)의 상부에 게이트 전극(140)의 측면 형성을 위한 포토레지스트 패턴(미도시)을 형성한 이후, 게이트 막(146) 및 절연막(143)을 차례로 식각한다. 이에 의하여 상기 게이트 전극(140)의 측면이 형성된다.
그리고 상기 게이트 전극(140)의 측면에, 예를 들어 CVD(Chemical Vapor Deposition) 공정으로 게이트 절연막(142)을 증착하고 이방성 건식 식각을 수행하여 상기 게이트 전극(140)의 양 측면에 게이트 스페이서(144)를 형성한다.
게이트 전극(140) 형성 이후, 도 9를 참고하면, 제2 도전형의 고전압 LDD 영역(136) 형성을 위한 제2 도전형의 고농도 영역(138)을 형성한다. 상세하게는, 게이트 스페이서(144)를 이온 주입 마스크로 이용하여 고농도의 제2 도전형의 고농도 영역(138)을 형성할 수 있다. 전술한 바와 같이, LDD 영역(136)은 예를 들어 틸트 임플란트를 통하여 형성될 수 있으므로, 별도의 마진을 고려할 필요가 없다. 즉, 종래의 제1 영역(911) 형성 시, 이온 주입 공정을 통해 NDT 영역인 제1 영역(911)의 농도, 형성 깊이, 좌우 폭을 모두 제어하여야 하므로, 최소 마진의 디자인 룰을 충족하는 것이 비용이하다. 이와 같은 문제점을 해결하고자 상기 제1 영역(911) 제거 및 LDD 영역(136)을 형성하는 것이다.
이후, 도 10을 참고하면, 고농도 드레인 영역(124)을 형성한다. 이는 드레인 영역(124)이 형성될 측의 소자분리막(170)들 사이에 이온 주입 공정을 통해 형성될 수 있다.
그리고 나서, 도 11을 참고하면, 바디 영역(130) 내에 이온 주입 공정을 통해 제2 도전형의 불순물 영역(135)을 형성한다. 상기 제1 도전형의 영역(135)은 제2 도전형의 고농도 영역(138)에 오버랩되도록 형성된다. 이에 의하여 LDD 영역(136)이 도시된 바와 같이 형성될 수 있다.
그 후, 도 12를 참고하면, 소스 영역(132)이 형성될 영역을 제외한 기판(110) 표면에 이온 주입 공정을 통해 바디 컨택 영역(134)을 형성한다. 이에 의하여, 소스 영역(132) 및 바디 컨택 영역(134)이 도시된 바와 같이 형성될 수 있다.
마지막으로, 도 13을 참고하면, 접촉 저항을 개선하고 열적 안정성을 위하여, 코발트(Co), 니켈(Ni), 티타늄(Ti) 등의 금속막을 이용하여, 드레인 영역(122) 및/또는 소스 영역(132) 및/또는 바디 컨택 영역(134) 및/또는 기판(110) 상부에 실리사이드막(180)을 형성하는 자기정렬 실리사이드(Self Aligned Silicide; Salicide) 공정이 수행된다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다.
1 : 고전압 반도체 소자
101 : 에피택셜층 110 : 기판
120 : 드리프트 영역 122 : 드레인 확장 영역
124 : 드레인 영역
130 : 바디 영역 132 : 소스 영역
134 : 바디 컨택 영역 135 : 제2 도전형의 불순물 영역
136 : LDD 영역 138 : 제2 도전형의 고농도 영역
140 : 게이트 전극 142 : 게이트 절연막
144 : 게이트 스페이서
150 : 매몰층
160 : 가드링 161 : 하부 제2 도전형 웰
163 : 제2 도전형의 고농도 영역 165 : 상부 제2 도전형 웰
170 : 소자분리막 171 : 게이트 필드 플레이트
180 : 실리사이드막
9 : 종래의 고전압 반도체 소자
910 : 바디 영역
911 : 제1 영역 913 : 제2 영역
930 : 게이트 전극

Claims (18)

  1. 기판 상부 일 측의 드리프트 영역;
    상기 기판 상부 타 측의 바디 영역;
    상기 드리프트 영역 내의 드레인 영역;
    상기 바디 영역 내의 소스 영역;
    상기 바디 영역 내에서, 일 측이 상기 소스 영역과 인접하거나 맞닿는 바디 컨택 영역;
    상기 기판 상에서, 상기 드레인 영역 및 소스 영역 사이의 게이트 전극; 및
    일 측이 상기 바디 컨택 영역과 맞닿은 채, 타 측이 상기 게이트 전극의 하측과 오버랩되도록 연장되는 고농도의 LDD 영역;을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 바디 영역은
    실질적으로 균일한 농도로 이루어지는 것을 특징으로 하는 고전압 반도체 소자.
  3. 제2항에 있어서, 상기 LDD 영역은
    상기 소스 영역 및 바디 컨택 영역보다 얕게 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제2항에 있어서,
    상기 게이트 전극과 기판 표면 사이의 게이트 절연막; 및
    상기 게이트 전극의 양 측면의 게이트 스페이서;를 추가로 포함하며,
    상기 LDD 영역은
    상기 게이트 스페이서 형성 이후, 인접한 한 쌍의 게이트 스페이서를 마스크로 활용하여 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  5. 제4항에 있어서,
    상기 게이트 전극과 드레인 영역 사이의 게이트 필드 플레이트;를 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  6. 기판 상부 일 측의, 제1 도전형의 드리프트 영역;
    상기 기판 상부 타 측의, 제2 도전형으로 실질적으로 균일한 도핑 농도로 이루어지는 바디 영역;
    상기 드리프트 영역 내, 제1 도전형의 드레인 확장 영역;
    상기 드레인 확장 영역 내, 제1 도전형의 드레인 영역;
    상기 바디 영역 내, 제2 도전형의 소스 영역;
    상기 바디 영역 내에서, 일 측이 상기 소스 영역과 인접하거나 맞닿는, 제1 도전형의 바디 컨택 영역;
    상기 기판 상에서, 상기 드레인 영역 및 소스 영역 사이의 게이트 전극;
    상기 게이트 전극의 양 측면의 게이트 스페이서; 및
    일 측이 상기 바디 컨택 영역과 맞닿은 채, 타 측이 상기 게이트 전극과 오버랩되도록 연장되는, 제2 도전형의 고전압 LDD 영역;을 포함하며,
    상기 LDD 영역은
    인접한 게이트 전극 간 게이트 스페이서들에 의하여 규정된 공간 내에서 이온 주입되어 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  7. 제6항에 있어서,
    상기 소스 영역 및/또는 바디 컨택 영역 및/또는 게이트 전극 및/또는 드레인 영역 상부에 형성되는 실리사이드막;을 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  8. 제6항에 있어서,
    상기 드리프트 영역 하부의, 제2 도전형의 매몰층; 및
    상기 매몰층의 일 측과 연결되는 제2 도전형의 가드링;을 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  9. 제8항에 있어서, 상기 가드링은
    고전압의 하부 제2 도전형 웰; 및
    상기 하부 제2 도전형 웰 내 제2 도전형의 고농도 영역과 연결되는 상부 제2 도전형 웰;을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제6항에 있어서, 상기 LDD 영역은
    포토레지스트 패턴 형성 없이 인접한 한 쌍의 게이트 스페이서들을 활용하여 이온 주입 공정을 통해 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  11. 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판의 표면 부위에서, 상기 드리프트 영역과 소정 거리 이격된 측에 바디 영역을 형성하는 단계;
    상기 바디 영역 형성 이후 상기 기판 표면 부위에 게이트 막을 증착시키는 단계;
    상기 게이트 막을 식각하여 상기 게이트 전극의 측면을 형성하는 단계;
    게이트 전극의 측면에 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 스페이서 형성 이후, 고전압의 LDD 영역을 위한 제2 도전형의 고농도 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  12. 제11항에 있어서, 상기 제2 도전형의 고농도 영역 형성단계는
    상기 인접한 게이트 스페이서들을 마스크로 활용하여 이온 주입을 통해 형성되며, 상기 제2 도전형의 고농도 영역의 양 말단이 게이트 전극과 오버랩되는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  13. 제12항에 있어서, 상기 제2 도전형의 고농도 영역 형성단계는
    틸트 임플란트를 공정을 통하여 수행되는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  14. 제12항에 있어서,
    상기 제2 도전형의 고농도 영역 형성 이후, 상기 바디 영역 내에서 상기 제2 도전형의 고농도 영역과 오버랩되는 제2 도전형의 불순물 영역을 형성하는 단계; 및
    상기 바디 영역 내에서 상기 제2 도전형의 불순물영역과 오버랩되는 측에 제1 도전형의 불순물이 이온 주입되어 소스 영역 및 바디 컨택 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  15. 제12항에 있어서,
    상기 소스 영역, 게이트 전극 및 드레인 영역 상부에 실리사이드막을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  16. 기판 내 매몰층을 형성하는 단계;
    포토레지스트 패턴을 마스크로 활용하여. 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판의 표면 부위에서, 포토레지스트 패턴을 마스크로 활용하여 상기 드리프트 영역과 소정 거리 이격된 측에 바디 영역을 형성하는 단계;
    상기 바디 영역 형성 이후 상기 기판 표면 부위에 게이트 막을 증착시키는 단계;
    상기 게이트 막을 식각하여 상기 게이트 전극의 측면을 형성하는 단계;
    게이트 전극의 측면에 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 스페이서 형성 이후 상기 게이트 스페이서를 마스크로 활용한 이온 주입 공정을 통하여 고전압의 LDD 영역을 위한 제2 도전형의 고농도 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  17. 제16항에 있어서,
    포토레지스트 패턴을 마스크로 활용하여 제2 도전형의 불순물 이온을 주입함으로써 가드링을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
  18. 제17항에 있어서,
    포토레지스트 패턴을 마스크로 활용하여. 상기 드리프트 영역 내 드레인 확장 영역을 형성하는 단계;
    포토레지스트 패턴을 마스크로 활용하여, 상기 드레인 확장 영역 내 드레인 영역을 형성하는 단계; 및
    상기 바디 영역 내 소스 영역을 형성하는 단계;를 추가로 포함하는 것을 특징으로 하는 고전압 반도체 소자 제조방법.
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