KR100916892B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자는 기판 상에 형성된 매립층; 상기 매립층 상에 형성된 에피층; 상기 에피층 상에 형성된 제2 도전형 제1웰; 상기 제2 도전형 제1웰 상에 형성된 제1 도전형 바디; 상기 제2 도전형 제1웰 상에 형성되고, 상기 제1 도전형 바디와 이격된 제2 도전형 제2웰; 상기 제2 도전형 제1웰에 근접된 상기 에피층을 관통하여 상기 매립층까지 형성되고, 내측면에 트렌치 절연막이 형성된 제3 컨택 플러그; 상기 제1 도전형 바디 상에 형성된 제2 도전형 제1영역, 제1 도전형 영역 및 제2 도전형 제2영역; 상기 제2 도전형 제2웰 상에 형성된 제2 도전형 제3영역을 포함한다.
실시예에 의하면, 드레인 영역과 접합영역의 사이가 최소화되고 웰 영역이 저도핑 농도로 유지면서도, 드레인 영역과 접합영역 사이에 발생되는 펀치스루 브레이크다운 현상, 매립층에 고바이어스의 드레인 전류가 인가되는 현상, 매립층과 P형 바디 사이에 발생되는 브레이크 다운 현상을 억제할 수 있는 효과가 있다.
LDMOS 트랜지스터, 펀치 스루, 브레이크 다운, 매립층, 에피층, P형 바디

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관하여 개시한다.
일반적으로 사용되는 전력 모스 전계효과 트랜지스터(MOSEFT)는 바이폴라 트랜지스터에 비해 높은 입력 임피던스를 가지기 때문에 전력이득이 크고 게이트 구동회로가 매우 간단하며, 유니폴라 소자이기 때문에 소자가 턴-오프 되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 전력 공급장치, 램프 안정화 및 모터 구동회로 등에서의 응용이 점차 확산되고 있는 추세이다. 이와 같은 MOSFET로는 플래너 확산 기술을 이용한 DMOSFET 구조가 널리 사용되고 있으며, 대표적인 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터가 개발된 바 있다.
도 1은 일반적인 LDMOS 트랜지스터의 구조를 도시한 측단면도이다.
LDMOS 트랜지스터는 P형 기판(10), 상기 기판(10) 상에 형성된 N형 매립층(11), 상기 매립층(11) 위에 형성된 P형 에피층(12), 상기 에피층(12) 상부에 형성된 P형 웰(13), 상기 P형 웰(13)로부터 상기 매립층(11)까지 형성된 N형 접합영역(isolated deep N+ junction)(15), 상기 N형 접합영역(15) 상에 형성된 N+ 영역(20), 상기 P형 웰(13) 상에 형성된 P형 바디(14), 상기 P형 바디(14) 상에 형성된 N+ 영역(16, 17), P+ 영역(26), 상기 N형 접합영역(15)과 상기 P형 바디(14) 사이의 상기 P형 웰(13)에 형성된 N형 웰(18), 상기 N형 웰(18) 상에 형성된 N+ 영역(19), 상기 기판(105) 위에 형성된 절연층(21), 상기 P형 바디(14) 상의 N+ 영역(16, 17)과 접촉되는 게이트 폴리(22, 23), 상기 P형 바디(14), 상기 N형 웰(18), 상기 N형 접합영역(15)에 각각 형성되는 다수의 전극(27, 24, 25)을 포함한다.
이와 같은 LDMOS 트랜지스터에서, 드레인 영역으로 기능되는 N형 웰(18)과 N형 접합영역(15) 사이에 펀치스루 브레이크다운(Punch-through breakdown) 현상이 발생되며, 이로 인하여 상기 매립층(11)에 고바이어스의 드레인 전류가 인가된다.
따라서, 상기 매립층(11)과 P형 바디(14) 사이에 브레이크 다운 현상이 발생될 수 있다(도 1의 화살표 참조).
또한, 소스 영역으로 기능되는 상기 P형 바디(14)와 상기 N형 웰(18) 사이의 측면 브레이크 다운 현상 보다 상기 P형 바디(14)와 상기 매립층(11) 사이의 브레이크 다운 현상이 먼저 발생됨으로써 LDMOS 트랜지스터는 제약적인 BVdss를 가질 수 있다.
따라서, 상기 N형 웰(18)과 상기 N형 접합영역(15) 사이가 충분히 이격되어야 하며, 상기 P형 웰(13)의 도핑 농도가 고려되어야 상기 펀치스루 브레이크다운 현상을 방지할 수 있다.
이러한 이유로, LDMOS 트랜지스터의 크기를 최소화할 수 없으며, 상기 N형 웰(18)과 상기 N형 접합영역(15) 사이의 넓은 이격 공간 및 상기 P형 웰(13)의 고농도 도핑으로 인하여 LDMOS 트랜지스터의 주요 파라미터인 Ron(on-resestance; 동작 저항)이 증가되는 문제점이 있다.
실시예는 드레인 영역과 접합영역의 사이가 최소화되고 웰 영역이 저도핑 농도로 유지면서도, 드레인 영역과 접합영역 사이에 발생되는 펀치스루 브레이크다운 현상, 매립층에 고바이어스의 드레인 전류가 인가되는 현상, 매립층과 P형 바디 사이에 발생되는 브레이크 다운 현상을 억제할 수 있는 구조의 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 기판 상에 형성된 매립층; 상기 매립층 상에 형성된 에피층; 상기 에피층 상에 형성된 제2 도전형 제1웰; 상기 제2 도전형 제1웰 상에 형성된 제1 도전형 바디; 상기 제2 도전형 제1웰 상에 형성되고, 상기 제1 도전형 바디와 이격된 제2 도전형 제2웰; 상기 제2 도전형 제1웰에 근접된 상기 에피층을 관통하여 상기 매립층까지 형성되고, 내측면에 트렌치 절연막이 형성된 제3 컨택 플러그; 상기 제1 도전형 바디 상에 형성된 제2 도전형 제1영역, 제1 도전형 영역 및 제2 도전형 제2영역; 상기 제2 도전형 제2웰 상에 형성된 제2 도전형 제3영역을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 기판 위에 매립층, 에피층이 순서대로 형성되는 단계; 상기 에피층 상에 제2 도전형 제1웰이 형성되는 단계; 상기 제2 도전형 제1웰 상에 서로 이격된 제1 도전형 바디가 형성되는 단계; 상기 제2 도전형 제1웰 상에 상기 제1 도전형 바디와 이격된 제2 도전형 제2웰이 형성되는 단계; 상기 제1 도전형 바디 상에 제2 도전형 제1 영역, 제1 도전형 영역, 제2 도전형 제2 영역이 형성되고, 상기 제2 도전형 제2웰 상에 제2 도전형 제3 영역이 형성되는 단계; 상기 제2 도전형 제1웰에 근접된 상기 에피층을 관통하여 상기 매립층에 이르는 제1 트렌치가 형성되는 단계; 상기 제1 트렌치 측벽에 트렌치 절연막이 형성되고, 상기 트렌치가 금속물질로 매립되어 제3 컨택 플러그가 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 드레인 영역과 접합영역의 사이가 최소화되고 웰 영역이 저도핑 농도로 유지면서도, 드레인 영역과 접합영역 사이에 발생되는 펀치스루 브레이크다운 현상, 매립층에 고바이어스의 드레인 전류가 인가되는 현상, 매립층과 P형 바디 사이에 발생되는 브레이크 다운 현상을 억제할 수 있는 효과가 있다.
둘째, 기생적인 브레이트 다운 현상을 억제할 수 있으므로, BVdss의 제약을 해소할 수 있는 효과가 있다.
셋째, 드레인 영역과 접합영역의 사이가 최소화되고 웰 영역이 저도핑 농도로 유지될 수 있으므로, LDMOS 트랜지스터의 크기를 최소화할 수 있고, LDMOS 트랜지스터의 동작 저항을 최소화할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 관하여 상세히 설명하는데, 실시예에 따른 반도체 소자는 LDMOS 트랜지스터 인 것으로 한다.
도 2는 제2 도전형 제1웰(120)이 형성된 후의 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
가령, 실리콘 기판과 같은 기판(105)에 P형 불순물을 도핑하고, N형 불순물을 고농도로 주입하여 매립층(110)을 형성한다.
상기 매립층(110)을 형성하기 위하여, 포토 레지스트 패턴을 형성하고, 기판(105)의 소정 영역에만 이온이 주입되도록 할 수 있다. 상기 매립층(110)이 형성되면 이온 주입 마스크로 사용된 포토 레지스트 패턴은 제거된다.
상기 매립층(110)이 형성된 후, 상기 기판(105) 상에 에피층(115)을 형성한다.
상기 에피층(115)은 예를 들어, P형 불순물을 포함하는 기상에피택시(vapor phase epitaxy;VPE) 공정 또는 액상에피택시(liquid phase epitaxy;LPE) 공정에 의해서 형성될 수 있다.
상기 에피층(115)이 형성된 후, 상기 에피층(115)의 소정의 영역에 N형 불순물을 주입하여 제2 도전형 제1웰(120)을 형성한다.
이하, 상기 제2 도전형 제1웰(120)은 "제1 N웰"이라 한다.
상기 제1 N웰(120) 역시 포토 레지스트 패턴을 이온주입 마스크로 이용하여 형성될 수 있다.
도 3은 필드 절연막(130)이 형성된 후의 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
도 3에 도시된 것처럼, 상기 제1 N웰(120)이 형성된 영역 중 소정의 영역에 P형 불순물이 주입되어 제1 도전형 바디(125)가 형성된다.
이하, 상기 제1 도전형 바디(125)는 "P형 바디"라 한다.
예를 들어, 상기 에피층(115)의 P형 불순물의 농도보다 높은 농도의 P형 불순물이 주입되어 상기 P형 바디(125)가 형성될 수 있다.
또한, 상기 P형 바디(125)는 상기 제1 N웰(120)을 관통하여 형성될 수 있다.
상기 P형 바디(125) 역시 포토 레지스트 패턴을 이온주입 마스크로 이용하여 형성될 수 있으며, 상기 P형 바디(125)가 형성된 후 열처리 공정이 진행될 수 있다.
상기 P형 바디(125)가 형성된 후, 가령, 나이트라이드(Nitride) 층을 적층하고 액티브 영역을 정의하기 위하여 나이트라이드 패턴(도시되지 않음)을 형성한다.
이어서, 상기 나이트라이드 패턴에 의하여 개구된 영역에 옥시데이션(oxidation) 공정을 처리하여 옥사이드(oxide) 계열의 필드 절연막(130)을 형성한다. 상기 필드 절연막(130)에 의하여 액티브 영역이 정의될 수 있다.
도 3에서, 상기 필드 절연막(130)의 좌측 개구 영역은 소스 영역이 형성될 영역이고, 우측 개구 영역은 드레인 영역이 형성될 영역이다.
이후, 상기 나이트라이드 패턴은 제거된다.
도 4는 제2 도전형 제2웰(140)이 형성된 후의 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
이어서, 상기 제1 N웰(120)의 소정 영역에 고농도의 N형 불순물이 주입되어 제2 도전형 제2웰(140)이 형성된다.
이하, 상기 제2 도전형 제2웰(140)을 "제2 N웰"이라 한다.
상기 제2 N웰(140)은 상기 P형 바디(125)와 이격되어 형성된다.
상기 제2 N웰(140)이 형성되면, 상기 절연막(150)을 포함한 상기 기판(105) 위에 폴리실리콘을 도포한다.
상기 도포된 폴리실리콘에 N형 불순물을 도핑한 후 패터닝 하여 도 4에 도시된 것과 같은 형태의 게이트 폴리(135)를 형성하고 옥시데이션 공정을 진행한다.
도 5는 절연막(160)이 형성된 후의 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
이어서, 상기 P형 바디(125) 및 상기 제2 N웰(140)의 소정 영역에 고농도의 N형 불순물이 주입되어, 상기 P형 바디(125)에 제2 도전형 제1 영역(152), 제2 도전형 제2 영역(156)이 형성되고, 상기 제2 N웰(140)에 제2 도전형 제3 영역(158)이 형성된다.
또한, 상기 제2 도전형 제1 영역(152)과 제2 도전형 제2 영역(156) 사이의 상기 P형 바디(125) 상부에 고농도의 P형 불순물이 주입되어 제1 도전형 영역(154)이 형성된다.
이하, 상기 제2 도전형 제1 영역(152)을 "제1 N+영역"이라 하고, 상기 제2 도전형 제2 영역(156)을 "제2 N+영역"이라 한다. 그리고, 상기 제2 도전형 제3 영역(158)을 "제3 N+영역"이라 하고, 상기 제1 도전형 영역(154)을 "P+영역"이라 한다.
상기 제1 N+영역(152)과 상기 제2 N+영역(156)은 상기 게이트 폴리(135)과 접속되고, 상기 P+영역(154)은 소스 영역으로 기능된다. 또한, 상기 제3 N+영역(158)은 드레인 영역으로 기능된다.
상기 제1 N+영역(152), 상기 제2 N+영역(156), 상기 P+영역(154), 상기 제3 N+영역(158)은 포토 레지스트 패턴을 이온주입 마스크로 이용하여 형성될 수 있으며, 이후 열처리 공정이 더 진행될 수 있다.
이와 같이 하여, 액티브 영역이 정의되면, 상기 필드 절연막(130)과 상기 필드 절연막(130)의 개구를 통하여 노출된 액티브 영역의 기판(105) 위에 옥사이드 계열의 절연막(160)을 형성한다.
도 6은 제1 트렌치(162)가 형성된 후의 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
상기 절연막(160)이 형성되면, 포토 리소그라피 공정 및 식각 공정, 포토 레지스트 패턴의 제거 공정 등을 통하여 상기 절연막(160)으로부터 상기 매립층(110)에 이르는 제1 트렌치(162)를 형성한다.
상기 제1 트렌치(162)는 상기 제1 N웰(120)의 측면에 근접되게 형성된다.
이어서, 상기 제1 트렌치(162)의 측벽에 트렌치 절연막(164)을 형성한다.
상기 트렌치 절연막은 옥사이드 계열의 산화막일 수 있다.
이때, 상기 제1 트렌치(162)의 측벽에만 산화막을 잔존시키기 위하여, 상기 제1 트렌치(162) 내부에 산화막을 증착하고, 이방성(anisotropic) 식각을 진행함으로써 상기 제1 트렌치(162) 밑면의 산화막 만을 선택적으로 제거할 수 있다.
도 6에 도시되지 않았으나, 상기 제1 N+영역(152), 상기 P+영역(154), 상기 제2 N+영역(156) 중 적어도 일부를 포함하도록 하여 상기 절연막(160)에 제2 트렌치를 형성하고, 상기 제3 N+영역(158) 위에 제3 트렌치를 형성한다.
예를 들어, 상기 제2 트렌치, 상기 제3 트렌치는 포토 레지스트 도포 공정, 노광 및 현상 공정, 식각 공정, 포토 레지스트 패턴 제거 공정 등을 통하여 형성가능하다.
도 7은 실시예에 따른 반도체 소자(100)의 구조를 도시한 측단면도이다.
이어서, 상기 제1 트렌치(162), 상기 제2 트렌치, 상기 제3 트렌치가 매립되도록 하여, 텅스텐층을 적층하고, 연마 공정 또는 식각 공정을 통하여 상기 트렌치들 외부의 텅스텐층을 제거한다.
따라서, 소스 영역과 연결되는 제1 컨택 플러그(172), 드레인 영역과 연결되는 제2 컨택 플러그(174), 상기 매립층(110)과 연결되는 제3 컨택 플러그(176)가 형성된다.
최종적으로, 상기 제1 컨택 플러그(172), 상기 제2 컨택 플러그(174), 상기 제3 컨택 플러그(176)와 각각 연결되는 제1전극(182), 제2전극(184), 제3 전극(186)이 형성된다.
상기 제1 전극(182), 상기 제2 전극(184), 상기 제3 전극(186)은, 가령 스퍼터링 방식을 통하여 금속층을 형성하고, 패터닝 공정 및 식각 공정 등을 진행하여 형성될 수 있다.
이와 같이 하여 제작된, 실시예에 따른 반도체 소자(100)의 매립층(110)은, 종래와 같이 "Deep N+ isolation junction"을 통하여 연결되는 대신 트렌치 구조, 즉 제3 컨택 플러그(176)를 이용하여 연결된다.
상기 제3 컨택 플러그(176)는 상기 트렌치 절연막(164)에 의하여 절연되므로, 펀치스루 브레이크다운 현상의 요인이 제거될 수 있으며, 상기 제2 N웰(140)과 상기 제3 컨택 플러그(176) 사이가 가깝게 형성될 수 있다. 따라서, 반도체 소자의 크기를 최소화할 수 있다.
또한, 상기 제1 N웰(120) 및 상기 제2 N웰(140)의 구조를 통하여, 반도체 소자의 중요한 파라미터인 "BVdss", "Ron.A(mohm.cm2)"를 최적화할 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 일반적인 LDMOS 트랜지스터의 구조를 도시한 측단면도.
도 2는 제2 도전형 제1웰이 형성된 후의 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.
도 3은 필드 절연막이 형성된 후의 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.
도 4는 제2 도전형 제2웰이 형성된 후의 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.
도 5는 절연막이 형성된 후의 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.
도 6은 제1 트렌치가 형성된 후의 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.
도 7은 실시예에 따른 반도체 소자의 구조를 도시한 측단면도.

Claims (8)

  1. 기판 상에 형성된 매립층;
    상기 매립층 상에 형성된 에피층;
    상기 에피층 상에 형성된 제2 도전형 제1웰;
    상기 제2 도전형 제1웰 상에 형성된 제1 도전형 바디;
    상기 제2 도전형 제1웰 상에 형성되고, 상기 제1 도전형 바디와 이격된 제2 도전형 제2웰;
    상기 제2 도전형 제1웰에 근접된 상기 에피층을 관통하여 상기 매립층까지 형성되고, 내측면에 트렌치 절연막이 형성된 제3 컨택 플러그;
    상기 제1 도전형 바디 상에 형성된 제2 도전형 제1영역, 제1 도전형 영역 및 제2 도전형 제2영역;
    상기 제2 도전형 제2웰 상에 형성된 제2 도전형 제3영역을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 바디, 상기 제2 도전형 제3영역, 상기 제3 컨택 플러그를 개구시키고, 상기 기판 위에 형성된 필드 절연막;
    상기 필드 절연막, 상기 제1 도전형 바디, 상기 제2 도전형 제1영역 및 상기 제2 도전형 제2영역의 일부에 걸쳐 형성된 하나 이상의 게이트 폴리;
    상기 필드 절연막, 상기 게이트 폴리 위에 형성된 절연막을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 도전형 제1영역, 상기 제1 도전형 영역, 상기 제2 도전형 제2영역과 접촉되고, 상기 절연막을 관통하여 형성된 제1 컨택 플러그;
    상기 제2 도전형 제3영역과 접촉되고, 상기 절연막을 관통하여 형성된 제2 컨택 플러그를 포함하고,
    상기 제3 컨택 플러그는 상기 절연막을 관통하여 형성된 것을 특징으로 하는 반도체 소자.
  4. 기판 위에 매립층, 에피층이 순서대로 형성되는 단계;
    상기 에피층 상에 제2 도전형 제1웰이 형성되는 단계;
    상기 제2 도전형 제1웰 상에 서로 이격된 제1 도전형 바디가 형성되는 단계;
    상기 제2 도전형 제1웰 상에 상기 제1 도전형 바디와 이격된 제2 도전형 제2웰이 형성되는 단계;
    상기 제1 도전형 바디 상에 제2 도전형 제1 영역, 제1 도전형 영역, 제2 도전형 제2 영역이 형성되고, 상기 제2 도전형 제2웰 상에 제2 도전형 제3 영역이 형성되는 단계;
    상기 제2 도전형 제1웰에 근접된 상기 에피층을 관통하여 상기 매립층에 이 르는 제1 트렌치가 형성되는 단계;
    상기 제1 트렌치 측벽에 트렌치 절연막이 형성되고, 상기 트렌치가 금속물질로 매립되어 제3 컨택 플러그가 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 제1 도전형 바디가 형성되는 단계는
    상기 제1 도전형 바디가 형성된 기판 위에 액티브 영역을 정의하는 필드 절연막이 상기 기판 위에 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 필드 절연막은 상기 제1 도전형 바디, 상기 제2 도전형 제3영역, 상기 제3 컨택 플러그 영역을 개구시키는 것을 특징으로 하고,
    상기 제2 도전형 제2웰이 형성되는 단계는, 상기 필드 절연막, 상기 제1 도전형 바디, 상기 제2 도전형 제1영역 및 상기 제2 도전형 제2영역의 일부에 걸쳐 하나 이상의 게이트 폴리가 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 제2 도전형 제3 영역이 형성되는 단계는
    상기 필드 절연막, 상기 게이트 폴리 위에 절연막이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 도전형 제1영역, 상기 제1 도전형 영역, 상기 제2 도전형 제2영역과 접촉되고, 상기 절연막을 관통하는 제1 컨택 플러그, 상기 제2 도전형 제3영역과 접촉되고, 상기 절연막을 관통하여 형성된 제2 컨택 플러그가 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
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