KR100840667B1 - 수평형 디모스 소자 및 그 제조방법 - Google Patents

수평형 디모스 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100840667B1
KR100840667B1 KR1020070062849A KR20070062849A KR100840667B1 KR 100840667 B1 KR100840667 B1 KR 100840667B1 KR 1020070062849 A KR1020070062849 A KR 1020070062849A KR 20070062849 A KR20070062849 A KR 20070062849A KR 100840667 B1 KR100840667 B1 KR 100840667B1
Authority
KR
South Korea
Prior art keywords
conductivity type
deep well
type
region
forming
Prior art date
Application number
KR1020070062849A
Other languages
English (en)
Inventor
고철주
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070062849A priority Critical patent/KR100840667B1/ko
Priority to US12/141,961 priority patent/US8089124B2/en
Priority to TW097123213A priority patent/TW200901477A/zh
Application granted granted Critical
Priority to DE102008029866A priority patent/DE102008029866B4/de
Publication of KR100840667B1 publication Critical patent/KR100840667B1/ko
Priority to CN2008101278112A priority patent/CN101335211B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 수평형 디모스 소자 및 그 제조방법에 관한 것으로서, 특히 제 1 도전형 반도체 기판상에 액티브 영역 및 필드 영역이 구획되는 수평형 디모스 소자의 제조방법에 있어서, 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰(deep well) 및 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층(adjusting layer)을 형성하는 단계와, 제 2 도전형 딥 웰 내에 제 1 도전형 바디를 형성하는 단계와, 액티브 영역 및 필드 영역에 절연막층을 형성하는 단계와, 액티브 영역에 게이트 영역을 형성하는 단계와, 제 1 도전형 바디 내에 제 2 도전형 소오스 영역을 형성하고 제 2 도전형 딥 웰 내에 제 2 도전형 드레인 영역을 형성하는 단계를 포함하여 이루어짐으로써, 온 저항이 특별히 증가하지 않으면서도 높은 항복전압을 가진다.
LDMOS, 항복전압, 온 저항

Description

수평형 디모스 소자 및 그 제조방법{LATERAL DMOS DEVICE AND FABRICATION METHOD THEREFOR}
도 1은 LDMOS 소자를 갖는 푸쉬-풀 또는 브리지 구조가 인덕터 부하를 구동하는 것을 나타낸 도면
도 2는 일반적인 하이 사이드 LDMOS의 단면도를 나타내는 도면
도 3a 내지 도 3b는 본 발명의 일 실시 예에 따른 하이 사이드 LDMOS 및 로우 사이드 LDMOS의 단면도
도 4a 내지 도 4b는 본 발명의 일 실시 예에 따른 85V급 동작전압을 가지는 하이 사이드 LDMOS 소자의 제조공정 순서도
삭제
도 6은 본 발명의 일 실시 예에 따라 50V급에서 85V급 동작전압을 갖도록 개선된 하이 사이드 LDMOS 소자와 로우 사이드 LDMOS 소자의 바디 전류를 일반적인 50V급 하이 사이드 LDMOS 소자와 비교하여 나타낸 그래프도
*도면의 주요 부분에 대한 부호의 설명
302, 402 : P형 반도체 기판 304, 404 : N형 매몰층
306, 406 : N형 딥 웰 308, 408 : 딥 웰 컷 아웃 영역
310, 410 : P형 바디 312, 412 : 절연막층
314, 414 : 게이트 영역 316, 416 : N형 얕은 웰
318, 418 : N+형 드레인 영역 320, 420 : N+형 소오스 영역
322, 422 : P+형 불순물 영역 324, 424 : N형 조절층
본 발명은 수평형 디모스(Lateral Double diffused MOSFET ; 이하 'LDMOS'라 한다.) 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 전력용 또는 고전압용으로 사용되는 수평형 디모스 소자를 제조하는데 LDMOS 소자의 온 저항(on resistance ; Rsp)의 증가는 없으면서도 일반적인 LDMOS 소자보다 높은 항복전압(breakdown voltage) 특성을 가지는 LDMOS 소자 및 그 제조 방법에 관한 것이다.
BCD(Bipolar-CMOS-DMOS)공정은 자동차 어플리케이션(automotive application), 프린터 헤드 드라이버(printer head driver), 또는 모터 컨트럴(motor control) 등에 사용되는 SOC(system on chip)기술이다. LDMOS는 BCD공정의 주요 소자로 PIC(Power Integrated Circuit)에 주로 사용된다.
일반적으로 사용되는 LDMOS 소자는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트(gate) 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생하는 시간지연이 없는 등의 장점이 있다.
도 1은 m1과 m2의 LDMOS 소자를 갖는 푸쉬-풀(push-pull) 또는 브리지(bridge) 구조가 인덕터(inductor) 부하를 구동하는 것을 나타낸 도면으로서, 도 1에서 보이는 다이오드는 LDMOS 소자의 바디 다이오드(body diode)를 나타낸다.
여기서, m1과 m2의 LDMOS 소자는 Im1과 Im2의 전류 경로로 인덕터 부하를 구동하게 되며, 이하에서는 m1을 하이 사이드 LDMOS(high side LDMOS), m2를 로우 사이드 LDMOS(low side LDMOS)라 명하여 설명하겠다.
도 2는 일반적인 하이 사이드 LDMOS(high side LDMOS)의 단면도를 나타내는 도면으로서, 먼저 P형 반도체 기판(202)은 N형 매몰층(204)을 상부에 포함하고, 도시되지는 않았지만, P형 에피층(epitaxial layer)을 구비하고 있다.
여기서, N형 매몰층(204)은 N+형 드레인 영역(218)에 전압이 가해졌을 때, P형 바디(210)로부터 확장되는 공핍영역(depletion layer)의 너비를 감소시켜 실질적으로 펀치스루(punch-through) 전압을 올려주는 역할을 한다. 그리고 P형 에피층은 기판 역할을 하는 단결정 웨이퍼(Wafer) 위에 가스상태의 반도체 결정을 석출시키면 P형 서브(Substrate)의 결정축을 따라서 결정이 성장되어 형성되며 P형 서브의 저항성을 감소시키는 역할을 한다.
이어, P형 반도체 기판(202)상에 N형 딥 웰(N-type Deep Well ; 206)이 형성되고 N형 딥 웰(206) 형성을 위한 이온 주입시 마스크를 닫아놓아 생기는 딥 웰 컷 아웃 영역(deep well cutout area ; 208)이 형성된다. 그리고, N형 딥 웰(206) 안에 P형 바디(210)를 형성한다.
여기서, 상기 P형 바디(210)와 상기 N형 딥 웰(206)이 접촉하는 접촉면과 N+형 소오스 영역(220)과의 사이에 존재하는 P형 바디(210)의 표면 근방에는 게이트 영역(214)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
여기서, 딥 웰 컷 아웃 영역(208)은 N형 딥 웰(206) 형성을 위한 이온 주입시 마스크를 닫아놓아 형성됨으로써, 하이 사이드 LDMOS 소자가 턴 온(turn on)인 경우 N+형 드레인 영역(218)에 고전압이 인가되었을 때 항복전압을 높여주는 역할을 한다.
이어, 액티브 영역(active area)과 필드 영역(field area)에 절연막층(212)이 형성된다. 여기서 절연막층(212)은 예를 들어 열적으로 성장한 실리콘 옥사이드 (silicon oxide)와 같은 필드 산화막을 포함한다.
이어, 게이트 영역(214)을 형성하고, N형 얕은 웰(Shallow N-type Well ; 216), N+형 소오스 영역(220)과 N+형 드레인 영역(218)이 형성되고, P+형 불순물층(222)은 P형 바디(210)와의 콘택(contact)을 더욱 양호하게 하기 위해 형성된다.
일반적인 하이 사이드 LDMOS 소자의 경우 턴 온 동작시 브레이크다운(breakdown)의 발생을 피하기 위해 동작 전압이 제한되어 있다. 만약 동작 전압을 높일 경우 게이트 에지(gate edge)의 전계가 높아지고 바디 전류(body current)가 많아 지며 롱텀 SOA(long term Safe Operating Area)의 성능이 저하(degradation)된다. 따라서 기존의 BCD공정에 더 높은 동작 전압을 가지는 LDMOS를 추가 구현하기 어렵다.
여기서, 항복전압을 높이기 위해 P형 에피층의 두께(thickness)를 높이고, 딥 웰 컷 아웃 영역(208)의 너비를 넓히는 방법이 있으나, 이는 LDMOS 소자의 온 저항(on resistance ; Rsp) 역시 높이는 결과를 가져오며, 결국 전체적인 LDMOS 소자의 효용성 상승에는 적합하지 않은 측면이 있다.
따라서 본 발명의 목적은 수평형 디모스 소자와 그 제조방법에 있어서, N형 조절층(adjusting layer)을 새롭게 추가하여 P형 에피층의 두께를 높이고, 딥 웰 컷 아웃 영역의 너비를 넓혀 항복전압을 높이면서도, 수평형 디모스 소자의 온 저항 특성은 더 나쁘지 않게 하는 방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평형 디모스 소자의 제조방법의 일 특징은 제 1 도전형 반도체 기판상에 액티브 영역(active area) 및 필드 영역(field area)이 구획되는 수평형 디모스 소자(LDMOS)의 제조방법으로서, 상기 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰(deep well) 및 상기 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층(adjusting layer)을 형성하는 단계; 상기 제 2 도전형 딥 웰 내에 제 1 도전형 바디(body)를 형성하는 단계; 상기 액티브 영역 및 필드 영역에 절연막층을 형성하는 단계; 상기 액티브 영역에 게이트 영역(gate area)을 형성하는 단계; 및 상기 제 1 도전형 바디 내에 제 2 도전형 소오스 영역(source area)을 형성하고 상기 제 2 도전형 딥 웰 내에 제 2 도전형 드레인 영역(drain area)을 형성하는 단계; 를 포함하여 이루어지는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평형 디모스 소자의 일 특징은 제 1 도전형 반도체 기판상에 액티브 영역 및 필드 영역이 구획되는 수평형 디모스 소자로서, 상기 제 1 도전형 반도체 기판 내에 형성되는 제 2 도전형 딥 웰(deep well); 상기 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층(adjusting layer); 상기 제 2 도전형 딥 웰 내에 형성된 제 1 도전형 바디; 상기 액티브 영역 및 필드 영역에 형성된 절연막층; 상기 액티브 영역에 형성된 게이트 영역; 및 상기 제 1 도전형 바디 내에 형성된 제 2 도전형 소오스 영역과 상기 제 2 도전형 딥 웰 내에 형성된 제 2 도전형 드레인 영역; 을 포함하여 이루어지는 것이다.
여기서 제 2 도전형 조절층(adjusting layer)은 본 발명에 의해 새롭게 추가되는 층으로서, 새롭게 정의되어 발명의 상세한 설명을 위하여 이하에서 사용하겠다.
여기서 제 1 도전형을 P형으로 제 2 도전형을 N형으로 하여 설명하지만, 제 1 도전형을 N형으로 제 2 도전형을 P형으로 하여 제조할 수 있음은 물론이다.
발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 3a 내지 도 3b는 본 발명의 일 실시 예에 따른 하이 사이드 LDMOS(high side LDMOS) 및 로우 사이드 LDMOS(low side LDMOS)의 단면도이다.
도 3a는 본 발명의 일 실시 예에 따른 하이 사이드 LDMOS의 단면도로서, 우선 P형 반도체 기판(302)은 N형 매몰층(304)을 상부에 포함하고, 도시되지는 않았지만, P형 에피층(epitaxial layer)을 도 3a에 보이는 두께만큼 (P-EPI Thickness)구비한 상태에서 제조공정이 시작된다.
여기서, N형 매몰층(304)은 N+형 드레인 영역(318)에 전압이 가해졌을 때, P형 바디(310)로부터 확장되는 공핍영역(depletion layer)의 너비를 감소시켜 실질적으로 펀치스루(punch-through) 전압을 올려주는 역할을 한다. 그리고 P형 에피층은 기판의 저항성을 감소시키는 역할을 한다.
이어, P형 반도체 기판(302)상에 N형 딥 웰(N-type Deep Well ; 306)이 형성되고 N형 딥 웰(306) 형성을 위한 이온 주입시 마스크를 닫아놓아 생기는 딥 웰 컷 아웃 영역(deep well cutout area ; 308)이 형성된다. 그리고, N형 딥 웰(306) 안에 P형 바디(310)를 형성한다. 여기서, P형 바디(310)는 N형 딥 웰(306) 안쪽으로 형성된 딥 웰 컷 아웃 영역(308) 내부에 형성될 수 있다.
여기서, 딥 웰 컷 아웃 영역(308)은 너비가 항복전압을 높이기 위해서 같은 온 저항을 가지는 LDMOS 소자보다 넓게 형성되었고, 따라서, 너비가 좁은 경우 N형을 가질 수 있으나, 본 발명의 일 실시 예에 따른 딥 웰 컷 아웃 영역(308)은 저농 도의 P형이 된다.
여기서, 상기 P형 바디(310)와 상기 N형 딥 웰(306)이 접촉하는 접촉면과 N+형 소오스 영역(320)과의 사이에 존재하는 P형 바디(310)의 표면 근방에는 게이트 영역(314)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다.
여기서, 딥 웰 컷 아웃 영역(308)은 N형 딥 웰(306) 형성을 위한 이온 주입시 마스크를 닫아놓아 형성됨으로써, 하이 사이드 LDMOS 소자가 턴 온(turn on)인 경우 N+형 드레인 영역(318)에 고전압이 인가되었을 때 항복전압을 높여주는 역할을 한다.
N형 조절층(324)은 상기 N형 딥 웰(306) 형성을 위한 이온 주입 후 N형 조절층(324)을 위한 이온 주입을 하고 드라이브 인(drive-in) 또는 확산공정을 거쳐 형성된다. 항복전압을 높이기 위해 일반적인 동급의 LDMOS 소자 제조방법보다 P형 에피층의 두께(thickness)를 높이고, 딥 웰 컷 아웃 영역(308)의 너비를 넓히는 방법이 있으나, 이는 LDMOS 소자의 온 저항(on resistance ; Rsp) 역시 높이는 결과를 가져오기 때문에, P형 에피층의 두께(P-EPI Thickness)를 높이고, 딥 웰 컷 아웃 영역(308)의 너비(DNW-cutout)를 넓혀 항복전압을 높이면서도 N형 도핑층인 N형 조절층(324)을 추가하여 LDMOS 소자의 온 저항을 낮추려는 시도를 한 것이다.
본 발명의 일 실시 예에서는 50V급 동작전압을 가지는 LDMOS 소자를 N형 조절층(324)을 추가하여 LDMOS 소자의 온 저항은 더 나쁘지 않으면서도 85V급 동작전압을 갖게하여 항복전압을 50V급 보다 높일 수 있었다.
이어, 액티브 영역(active area)과 필드 영역(field area)에 절연막층(312)이 형성되며, 액티브 영역(active area)에 게이트 영역(314)을 형성하고, N형 딥 웰(306) 내에 N형 얕은 웰(Shallow N-type Well ; 316)과 N+형 드레인 영역(318)이 형성되고, P형 바디(310) 내에 N+형 소오스 영역(320)이 형성된다. P+형 불순물층(322)은 P형 바디(310)와의 콘택(contact)을 더욱 양호하게 하기 위해 형성된다.
도 3b는 본 발명의 일 실시 예에 따른 로우 사이드 LDMOS의 단면도로서, N형 조절층(324)을 구비하며 다른 구성요소들의 기능과 구조는 하이 사이드 LDMOS와 같으나, N형 매몰층(304)은 생략되고, 딥 웰 컷 아웃 영역(308)의 너비는 더 좁게 형성되었다.
도 4a 내지 도 4b는 본 발명의 일 실시 예에 따른 85V급 동작전압을 가지는 하이 사이드 LDMOS 소자의 제조공정 순서도이다. 우선 도 4a를 참조하면, P형 반도체 기판(402)은 N형 매몰층(404)을 상부에 포함하고, 도시되지는 않았지만, P형 에피층(epitaxial layer)을 도 4a에 보이는 두께만큼(P-EPI Thickness) 구비한 상태에서 제조공정이 시작된다. 여기서 상기 P형 에피층의 두께(P-EPI Thickness)는 8.1um로 하였다.
이어, P형 반도체 기판(402)상에 N형 딥 웰(N-type Deep Well ; 406)이 형성되고 N형 딥 웰(406) 형성을 위한 이온 주입시 마스크를 닫아놓아 생기는 딥 웰 컷 아웃 영역(deep well cutout area ; 408)이 형성된다. 여기서 딥 웰 컷 아웃 영역(408)의 너비(DNW-cutout)는 5um로 하였다.
이어, 도 4b를 참조하면 N형 조절층(424)은 상기 N형 딥 웰(406) 형성을 위한 이온 주입 후 N형 조절층(424)을 위해 비소(As)를 이온 주입을 하고 드라이브 인(drive-in) 또는 확산공정을 거쳐 형성된다. 바람직하게는 상기 드라이브 인(drive-in) 또는 확산공정을 통해 N형 조절층(424) 뿐만아니라 상기 이온 주입된 N형 딥 웰(406)도 원하는 깊이만큼 확산하여 동시에 형성이 마무리될 수 있다.
그리고, N형 딥 웰(406) 안에 P형 바디(410)를 형성한다. 도 4b에서는, P형 바디(410)는 N형 딥 웰(406) 안쪽으로 형성된 딥 웰 컷 아웃 영역(408) 내부에 형성되어 있다. 여기서, P형 바디(410)는 보론(B)을 이온 주입한 후 상기 보론 이온 주입시의 포토레지스트(photoresist)를 제거하지않고 하드 베이크(hard bake)한 후, 비소(As)를 이온 주입하여 형성한다.
이어, 도 4c를 참조하면 액티브 영역(active area)과 필드 영역(field area)에 절연막층(412)이 형성되며, 게이트 영역(414)을 형성한다. 여기서, 절연막층(412)은 예를 들어 열적으로 성장한 실리콘 옥사이드(silicon oxide)와 같은 필드 산화막을 포함한다.
여기서, 게이트 영역(414)은 상기 P형 반도체 기판(402)의 표면상에 형성되어 있다. 상기 게이트 영역(414)은 추후 형성될 N+형 소오스 영역(420)의 일부분 위로부터 상기 절연막층(412) 위까지 연장되어 있고, 그리고 불순물로 도프된 폴리실리콘을 갖고 있다. 상기 게이트 영역(414)은 게이트 유전체에 의해서 상기 P형 반도체 기판(402)의 표면의 표면으로부터 격리될 수 있으며, 상기 게이트 유전체는 산화물 또는 질화물, 또는 그의 화합물(즉, 적층된 NO 또는 ONO 층)을 포함할 수 있다.
또한, 측벽 절연 영역은 상기 게이트 영역(414)의 게이트 전극의 측벽 상에 형성될 수 있다. 상기 측벽 영역은 대표적으로 실리콘 옥사이드와 같은 산화물 또는 실리콘 나이트라이드와 같은 질화 물질을 포함한다
이어, 도 4d를 참조하면 N형 얕은 웰(Shallow N-type Well ; 416)은 인(P)를 이온 주입하여 형성되고, N+형 소오스 영역(420)과 N+형 드레인 영역(418)은 인(P) 또는 비소(AS)를 이온 주입하여 형성된다. 그리고 P+형 불순물층(422)은 P형 바디(410)와의 콘택(contact)을 더욱 양호하게 하기 위해 형성된다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
도 6은 본 발명의 일 실시 예에 따라 50V급에서 85V급 동작전압을 갖도록 개선된 하이 사이드 LDMOS 소자와 로우 사이드 LDMOS 소자의 바디 전류(body current)를 일반적인 50V급 하이 사이드 LDMOS 소자와 비교하여 나타낸 그래프도로서, 가로축은 게이트 전압이고 단위는 볼트(Volt)이고, 세로축은 바디 전류이며 단위는 [10E-5 Amps/um]이다.
여기서, 본 발명의 일 실시 예에 따른 85V급 LDMOS 소자는 첫 번째 피크(first peak)에서 바디 전류가 50V급 하이 사이드 LDMOS 소자보다 낮다. 이는 본 발명에 의한 구조가 항복전압이 높고 온 저항이 더 나쁘지 않으면서도 바디 전류의 첫 번째 피크 값을 낮출 수 있다는 것을 나타낸다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 바와 같이 본 발명에 따른 수평형 디모스 소자 및 그 제조방법은 딥 웰 컷 아웃 영역을 넓게 형성하고, 에피층을 두껍게 형성하여 항복전압을 높이면서도, 도핑층인 조절층을 추가하여 LDMOS 소자의 온 저항이 특별히 증가하지 않도록 하는 효과가 있다.
또한, 항복전압을 높이기 위한 조절층의 추가공정은 기존의 공정으로 가능하며, 이에 같은 공정으로도 동작전압이 높은 LDMOS 소자를 구현할 수 있는 효과가 있다.

Claims (14)

  1. 제 1 도전형 반도체 기판상에 액티브 영역 및 필드 영역이 구획되는 수평형 디모스 소자의 제조방법으로서,
    상기 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰(deep well) 및 상기 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층(adjusting layer)을 형성하는 단계;
    상기 제 2 도전형 딥 웰 내에 제 1 도전형 바디를 형성하는 단계;
    상기 액티브 영역 및 필드 영역에 절연막층을 형성하는 단계;
    상기 액티브 영역에 게이트 영역을 형성하는 단계; 및
    상기 제 1 도전형 바디 내에 제 2 도전형 소오스 영역을 형성하고 상기 제 2 도전형 딥 웰 내에 제 2 도전형 드레인 영역을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 2 도전형 딥 웰 및 제 2 도전형 조절층은 상기 제 2 도전형 딥 웰을 위한 불순물과 상기 제 2 도전형 조절층을 위한 불순물을 각각 이온 주입한 후, 확산공정을 거쳐 형성되는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전형 반도체 기판에 제 2 도전형 딥 웰, 및 상기 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층을 형성하는 단계 이전에,
    상기 제 1 도전형 반도체 기판상에 제 2 도전형 매몰층(buried layer)을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 도전형 딥 웰(deep well)을 형성하는 단계에서,
    상기 제 2 도전형 딥 웰 형성을 위한 이온 주입시 마스크를 닫아놓아 생기는 딥 웰 컷 아웃 영역(deep well cutout area)을 더 형성하는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전형 반도체 기판은 기판상에 제 1 도전형 에피층을 구비하고 있는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 도전형 딥 웰은 비소(As)를 이온 주입하여 형성되고, 상기 제 2 도전형 조절층은 인(P)을 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모 스 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 도전형 바디는 보론(B)을 이온 주입한 후 상기 보론 이온 주입시의 포토레지스트를 제거하지않고 하드 베이크(hard bake)한 후, 비소(As)를 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모스 소자의 제조방법.
  8. 제 1 도전형 반도체 기판상에 액티브 영역 및 필드 영역이 구획되는 수평형 디모스 소자로서,
    상기 제 1 도전형 반도체 기판 내에 형성되는 제 2 도전형 딥 웰(deep well);
    상기 제 2 도전형 딥 웰 내에 위치하는 제 2 도전형 조절층(adjusting layer);
    상기 제 2 도전형 딥 웰 내에 형성된 제 1 도전형 바디;
    상기 액티브 영역 및 필드 영역에 형성된 절연막층;
    상기 액티브 영역에 형성된 게이트 영역; 및
    상기 제 1 도전형 바디 내에 형성된 제 2 도전형 소오스 영역과 상기 제 2 도전형 딥 웰 내에 형성된 제 2 도전형 드레인 영역;
    을 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자.
  9. 제 8 항에 있어서,
    상기 제 2 도전형 딥 웰 및 제 2 도전형 조절층은 상기 제 2 도전형 딥 웰을 위한 불순물과 상기 제 2 도전형 조절층을 위한 불순물을 각각 이온 주입한 후, 확산공정을 거쳐 형성되는 것을 특징으로 하는 수평형 디모스 소자.
  10. 제 8 항에 있어서,
    상기 제 2 도전형 딥 웰 하부에 형성된 제 2 도전형 매몰층(buried layer)을 더 포함하여 이루어지는 것을 특징으로 하는 수평형 디모스 소자.
  11. 제 8 항에 있어서,
    상기 제 2 도전형 딥 웰(deep well)을 형성하는 단계에서,
    상기 제 2 도전형 딥 웰 형성을 위한 이온 주입시 마스크를 닫아놓아 생기는 딥 웰 컷 아웃 영역(deep well cutout area)을 더 포함하는 것을 특징으로 하는 수평형 디모스 소자.
  12. 제 8 항에 있어서,
    상기 제 1 도전형 반도체 기판은 기판상에 제 1 도전형 에피층을 구비하고 있는 것을 특징으로 하는 수평형 디모스 소자.
  13. 제 8 항에 있어서,
    상기 제 2 도전형 딥 웰은 비소(As)를 이온 주입하여 형성되고, 상기 제 2 도전형 조절층은 인(P)을 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모스 소자.
  14. 제 8 항에 있어서,
    상기 제 1 도전형 바디는 보론(B)을 이온 주입한 후 상기 보론 이온 주입시의 포토레지스트를 제거하지않고 하드 베이크(hard bake)한 후, 비소(As)를 이온 주입하여 형성되는 것을 특징으로 하는 수평형 디모스 소자.
KR1020070062849A 2007-06-26 2007-06-26 수평형 디모스 소자 및 그 제조방법 KR100840667B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070062849A KR100840667B1 (ko) 2007-06-26 2007-06-26 수평형 디모스 소자 및 그 제조방법
US12/141,961 US8089124B2 (en) 2007-06-26 2008-06-19 Lateral DMOS device and method for fabricating the same
TW097123213A TW200901477A (en) 2007-06-26 2008-06-20 Lateral DMOS device and method for fabricating the same
DE102008029866A DE102008029866B4 (de) 2007-06-26 2008-06-24 Laterales DMOS-Bauelement und Verfahren zu seiner Herstellung
CN2008101278112A CN101335211B (zh) 2007-06-26 2008-06-25 侧向dmos器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062849A KR100840667B1 (ko) 2007-06-26 2007-06-26 수평형 디모스 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100840667B1 true KR100840667B1 (ko) 2008-06-24

Family

ID=39772240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070062849A KR100840667B1 (ko) 2007-06-26 2007-06-26 수평형 디모스 소자 및 그 제조방법

Country Status (5)

Country Link
US (1) US8089124B2 (ko)
KR (1) KR100840667B1 (ko)
CN (1) CN101335211B (ko)
DE (1) DE102008029866B4 (ko)
TW (1) TW200901477A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100118175A (ko) * 2009-04-28 2010-11-05 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101019406B1 (ko) * 2008-09-10 2011-03-07 주식회사 동부하이텍 Ｌｄｍｏｓ 소자 제조 방법
KR101049877B1 (ko) 2008-10-13 2011-07-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그의 제조방법
KR101262853B1 (ko) * 2009-05-22 2013-05-09 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184097B2 (en) * 2009-03-12 2015-11-10 System General Corporation Semiconductor devices and formation methods thereof
CN102130162B (zh) * 2010-01-18 2012-11-07 上海华虹Nec电子有限公司 Ldmos及其制造方法
KR101899556B1 (ko) * 2012-02-03 2018-10-04 에스케이하이닉스 시스템아이씨 주식회사 Ｂｃｄｍｏｓ 소자 및 그 제조방법
US8691653B2 (en) * 2012-03-05 2014-04-08 Macronix International Co., Ltd. Semiconductor structure with reduced surface field effect and manufacturing process thereof
US8592274B2 (en) * 2012-03-27 2013-11-26 Alpha And Omega Semiconductor Incorporated LDMOS with accumulation enhancement implant
CN103390645B (zh) * 2012-05-08 2016-08-03 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法
CN103985758B (zh) * 2014-05-09 2017-07-28 电子科技大学 一种横向高压器件
CN104600118A (zh) * 2014-12-26 2015-05-06 电子科技大学 一种减小热载流子效应的横向高压器件
CN114679036B (zh) * 2022-05-11 2023-05-26 电子科技大学 一种用于功率ldmos的高速栅极驱动电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027485A (ko) * 1998-10-28 2000-05-15 정선종 스마트 전력집적회로의 제조 방법
KR20020043996A (ko) * 2000-12-05 2002-06-14 Korea Electronics Telecomm 횡형 트렌치 게이트 디모스 전력소자를 갖는 대전류용전력집적회로 제조방법
KR20060050404A (ko) * 2004-08-11 2006-05-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｌｄｍｏｓ 트랜지스터를 제조하는 방법 및 그 구조

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW218424B (ko) * 1992-05-21 1994-01-01 Philips Nv
CA2241765C (en) * 1997-06-30 2001-08-28 Matsushita Electric Works, Ltd. Solid-state relay
JP3111947B2 (ja) * 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JP4228586B2 (ja) * 2002-05-21 2009-02-25 富士電機デバイステクノロジー株式会社 半導体装置
US7635621B2 (en) * 2002-11-22 2009-12-22 Micrel, Inc. Lateral double-diffused metal oxide semiconductor (LDMOS) device with an enhanced drift region that has an improved Ron area product
US6870218B2 (en) * 2002-12-10 2005-03-22 Fairchild Semiconductor Corporation Integrated circuit structure with improved LDMOS design
DE10393627T5 (de) * 2003-09-18 2005-10-13 Shindengen Electric Mfg. Co. Ltd. Lateraler Kurzkanal-dmos, Verfahren zur Herstellung desselben und Halbleiterbauelement
US7119399B2 (en) * 2004-02-27 2006-10-10 Infineon Technologies Ag LDMOS transistor
JP4972855B2 (ja) * 2004-08-04 2012-07-11 富士電機株式会社 半導体装置およびその製造方法
JP4545548B2 (ja) * 2004-10-21 2010-09-15 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体装置
CN100474588C (zh) 2005-03-30 2009-04-01 三洋电机株式会社 半导体装置
KR100761825B1 (ko) * 2005-10-25 2007-09-28 삼성전자주식회사 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
KR100768059B1 (ko) 2005-12-13 2007-10-18 주식회사 일진글로벌 텔레매틱스를 이용한 차량용 능동정비 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027485A (ko) * 1998-10-28 2000-05-15 정선종 스마트 전력집적회로의 제조 방법
KR20020043996A (ko) * 2000-12-05 2002-06-14 Korea Electronics Telecomm 횡형 트렌치 게이트 디모스 전력소자를 갖는 대전류용전력집적회로 제조방법
KR20060050404A (ko) * 2004-08-11 2006-05-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｌｄｍｏｓ 트랜지스터를 제조하는 방법 및 그 구조

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019406B1 (ko) * 2008-09-10 2011-03-07 주식회사 동부하이텍 Ｌｄｍｏｓ 소자 제조 방법
KR101049877B1 (ko) 2008-10-13 2011-07-19 주식회사 동부하이텍 Ｌｄｍｏｓ 트랜지스터 및 그의 제조방법
KR20100118175A (ko) * 2009-04-28 2010-11-05 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101585960B1 (ko) * 2009-04-28 2016-01-15 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
KR101262853B1 (ko) * 2009-05-22 2013-05-09 주식회사 동부하이텍 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
CN101335211A (zh) 2008-12-31
US8089124B2 (en) 2012-01-03
DE102008029866A1 (de) 2009-02-26
DE102008029866B4 (de) 2010-09-23
US20090001461A1 (en) 2009-01-01
TW200901477A (en) 2009-01-01
CN101335211B (zh) 2010-06-09

Similar Documents

Publication Publication Date Title
KR100840667B1 (ko) 수평형 디모스 소자 및 그 제조방법
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
KR101049876B1 (ko) 횡형 디모스 소자 및 그의 제조 방법
US7514329B2 (en) Robust DEMOS transistors and method for making the same
US9312336B2 (en) MOSFET device with reduced breakdown voltage
KR101145558B1 (ko) 비대칭 헤테로―도핑된 고―전압ｍｏｓｆｅｔ（ａｈ２ｍｏｓ）
KR101099907B1 (ko) 금속 산화물 반도체 장치와 그의 형성 방법 및 집적 회로
KR100932137B1 (ko) 수평형 디모스 소자의 구조 및 그 제조방법
US7898030B2 (en) High-voltage NMOS-transistor and associated production method
US7994569B2 (en) Semiconductor device and method for forming the same
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US20160155821A1 (en) Methods for Producing a Vertical Semiconductor and a Trench Gate Field Effect Semiconductor Device
US5879967A (en) Methods forming power semiconductor devices having latch-up inhibiting regions
KR101530582B1 (ko) 반도체 소자 및 이의 제조 방법
KR20100067834A (ko) 반도체 소자 및 그 제조 방법
CN108258039B (zh) 电导率调制漏极延伸mosfet
WO2002103804A1 (en) Symmetric trench mosfet device and method of making same
US20080290366A1 (en) Soi Vertical Bipolar Power Component
KR101147366B1 (ko) 고주파 파워증폭기를 위한 수평형확산모스트랜지스터 및그의 제조 방법
KR20230121566A (ko) 전류 확산 영역을 갖는 반도체 장치
KR100300189B1 (ko) 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법
US20240234495A1 (en) Gate trench power semiconductor devices having self-aligned trench shielding regions and related methods
US20240088226A1 (en) Insulated gate turn-off device with short channel pmos transistor
KR20170111102A (ko) 고전압 반도체 소자
KR100916892B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130520

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140516

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150512

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160512

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170504

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180511

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190509

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20200312

Year of fee payment: 13