KR100761825B1 - 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법 - Google Patents

횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

내압특성이 향상되고 SOA(Safe Operating Area) 특성이 향상된 횡형 디모스(Lateral DMOS) 트랜지스터 및 그 제조방법이 개시되어 있다. 본 발명의 트랜지스터는, 반도체 기판 내에 형성된 채널 영역과 드레인 영역 사이에 드리프트 영역을 포함하는 횡형 디모스(DMOS) 트랜지스터에 있어서, 상기 드리프트 영역은, 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 포함한다. 본 발명은 또한 상기와 같은 트랜지스터를 제조하는 방법을 제공한다.
횡형 디모스(LDMOS), 피크, 드리프트, 블랙다운 전압, 리트로그레이드

Description

횡형 디모스 (ＬＤＭＯＳ) 트랜지스터 및 그 제조 방법{Lateral DMOS transistor and method of fabricating thereof}
도 1은 종래기술에 따른 횡형 DMOS 트랜지스터를 설명하기 위한 단면도이다.
도 2는 종래기술에 따른 횡형 DMOS 트랜지스터의 드리프트 영역의 농도 프로파일이다.
도 3은 본 발명의 하나의 실시예에 따른 횡형 DMOS 트랜지스터를 설명하기 위한 단면도이다.
도 4는 본 발명의 하나의 실시예에 따른 횡형 DMOS 트랜지스터의 드리프트 영역의 농도 프로파일이다.
도 5 내지 도 9는 본 발명의 하나의 실시예에 따른 횡형 DMOS 트랜지스터를 제조하는 과정을 설명하기 위한 단면도들이다.
도 10는 종래기술과 본 발명에 따른 횡형 DMOS 트랜지스터의 Id-Vd 특성을 비교한 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
101, 301 ; 기판 103, 303 ; 매몰 절연층
105, 305 ; 드리프트 영역 107, 307 ; 바디 영역
109, 309 ; 드레인 영역 111, 311 ; 소오스 콘택 영역
113, 313 ; 소오스 영역 115, 315 ; 게이트 전극
117, 317 ; 게이트 절연층 119, 319 ; 필드 절연층
321 ; 리트로그레이드 영역
본 발명은 고전력 반도체장치에 관한 것으로, 특히 횡형 디모스(Lateral Double-diffused Metal Oxide Semiconductor; LDMOS) 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 사용되는 고전력 모스 전계효과 트랜지스터(MOS Field Effect Transistor; 이하 "MOSFET"이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다. 예를 들어, 미국 특허 번호 제5,059,547호 및 미국 특허 번호 제5,378,912호에는 종래의 횡형 DMOS 트랜지스터(LDMOS)의 구조에 대하여 개시되어 있다.
도 1은 SOI(Semiconductor On Insulator) 기판에 구현된 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다.
도 1을 참조하면, P형 반도체 기판(101) 상부에 매몰 절연층으로서 매몰 산화막(103)이 형성되어 있고, 그 상부에는 N-형 드리프트 영역(105) 및 P-형 바디 영역(107)이 형성되어 활성 영역을 이루고 있다. 상기 드리프트 영역(105)은 N+형의 불순물이 도핑된 드레인 영역(109)이 형성되고, 상기 P-형 바디 영역(107)내에는 N+형의 불순물이 도핑된 소오스 영역(113)이 형성되어 있으며, 상기 소오스 영역(113)과 인접하여 P+형 소오스 콘택 영역(111)이 형성되어 있다. 그리고, 상기 반도체 기판(101) 상에는 게이트 절연층(117)을 개재하여 게이트 전극(115)이 형성되어 있고, 상기 드리프트 영역(105)의 표면에는 내압특성 향상을 위한 필드 절연층(119)이 형성되어 있다.
한편, 상기 바디 영역(107)과 드리프트 영역(105)이 접촉하는 접촉면과 상기 소오스 영역(113)의 사이의 상기 바디 영역(107)의 표면 근방에는 채널 영역이 형성되는 위치가 된다.
도 2는 도 1의 종래 기술의 횡형 디모스 트랜지스터에서 드리프트 영역(105)내에 포함된 불순물 이온의 깊이에 따른 농도 분포를 나타내는 그래프이다.
도 1에서 드리프트 영역(105)은 드리프트 영역(105)이 형성될 반도체 기판의 표면에 불순물 이온, 예를 들어 인 이온을 이온 주입한 후 장시간 동안 고온에서 확산 공정을 수행함으로써 형성한다. 장시간의 확산 공정에 의해 반도체 기판의 표 면에 있던 인 이온들이 표면 아래의 벌크로 확산되면서 도 2에서와 같은 가우스 함수 분포로 된다. 즉, 불순물 이온의 농도가 반도체 기판의 표면인 필드 산화물층에서 최대로 되고, 벌크 쪽으로 갈수록 농도는 작아진다.
따라서 게이트 전극(115)과 드레인 영역(109)에 바이어스가 인가되면 반도체 기판의 표면에서 저항이 가장 적고, 벌크 영역에서 저항이 크기 때문에 대부분의 전류는 반도체 기판의 표면을 따라 흐르게 된다. 따라서 N+ 드레인 영역(109)의 측벽 주변에 전계가 집중된다. 전류가 적게 흐를 때에는 크게 문제가 되지 않지만, 만약 이 부분으로 흐르는 전류가 많게 되면 충격 이온화(impact ionization)에 의해 홀과 전자가 급격히 발생되어 블랙다운에 대한 내압 특성이 좋지 않게 된다.
따라서 종래 기술의 횡형 디모스 트랜지스터에서는 포화전류를 키우기 위해 게이트 전극에 높은 바이어스 전압을 인가하면 상기와 같은 이유로 블랙다운에 대한 내압이 현저히 감소되기 때문에 SOA(Safe Operating Area) 특성이 매우 열악하게 된다. 이러한 종래의 구조에서 SOA 특성을 개선하기 위해서는 드리프트 영역(105)의 길이를 증가시켜야 하지만, 이는 소자의 크기가 증가하는 원인이 된다.
따라서, 드리프트 영역의 길이를 증가하지 않으면서도 내압 특성이 우수한 횡형 디모스 트랜지스터에 대한 개발이 요구되어진다.
본 발명이 이루고자 하는 기술적 과제는, 전류특성 및 내압특성을 향상시키고 SOA(Safe Operating Area) 특성을 향상시킬 수 있는 횡형 DMOS 트랜지스터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전류특성 및 내압특성을 향상시키고 SOA(Safe Operating Area) 특성을 향상시킬 수 있는 횡형 디모스(LDMOS) 트랜지스터의 제조방법을 제공하는 데 있다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 제1 형태에 따른 횡형 디모스 트랜지스터는, 반도체 기판 내에 형성된 채널 영역과 드레인 영역 사이에 드리프트 영역을 포함하는 횡형 디모스(DMOS) 트랜지스터에 있어서, 상기 드리프트 영역은, 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 포함하는 것을 특징으로 한다.
상기 드리프트 영역에서의 불순물 이온의 농도 프로파일은 상기 반도체 기판의 표면으로부터 감소하다가 상기 리트로그레이드 영역에서 피크치를 갖도록 증가하며, 상기 리트로그레이드 영역은 종방향으로 상기 드레인 영역의 바닥 이하의 깊이에 형성될 수 있으며, 횡방향으로는 상기 드레인 영역의 바닥까지 연장되어 형성될 수 있다. 상기 리트로그레이드 영역의 피크는 상기 반도체 기판의 상부 표면으로부터 1 내지 3 ㎛의 범위 내에 위치할 수 있다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 제2 형태에 따른 횡형 디모스 트랜지스터는, 반도체 기판; 상기 반도체 기판의 상부 표면 아래로 형성되며, 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 포함하는 제1 도전형의 드리프트 영역; 상기 드리프트 영역과 접촉면을 이루며, 상기 반도체 기판의 표면 아래로 형성된 제2 도전형의 바디 영역; 상기 접촉면으로부터 떨어져서 상기 바디 영역 내에 형성된 제1 도전형의 소오스 영역; 상기 접촉면으로부터 떨어져서 상기 드리프트 영역 내에 형성된 제1 도전형의 드레인 영역; 상기 소오스 영역과 상기 접촉면 사이에 형성되는 채널 영역; 및 상기 채널 영역 위로 형성된 게이트 전극을 포함한다.
상기 반도체 기판은 중간에 매몰 절연층을 포함하는 SOI(Semiconductor On Insulator) 기판일 수 있으며, 상기 바디 영역 및 상기 드리프트 영역은 상기 매몰 절연층의 상부면과 접하며, 상기 리트로그레이드 영역은 상기 매몰 절연층의 상부면으로부터 떨어져 형성될 수 있다.
상기 드레인 영역과 상기 채널 영역 사이의 상기 드리프트 영역내에서 상기 반도체 기판의 표면에 필드 절연층이 더 형성되며, 상기 게이트 전극의 일부가 상기 필드 절연층 상으로 연장될 수 있다. 상기 리트로그레이드 영역은 상기 바디 영역으로부터 떨어져서 형성될 수 있다.
상기 본 발명이 이루고자 하는 기술적 과제를 달성하기 위한 본 발명의 제3 형태에 따른 횡형 디모스 트랜지스터의 제조방법은, 반도체 기판 내에 제1 도전형의 불순물 이온을 주입하여 제1 도전형의 드리프트 영역을 형성하는 단계; 상기 반도체 기판의 일부에 제2 도전형의 불순물 이온을 주입하여 상기 드리프트 영역과 접촉면을 갖는 제2 도전형의 바디 영역을 형성하는 단계; 상기 드리프트 영역 내에 제1 도전형의 불순물 이온을 주입하여, 상기 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 형성하는 단계; 상기 반도체 기판 위로 게이트 전극을 형성하는 단계; 상기 게이트 전극에 대응하여 상기 바디 영역 내에 상기 접촉면으로부터 떨어진 제1 도전형의 소오스 영역을 형성하는 단계; 및 상기 드리프트 영역 내에 상기 접촉면으로부터 떨어진 제1 도전형의 드레인 영역을 형성하는 단계를 포함한다.
상기 리트로그레이드 영역을 형성하는 단계는, 예를 들어 인 이온을 2000 내지 7000 KeV의 이온주입 에너지를 사용하여 수행할 수 있으며, 이온 주입의 도즈량은 5E11 내지 2E12의 범위 내에서 수행할 수 있다.
한편, 본 발명에서 제1도전형은 P형을 제2도전형은 N형을 갖는 불순물 이온이 될 수도 있고 반대타입의 불순물이 될 수도 있다. 상기 리트로그레이드 영역은 드리프트 영역 내의 매몰 불순물 영역으로서, 일정 깊이에서의 농도 프로파일이 피크(Peak)형태를 갖는 것이 바람직하다. 상기 횡형 디모스 트랜지스터는 상기 드레인 양측 상부의 반도체 기판 상에 전계의 집중을 방지하기 위한 절연층 패턴을 더 구비할 수 있다.
본 발명에 따르면, 드리프트 영역 내에 매몰 형성된 고농도의 리트로그레이드 영역을 형성함으로써 전류특성 및 내압을 향상시킬 수 있으며 또한 SOA 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시 예들에 한정되는 것으로 해석되어서는 아니 되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있 다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다.
도 3은 본 발명의 하나의 실시 예에 따른 횡형 디모스(LDMOS) 트랜지스터의 구조를 나타낸 단면도이다. 본 발명의 횡형 디모스 트랜지스터는, 일반적인 단결정 실리콘 기판에 형성되거나 SOI(Semiconductor On Insulator) 기판에 형성될 수 있으며, 본 실시 예에서는 도 3에서 보여지는 바와 같이 SOI 기판에 형성된 것을 보여준다.
도 3을 참조하면, 본 발명의 횡형 디모스 트랜지스터는 제2 도전형(예를 들어, P형)의 반도체 기판(301)과, 상기 반도체 기판(301) 상부에 형성된 예를 들어 매몰 산화물로 이루어진 매몰 절연층(303)과, 상기 매몰 절연층(303) 상부에 형성된 제1 도전형(예를 들어, N-형의 인 이온이 주입된) 드리프트영역(305)과, 상기 드리프트 영역(305)내에 형성된 제1 도전형의 리트로그레이드 영역(321)과, 상기 드리프트 영역(305)의 표면 영역에 형성된 드레인 영역(309)과, 상기 드리프트 영역(305)과 인접하여 접촉면을 이루며 형성된 제2 도전형의 바디(Body) 영역(307)과, 상기 바디 영역(307) 내에 형성된 N+ 소오스 영역(313)과, 상기 바디 영역(307) 내에서 상기 N+ 소오스 영역(313)과 인접하여 형성된 P+ 소오스 콘택 영역(311)과, 상기 반도체 기판 상에 게이트 절연층(317)을 개재하여 형성된 게이트 전극(315)을 구비하여 이루어져 있다.
상기 바디 영역(307)과 상기 드리프트 영역(305)이 접촉하는 접촉면과 상기 소오스 영역(313)과의 사이에 존재하는 바디 영역(307)의 표면 근방에는 게이트 전 극(315)에 인가되는 바이어스 전압에 따라 채널 영역이 형성된다. 또한, 드레인 영역(309)과 상기 접촉면 사이의 드리프트 영역(305)의 표면 근방에는 상기 드레인 영역(309)의 측벽과 접하는 예를 들어 필드 산화물로 이루어진 필드 절연층(319)이 더 형성되며, 게이트 전극(315)의 일부가 필드 절연층(319) 상으로 연장된다.
도 4는 도 3의 구조에서 필드 절연층(319)과 매몰 절연층(303) 사이에서 깊이 방향을 따라 불순물 이온의 농도 분포를 나타낸 것이다.
도 4를 참조하면, 필드 절연층(예를 들어, 필드 산화물)과 접하는 드리프트 영역(305)의 표면으로부터 농도가 점점 감소하다가, 리트로그레이드 영역(321) 근처에서 일정한 깊이에서부터 피크치를 향하여 증가하다가, 다시 매몰 절연층(예를 들어, 매몰 산화물)을 향하여 감소한다. 리트로그레이드 영역(321)은 불순물 이온의 농도가 역전되는 곳으로서, 불순물 이온의 농도가 반도체 기판의 표면에서 보다 큰 곳을 말한다.
상기 리트로그레이드 영역(321)은 반도체 기판의 표면에 형성되는 전류 흐름 경로와 구별될 수 있도록 반도체 기판의 표면으로부터 일정한 깊이 내에서 일정한 길이 만큼 형성될 수 있으며, 본 실시예에서는 도 3에서 보여지듯이 종방향으로 상기 드레인 영역(309)의 바닥 이하의 깊이에 형성될 수 있으며, 횡방향으로는 일단이 상기 드레인 영역(309)의 바닥까지 연장되어 형성될 수 있으며, 타단은 상기 바디 영역(307)으로부터 떨어져 형성될 수 있다. 예를 들어 상기 드레인 영역(309)의 두께를 약 0.5 ㎛ 정도로 형성할 수 있으며, 상기 리트로그레이드 영역(321)의 피크는 상기 반도체 기판의 상부 표면으로부터 약 1 내지 3 ㎛의 범위 내에 위치할 수 있도록 형성할 수 있다.
도 4에서와 같은 농도 분포는, 기본적으로 드리프트 영역(305)을 형성하기 위해 반도체 기판의 표면에 N형 불순물 이온, 예를 들어 인 이온을 주입한 뒤에 확산공정을 진행하여 형성하기 때문에 표면으로부터 하부로 갈수록 불순물의 농도가 적어지는 농도 프로파일을 가지며, 상기 리트로그레이드 영역(321)은 보다 높은 에너지로 이온 주입하기 때문에 표면으로부터 일정 깊이를 갖는 위치에서 불순물 농도가 최고로 되는 피크치를 갖는다. 이러한 피크치의 상하에서는 표면의 농도보다 큰 일정한 폭을 갖는 리트로그레이드 영역(321)이 형성된다.
도 4와 도 2를 비교하면, N형 드리프트 영역(도1의 105)의 농도 프로파일과 비교하면 표면으로부터 일정 깊이를 갖는 위치에서 고농도의 불순물 이온을 갖는 리트로그레이드 영역(321)이 존재하기 때문에 통상적으로 표면 영역을 따라 흐르는 전류가 리트로그레이드 영역(321)으로까지 확장되어 흐르게 되므로 표면 근방의 드레인(309)과 드리프트 영역(305)의 접합 영역에 가해지는 전계의 집중 현상이 전류가 흐를 수 있는 접합 영역이 더 넓은 영역으로 분산되는 효과를 갖게 된다. 이에 따라 드레인 영역(309)의 측벽의 일 부분에 집중적으로 인가되던 전계는 리트로그레이드 영역(321)의 영향으로 드레인 영역(309)의 측벽 및 바닥으로 분산되어 확장 됨으로 블랙다운 전압 특성이 향상될 수 있다. 이러한 현상은 전류의 흐름이 저항이 작은 영역으로 흐르는 경향이 있기 때문이며 저항은 불순물 농도가 높을수록 적게 나타나기 때문에 결국 표면 근방에서 주로 흐르던 전류가 리트로그레이드 영역으로까지 확대되어 흐르기 때문이다.
계속하여, 본 발명에 따른 횡형 디모스 트랜지스터의 제조방법에 대하여 도 5 내지 도9를 참조하여 설명한다.
도 5를 참조하면, 에스오아이(SOI;Silicon On Insulator) 기판이 개시된다. SOI 기판은 예를 들어, 단결정 실리콘층으로 이루어지며 활성영역이 형성될 반도체층(305a)이 예를 들어 실리콘층으로 된 반도체 기판(301) 상에 형성된 예를 들어, 매몰 산화물(BOX : Buried Oxide)로 이루어진 매몰 절연층(303) 상부에 위치하는 3층 구조를 하고 있다. 트랜지스터는 반도체층(305)에 형성되며, 활성층(active layer)이 되고, 이러한 활성층은 기존의 웨이퍼를 가공하여 접합한 층이 될 수도 있으며 에피택셜 성장한 실리콘층이 될 수도 있다 . 이러한 구조의 에스오아이 웨이퍼를 사용해 제작된 소자가 갖는 특징은 종래의 벌크(bulk) 실리콘 소자에 비해 접합용량과 배선용량 등의 기생 용량을 절감하여 저 기판 바이어스(bias) 효과, 단채널(channel) 효과 억제, 완전 분리구조 등을 들 수 있다. 이것은 결국 집적소자의 저소비 전력화 및 고성능화에 큰 효과를 거둘 수 있다. 본 발명의 경우는 이러한 활성층을 에피택셜 성장한 구조를 갖고 있다
도 6을 참조하면, 도 5의 반도체층(305a)에 불순물 이온을 주입하여 드리프트 영역(305) 및 바디 영역(307)을 형성한다. 먼저 노출된 반도체층(305a)의 전면에 N-형 불순물 이온, 예를 들어 인 이온을 2 E12 정도의 도즈량으로 주입한 후 일정 온도 및 시간 예를 들어, 1100℃ ~ 1200℃의 온도에서 7 ~ 9시간 정도의 불순물 확산공정을 수행하여 드리프트 영역(305)을 형성한다. 이때 드리프트 영역(305)은 불순물이 이온이 매몰 절연층(303)의 상부면에 이르도록 실시함으로써 드리프트 영역 (305)은 매몰 절연층(303)의 상부면까지 연장된다. 이어서 소정의 이온주입 마스크(도시되지 않음)을 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B) 이온을 일정한 도즈량으로 이온주입하여 드리프트 영역(305)과 접촉면을 갖는 바디 영역(307)을 형성한다. 이 P형 바디 영역(307)의 일부는 후술하는 바와 같이 횡형 디모스 트랜지스터의 채널 영역으로서 역할을 하게 된다.
도 7을 참조하면, 드리프트 영역(305) 내의 소정 위치에 리트로그레이드 영역(321)을 형성한다. 리트로그레이드 영역(321)은 사진식각공정을 이용하여 형성된 이온주입 마스크(도시되지 않음)를 이용하여 인(Phosphorous) 이온을 예를 들어, 5 E11 내지 2 E12의 도즈량으로 약 2000 내지 7000 KeV 에너지를 갖는 고에너지로 이온주입하여 형성한다. 이온주입 에너지는 바람직하게는 4000 ~ 5000 KeV 정도가 적당하며 불순물의 농도는 바람직 하게는 1 E12 정도가 적당하다.
이때 상기 리트로그레이드 영역(321)의 깊이는 불순물 농도의 피크치가 위치하는 기준으로 약 1 내지 3 ㎛ 깊이로 형성하는데 통상, 100V급 횡형 디모스 소자에서는 1 ~ 2 ㎛m의 깊이로 형성하며, 200V급 횡형 디모스 소자에서는 2 ~ 3 ㎛의 깊이로 형성한다.
상기 리트로그레이드 영역(321)의 폭은 드리프트 영역(305) 내에 위치하도록 조절하여 형성한다. 이때, 횡방향으로는 일단이 P형 바디 영역(307)과 떨어져 위치하며, 후술하는 바와 같이 드리프트 영역(305)의 상부 표면에 형성될 필드 절연층(319)의 하부에 위치하고, 타단은 후술하는 바와 같이 드레인 영역(309)의 하부까지 연장되도록 조절하여 형성한다. 종방향으로는 드레인 영역(309)의 바닥 하부에 위치하도록 형성할 수 있다.
도 8은 필드 절연층(319)을 형성하는 공정을 나타낸다. 예를 들어, 필드 산화물로 이루어진 상기 필드 절연층(319)은 통상적인 로코스(LOCOS) 기술을 사용하여 형성한다. 도 8에서 보여지는 바와 같이, 필드 절연층(319)은 드리프트 영역(305)의 상부 표면 상에 형성하며, 상기 리트로그레이드 영역(321)이 형성된 위치 위로 형성되며, 바디 영역(307)으로부터 일정한 거리 만큼 떨어진 위치에 형성한다.
도 9는 게이트 전극(315)을 형성하는 공정을 나타낸다. 필드 절연층(319)이 형성된 기판의 전면에 예를 들어, 실리콘 산화물과 같은 게이트 절연물질 및 폴리실리콘과 같은 게이트 전극 형성물질을 증착한 후 사진식각 공정을 이용하여 게이트 절연층(317) 및 게이트 전극(315)으로 된 게이트 패턴을 형성한다.
도 9에서 보여지는 바와 같이, 게이트 전극(315)의 일단은 상기 바디 영역(307)의 표면 상으로 연장되며, 타단은 상기 필드 절연층(319) 위로 연장되도록 형성한다.
계속하여 도 3을 다시 참조하면, 게이트 전극(315) 및 필드 절연층(319)를 이온 주입 마스크로 하여 노출된 바디 영역(307) 및 드리프트 영역(305) 상에 N+형 불순물 이온을 주입하여 소오스 영역(313) 및 드레인 영역(309)을 소정의 깊이, 예를 들어 약 0.5 ㎛ 정도로 형성한다. 소오스 영역(313)에 인접하여 P+형 불순물 이온이 주입되어 이루어진 소오스 콘택 영역(311)이 추가적으로 형성될 수 있다. 한편 상기 소오스 영역(313)과 상기 드리프트 영역(305) 사이의 바디 영역(307)은 채널 영역이 된다.
도 10은 동일한 셀 피치에 대하여 도 1의 종래의 횡형 디모스 트랜지스터와 도 3의 본 발명에 따른 횡형 디모스 트랜지스터에 대한 드레인 전압(Vd)-드레인 전류(Id) 특성을 비교한 그래프이다. 그래프에서 점선은 종래 기술의 횡형 디모스 트랜지스터이며, 실선을 본 발명에 따른 횡형 디모스 트랜지스터에 대한 결과이며, 그래프의 하단으로부터 게이트 전압을 각각 2V, 3V, 4V, 5V로 증가시키면서 측정한 결과이다.
종래 기술의 트랜지스터 및 본 발명의 트랜지스터 모두 블랙다운전압(BV)이 200V로 동일하지만, 종래 기술에서는 게이트 전압이 2V 이상이 되면 온-블랙다운 전압(on-BV)이 180V 이하가 되고 게이트 전압을 증가시킴에 따라 게이트 전압이 5V일 때 온-블랙다운 전압은 135V로 감소한다. 반면에 본 발명에 따르면 게이트 전압이 4V일 때까지도 온-블랙다운 전압의 감소는 나타나지 않으며, 게이트 전압이 5V 일때 약 170V 정도로 감소하지만, 종래 기술에서의 온-블랙다운 전압에 비하여 상당히 높다. 또한 게이트 전압이 5V에서 포화전류값도 종래 기술에 비하여 더 큰 것을 알 수 있다.
본 발명에 따르면, 드리프트 영역 내에 형성된 고농도의 리트로그레이드 영역으로 인하여 드리프트 영역의 표면에 집중되는 전류 흐름 경로가 분산되기 때문에 트랜지스터의 전류특성 및 내압특성이 현저히 향상되었으며, 드리프트 영역의 길이를 증가시키지 않으면서도 트랜지스터의 SOA 특성을 향상시킬 수 있다.
이상 본 발명을 일 실시예를 들어 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (26)

  1. 반도체 기판 내에 형성된 채널 영역과 드레인 영역 사이에 드리프트 영역을 포함하는 횡형 디모스(DMOS) 트랜지스터에 있어서,
    상기 드리프트 영역은, 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 포함하며, 상기 드리프트 영역에서의 불순물 이온의 농도 프로파일은 상기 반도체 기판의 표면으로부터 감소하다가 상기 리트로그레이드 영역에서 피크치를 갖도록 증가하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  2. 삭제
  3. 제1항에 있어서, 상기 리트로그레이드 영역은 종방향으로 상기 드레인 영역의 바닥 이하의 깊이에 형성되는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  4. 제1항에 있어서, 상기 리트로그레이드 영역은 횡방향으로 상기 드레인 영역의 바닥까지 연장되어 형성되는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  5. 제1항에 있어서, 상기 리트로그레이드 영역의 피크는 상기 반도체 기판의 상부 표면으로부터 1 내지 3 ㎛의 범위 내에 위치하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  6. 반도체 기판;
    상기 반도체 기판의 상부 표면 아래로 형성되며, 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 포함하는 제1 도전형의 드리프트 영역;
    상기 드리프트 영역과 접촉면을 이루며, 상기 반도체 기판의 표면 아래로 형성된 제2 도전형의 바디 영역;
    상기 접촉면으로부터 떨어져서 상기 바디 영역 내에 형성된 제1 도전형의 소오스 영역;
    상기 접촉면으로부터 떨어져서 상기 드리프트 영역 내에 형성된 제1 도전형의 드레인 영역;
    상기 소오스 영역과 상기 접촉면 사이에 형성되는 채널 영역; 및
    상기 채널 영역 위로 형성된 게이트 전극; 을 포함하는 횡형 디모스(LDMOS) 트랜지스터.
  7. 제6항에 있어서, 상기 반도체 기판은 중간에 매몰 절연층을 포함하는 SOI(Semiconductor On Insulator) 기판인 것을 특징으로 하는 횡형 디모스 트랜지스터.
  8. 제7항에 있어서, 상기 바디 영역 및 상기 드리프트 영역은 상기 매몰 절연층의 상부면과 접하며, 상기 리트로그레이드 영역은 상기 매몰 절연층의 상부면으로부터 떨어져 있는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  9. 제6항에 있어서, 상기 드레인 영역과 상기 채널 영역 사이의 상기 드리프트 영역내에서 상기 반도체 기판의 표면에 필드 절연층이 더 형성되며, 상기 게이트 전극의 일부가 상기 필드 절연층 상으로 연장된 것을 특징으로 하는 횡형 디모스 트랜지스터.
  10. 제6항에 있어서, 상기 드리프트 영역에서의 불순물 이온의 농도 프로파일은 상기 반도체 기판의 표면으로부터 감소하다가 상기 리트로그레이드 영역에서 피크치를 갖도록 증가하는 하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  11. 제6항에 있어서, 상기 리트로그레이드 영역은 종방향으로 상기 드레인 영역의 바닥 이하의 깊이에 형성되는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  12. 제6항에 있어서, 상기 리트로그레이드 영역의 피크는 상기 반도체 기판의 상부 표면으로부터 1 내지 3 ㎛의 범위 내에 위치하는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  13. 제6항에 있어서, 상기 리트로그레이드 영역은 횡방향으로 상기 드레인 영역의 바닥까지 연장되어 형성되는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  14. 제13항에 있어서, 상기 리트로그레이드 영역은 상기 바디 영역으로부터 떨어져서 형성되는 것을 특징으로 하는 횡형 디모스 트랜지스터.
  15. 반도체 기판 내에 제1 도전형의 불순물 이온을 주입하여 제1 도전형의 드리프트 영역을 형성하는 단계;
    상기 반도체 기판의 일부에 제2 도전형의 불순물 이온을 주입하여 상기 드리프트 영역과 접촉면을 갖는 제2 도전형의 바디 영역을 형성하는 단계;
    상기 드리프트 영역 내에 제1 도전형의 불순물 이온을 주입하여, 상기 불순물 이온의 농도가 상기 반도체 기판의 표면에서 보다 큰 리트로그레이드 영역을 형성하는 단계; 상기 반도체 기판 위로 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 대응하여 상기 바디 영역 내에 상기 접촉면으로부터 떨어진 제1 도전형의 소오스 영역을 형성하는 단계; 및
    상기 드리프트 영역 내에 상기 접촉면으로부터 떨어진 제1 도전형의 드레인 영역을 형성하는 단계;를 포함하는 횡형 디모스(LDMOS) 트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 반도체 기판은 중간에 매몰 절연층을 포함하는 SOI(Semiconductor On Insulator) 기판인 것을 특징으로 하는 횡형 디모스 트랜지 스터의 제조방법.
  17. 제16항에 있어서, 상기 바디 영역 및 상기 드리프트 영역은 상기 매몰 절연층의 상부면과 접하며, 상기 리트로그레이드 영역은 상기 매몰 절연층의 상부면으로부터 떨어진 위치에 형성하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  18. 제15항에 있어서, 상기 게이트 전극을 형성하기 전에 상기 드리프트 영역 상의 상기 반도체 기판의 표면에 필드 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  19. 제15항에 있어서, 상기 드리프트 영역에서의 불순물 이온의 농도 프로파일은 상기 반도체 기판의 표면으로부터 감소하다가 상기 리트로그레이드 영역에서 피크치를 갖도록 증가하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  20. 제15항에 있어서, 상기 리트로그레이드 영역은 종방향으로 상기 드레인 영역의 바닥 이하의 깊이에 형성하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  21. 제15항에 있어서, 상기 리트로그레이드 영역의 피크는 상기 반도체 기판의 상부 표면으로부터 1 내지 3 ㎛의 범위 내에 위치하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  22. 제15항에 있어서, 상기 리트로그레이드 영역을 형성하는 단계는, 2000 내지 7000 KeV의 이온주입 에너지를 사용하여 수행하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  23. 제15항에 있어서, 상기 리트로그레이드 영역은 횡방향으로 상기 드레인 영역의 바닥까지 연장되도록 형성하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  24. 제15항에 있어서, 상기 리트로그레이드 영역은 상기 바디 영역으로부터 떨어지도록 형성하는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  25. 제15항에 있어서, 상기 제1 도전형의 불순물 이온은 인 이온인 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
  26. 제15항에 있어서, 상기 리트로그레이드 영역을 형성하는 단계에서 불순물 이온 주입의 도즈량은 5E11 내지 2E12의 범위 내에서 수행되는 것을 특징으로 하는 횡형 디모스 트랜지스터의 제조방법.
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