KR102458310B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 벌크 기판 내에 형성된 제1 도전형 웰 및 제2 도전형 드리프트 영역과, 상기 벌크 기판 상에서 수평 방향으로 연장되는 매립 절연 패턴 및 상기 매립 절연 패턴을 덮는 반도체 바디 패턴을 포함하는 적층 패턴과, 상기 제1 도전형 웰의 상면과 상기 적층 패턴의 측벽 및 상면에 접하는 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 제1 도전형 웰에 대면하는 제1 게이트 부분과, 상기 적층 패턴 및 상기 게이트 절연막을 사이에 두고 상기 제2 도전형 드리프트 영역에 대면하는 제2 게이트 부분을 포함하는 게이트 전극을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 LDMOS (lateral diffused metal oxide semiconductor) 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
최근 휴대폰, 노트북, PC (personal computer) 등과 같은 모바일 기기의 증가에 따라 전력 반도체 소자에 대한 수요가 급증하고 있다. 전력 반도체 소자에서 고전압 특성 향상을 위하여는 항복 전압을 증가시켜야 하며, 이 경우 온 저항이 증가는 문제가 있다. 따라서, 전력 반도체 소자에서 항복 전압 및 온 저항 특성을 최적화하는 데 유리한 구조를 제공함으로써 확대된 안전 동작 영역 (safe operating area: SOA)을 확보할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 확대된 안전 동작 영역을 확보할 수 있고, 우수한 전기적 퍼포먼스(performance)를 제공할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 벌크 기판과, 상기 벌크 기판 내에 형성된 제1 도전형 웰 및 제2 도전형 드리프트(drift) 영역과, 상기 벌크 기판 상에서 수평 방향으로 연장되고 상기 제2 도전형 드리프트 영역의 상면에 접하는 매립 절연 패턴과, 상기 매립 절연 패턴을 덮는 반도체 바디 패턴을 포함하는 적층 패턴과, 상기 제1 도전형 웰의 상면과 상기 적층 패턴의 측벽 및 상면에 접하는 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 제1 도전형 웰에 대면하는 제1 게이트 부분과, 상기 적층 패턴 및 상기 게이트 절연막을 사이에 두고 상기 제2 도전형 드리프트 영역에 대면하는 제2 게이트 부분을 포함하는 게이트 전극과, 상기 제1 도전형 웰 내에 형성된 소스 영역과, 상기 제2 도전형 드리프트 영역 내에 형성된 드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판과, 각각 상기 기판의 상면으로부터 상기 기판 내에 형성된 제1 도전형 웰 및 제2 도전형 드리프트 영역과, 상기 제2 도전형 드리프트 영역의 상면에 접하는 매립 절연 패턴과, 상기 제2 도전형 드리프트 영역 위에서 상기 매립 절연 패턴을 덮는 반도체 바디 패턴을 포함하는 필드 플레이트(field plate)와, 상기 제1 도전형 웰의 상면과 상기 반도체 바디 패턴의 상면을 덮으며, 상기 반도체 바디 패턴의 측벽을 덮는 수직 연장부를 가지는 게이트 절연막과, 상기 게이트 절연막 위에서 상기 제1 도전형 웰, 상기 매립 절연 패턴, 및 상기 반도체 바디 패턴을 덮으며, 상기 게이트 절연막의 상기 수직 연장부에 대면하는 단차부를 가지는 게이트 전극과, 상기 제1 도전형 웰 내에 형성된 소스 영역과, 상기 제2 도전형 드리프트 영역 내에 형성된 드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 수평 방향으로 이격된 제1 영역 및 제2 영역을 가지는 벌크 기판과, 상기 제2 영역 상에서 상기 벌크 기판을 덮는 매립 절연막과, 상기 제2 영역 상에서 상기 매립 절연막을 덮는 반도체 바디와, 상기 제1 영역에서 상기 벌크 기판 내에 제1 채널 영역을 가지는 제1 트랜지스터와, 상기 제2 영역 상에서 상기 반도체 바디 내에 제2 채널 영역을 가지는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 영역에서 상기 벌크 기판 내에 형성된 제1 도전형 웰 및 제2 도전형 드리프트 영역과, 상기 제1 영역 상에서 상기 매립 절연막과 동일 레벨에 형성되고 상기 제2 도전형 드리프트 영역을 덮는 매립 절연 패턴과, 상기 제1 영역 상에서 상기 반도체 바디와 동일 레벨에 형성되고 상기 매립 절연 패턴을 덮는 반도체 바디 패턴과, 상기 제1 영역 상에서 상기 제1 도전형 웰, 상기 매립 절연 패턴, 및 상기 반도체 바디 패턴을 덮는 제1 게이트 전극을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 드리프트 영역의 상면을 국부적으로 덮는 매립 절연 패턴 및 반도체 바디 패턴을 이용하여 온 저항을 감소시킬 수 있고 최대 전류 구동 능력 및 최대 트랜스컨덕턴스를 향상시킬 수 있다. 따라서, 집적회로 소자의 SOA 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 집적회로 소자는 1 개의 트랜지스터가 차지하는 점유 면적을 감소시키는 데 유리한 구조를 제공함으로써 고도로 스케일링된 고집적 집적회로 소자에 유리하게 채용될 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 평면도이고, 도 1b는 도 1a의 B - B' 선 단면도이다.
도 2 내지 도 7은 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도들이다.
도 8a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성들을 도시한 평면도이고, 도 8b는 도 8a의 B - B' 선 단면도이다.
도 9 내지 도 15는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 16a 내지 도 16g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 명세서에서, 용어 MOS (metal-oxide-semiconductor)는 이 기술 분야에서 널리 사용되는 용어로서, "M"은 단지 금속에만 한정되지 않고 다양한 종류의 도전체로 이루어질 수 있으며, "S"는 기판 또는 반도체 구조물로 이루어질 수 있다. 또한, "O"는 산화물에만 한정되지 않고 다양한 종류의 무기물 또는 유기물을 포함할 수 있다. 용어 "반도체"는 단결정, 다결정, 비정질 반도체, 4 족 반도체, 또는 화합물 반도체를 포함할 수 있다. 또한, 구성 요소들의 도전형 또는 도핑 영역은 주된 캐리어의 특성에 따라 "P 형" 또는 "N 형"으로 규정될 수 있으나, 이는 단지 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 예를 들면, "P 형" 또는 "N 형"은 보다 일반적인 용어인 "제1 도전형" 또는 "제2 도전형"으로 사용될 수 있으며, 여기서 제1 도전형은 P 형 또는 N 형일 수 있고, 제2 도전형은 N 형 또는 P 형일 수 있다.
이하의 설명에서는 본 발명의 기술적 사상에 의한 집적회로 소자들을 설명하기 위하여 N 채널 EDMOS (extended-drain MOS) 트랜지스터들을 예로 들어 설명한다. 그러나, 이는 설명의 편의를 위한 것으로서, 본 발명의 기술적 사상이 예시된 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 P 채널 EDMOS 트랜지스터, P 채널 EDMOS 트랜지스터 및 N 채널 EDMOS 트랜지스터의 조합, N 채널 LDMOS (lateral double-diffused MOS) 트랜지스터, P 채널 LDMOS 트랜지스터, 또는 P 채널 LDMOS 트랜지스터 및 N 채널 LDMOS 트랜지스터의 조합으로 이루어지는 다양한 집적회로 소자들 및 회로들이 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 집적회로 소자(100)의 주요 구성들을 도시한 평면도이고, 도 1b는 도 1a의 B - B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 제1 도전형의 활성 영역(AC)을 가지는 벌크 기판(102)을 포함한다. 활성 영역(AC)은 벌크 기판(102) 내에 형성된 소자분리 영역(112)에 의해 정의될 수 있다. 본 명세서에서 사용되는 용어 "벌크 기판"은 반도체로만 이루어지는 기판을 의미한다. 일부 실시예들에서, 벌크 기판(102)은 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN, 또는 ZnSe로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 소자분리 영역(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
집적회로 소자(100)는 복수의 EDMOS 트랜지스터(TR1)를 포함한다. 벌크 기판(102)의 활성 영역(AC) 내에는 제1 도전형 웰(122)과 제2 도전형 드리프트(drift) 영역(132)이 형성되어 있다. 본 예에서, EDMOS 트랜지스터(TR1)는 N 채널을 가질 수 있으며, 상기 제1 도전형은 P 형이고, 상기 제2 도전형은 N 형일 수 있다. 제2 도전형 드리프트 영역(132)은 N 형 도핑 영역으로 이루어질 수 있다.
제1 도전형 웰(122)의 상면과 제2 도전형 드리프트 영역(132)의 상면은 수평 방향(X-Y 평면 방향)을 따라 평탄하게 연장될 수 있다. 제1 도전형 웰(122)과 제2 도전형 드리프트 영역(132)은 벌크 기판(102)의 상면 및 그에 인접한 벌크 기판(102) 내에서 서로 접할 수 있다.
벌크 기판(102) 상에는 매립 절연 패턴(104) 및 반도체 바디 패턴(106)을 포함하는 적층 패턴(SP1)이 형성되어 있다. 적층 패턴(SP1)은 벌크 기판(102) 상에서 수평 방향으로 연장되어 있다. 매립 절연 패턴(104)은 제2 도전형 드리프트 영역(132)의 상면에 접하고, 반도체 바디 패턴(106)은 매립 절연 패턴(104)의 상면에 접할 수 있다. 일부 실시예들에서, 매립 절연 패턴(104)의 평면 형상과 반도체 바디 패턴(106)의 평면 형상은 실질적으로 동일할 수 있다. 일부 실시예들에서, 매립 절연 패턴(104)은 실리콘 산화막으로 이루어지고, 반도체 바디 패턴(106)은 실리콘으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
집적회로 소자(100)에서, 벌크 기판(102)의 일부는 벌크 기판(102)을 덮고 있는 적층 패턴(SP1)과 함께 SOI (semiconductor on insulator) 영역(102A)을 구성할 수 있다. 본 명세서에서 사용되는 용어 "SOI 영역"은 벌크 기판(102)과, 매립 절연 패턴(104)과, 반도체 바디 패턴(106)이 차례로 적층된 구조를 가지는 영역을 의미한다. 제2 도전형 드리프트 영역(132) 중 적층 패턴(SP1)으로 덮이는 부분은 SOI 영역(120A)을 구성할 수 있다.
적층 패턴(SP1)에서, 매립 절연 패턴(104)의 두께는 반도체 바디 패턴(106)의 두께보다 더 클 수 있다. 예를 들면, 매립 절연 패턴(104)은 약 10 ∼ 50 nm의 두께를 가지고, 반도체 바디 패턴(106)은 약 5 ∼ 20 nm의 두께를 가질 수 있다.
벌크 기판(102) 상에 게이트 절연막(140) 및 게이트 전극(150)이 차례로 형성되어 있다. 게이트 절연막(140) 및 게이트 전극(150)은 각각 벌크 기판(102) 상에서 제1 도전형 웰(122) 및 적층 패턴(SP1)을 덮도록 연장될 수 있다.
게이트 절연막(140)은 제1 도전형 웰(122)의 상면에 접하며 수평 방향으로 연장되는 부분과, 반도체 바디 패턴(106)의 상면에 접하며 수평 방향으로 연장되는 부분을 포함할 수 있다. 또한, 게이트 절연막(140)은 적층 패턴(SP1)의 측벽에 접하며 수직 방향 (Z 방향)으로 연장되는 수직 연장부(140C)를 포함할 수 있다.
게이트 전극(150)은 게이트 절연막(140)을 사이에 두고 제1 도전형 웰(122)의 상면에 대면하는 제1 게이트 부분(150A)과, 적층 패턴(SP1) 및 게이트 절연막(140)을 사이에 두고 제2 도전형 드리프트 영역(132)의 상면에 대면하는 제2 게이트 부분(150B)을 포함할 수 있다. 제2 게이트 부분(150B)은 적층 패턴(SP1)의 매립 절연 패턴(104) 및 반도체 바디 패턴(106)과 수직으로 오버랩되고, 제1 게이트 부분(150A)은 매립 절연 패턴(104) 및 반도체 바디 패턴(106)과 수직으로 오버랩되지 않을 수 있다. 제1 도전형 웰(122) 내에서 제1 게이트 부분(150A)과 대면하는 부분에 EDMOS 트랜지스터(TR1)의 채널 영역이 형성될 수 있다.
게이트 전극(150)은 제1 게이트 부분(150A)과 제2 게이트 부분(150B)과의 사이에 있는 단차부(150C)를 더 포함할 수 있다. 단차부(150C)는 게이트 절연막(140)의 수직 연장부(140C)에 대응할 수 있다. 게이트 전극(150)의 제1 게이트 부분(150A), 제2 게이트 부분(150B), 및 단차부(150C)는 일체로 연결될 수 있다. 제1 게이트 부분(150A)은 게이트 절연막(140)의 두께에 대응하는 제1 거리만큼 벌크 기판(120)으로부터 이격될 수 있고, 제2 게이트 부분(150B)은 상기 제1 거리보다 더 큰 제2 거리만큼 벌크 기판(102)으로부터 이격될 수 있다.
게이트 절연막(140)은 제1 도전형 웰(122)과 게이트 전극(150)의 제1 게이트 부분(150A)과의 사이, 그리고 반도체 바디 패턴(106)과 게이트 전극(150)의 제2 게이트 부분(150B)과의 사이에 개재될 수 있다.
게이트 전극(150)은 도전성 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속은 각각 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 도전성 금속 질화물은 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(140)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 금속 산화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 또는 하프늄 실리콘 산화물 (hafnium silicon oxide)로 이루어질 수 있으나, 상기 예시된 물질들에 한정되는 것은 아니다. 일부 실시예들에서, 게이트 절연막(140)은 실리콘 산화막 및 고유전막의 적층 구조를 가질 수 있다.
제1 도전형 웰(122) 내에는 소스 영역(124)이 형성되어 있고, 제2 도전형 드리프트 영역(132) 내에는 드레인 영역(134)이 형성되어 있다. 드레인 영역(134)은 제2 도전형 드리프트 영역(132)을 사이에 두고 제1 도전형 웰(122)로부터 수평 방향으로 이격되어 있다. N 채널 EDMOS로 이루어지는 집적회로 소자(100)를 구현하기 위하여, 제2 도전형 드리프트 영역(132)은 N 형 도핑 영역으로 이루어지고 소스 영역(124) 및 드레인 영역(134)은 각각 제2 도전형 드리프트 영역(132)보다 높은 도핑 농도를 가지는 N+ 형 도핑 영역으로 이루어질 수 있다. 소스 영역(124)은 제1 도전형 웰(122)로 포위되고, 드레인 영역(134)은 제2 도전형 드리프트 영역(132)으로 포위될 수 있다.
적층 구조(SP1), 게이트 절연막(140), 및 게이트 전극(150)의 드레인 영역(134)을 향하는 측벽들은 각각 벌크 기판(102) 상의 어느 한 지점으로부터 연장되는 수직선상에 얼라인되도록 배치될 수 있으며, 이에 따라 적층 구조(SP1), 게이트 절연막(140), 및 게이트 전극(150)의 드레인 영역(134)을 향하는 측벽들은 하나의 평면 (도 1b에서 Y-Z 평면) 상에서 연장될 수 있다.
게이트 절연막(140) 및 게이트 전극(150)의 측벽들은 절연 스페이서(156)로 덮일 수 있다. 절연 스페이서(156) 중 제1 도전형 웰(122) 위에서 제1 게이트 부분(150A)의 측벽을 덮는 부분의 높이보다 제2 도전형 드리프트 역(132) 위에서 제2 게이트 부분(150B)의 측벽을 덮는 부분의 높이가 더 클 수 있다. 절연 스페이서(156) 중 제2 게이트 부분(150B)의 측벽을 덮는 부분은 게이트 전극(150)과 드레인 영역(134)과의 사이에서 적층 패턴(SP1)의 측벽을 함께 덮을 수 있다.
드레인 영역(134)은 벌크 기판(102) 내에서 절연 스페이서(156)에 의해 자기정렬되는 위치에 형성될 수 있다. 절연 스페이서(156)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
게이트 전극(150)에는 게이트 콘택 단자(GCT)가 연결될 수 있다. 소스 영역(124)에는 소스 콘택 단자(SCT)가 연결될 수 있다. 드레인 영역(134)에는 드레인 콘택 단자(DCT)가 연결될 수 있다.
도 1a에는 게이트 콘택 단자(GCT), 소스 콘택 단자(SCT), 및 드레인 콘택 단자(DCT)를 구성할 수 있는 복수의 콘택(CT)이 예시되어 있다. 복수의 콘택(CT) 각각의 위치는 도 1a에 예시한 바에 한정되지 않으며, 다양하게 변경될 수 있다.
도 1a 및 도 1b에 예시한 집적회로 소자(100)는 제2 도전형 드리프트 영역(132)의 일부 영역 위에 형성되고 매립 절연 패턴(104) 및 반도체 바디 패턴(106)을 포함하는 적층 패턴(SP1)을 포함한다. 적층 패턴(SP1)은 벌크 기판(102)의 일부와 함께 SOI 영역(102A)을 구성할 수 있다. 집적회로 소자(100)의 EDMOS 트랜지스터(TR1)에서는 비교적 두꺼운 매립 절연 패턴(104)에 의해 게이트 전극(150)과 제2 도전형 드리프트 영역(132)과의 사이에 비교적 큰 거리를 유지함으로써 게이트 전극(150) 내에서의 수직 전계를 줄일 수 있다. 이에 따라, HCI (hot carrier injection) 및 게이트-드레인 오버랩 커패시턴스 (gate-to-drain overlap capacitance: Cgd)를 최소화할 수 있고, 오프 상태에서의 누설 전류를 억제할 수 있으며, 우수한 차단 주파수 (cutoff frequency: fT) 특성을 얻을 수 있다.
또한, 집적회로 소자(100)의 EDMOS 트랜지스터(TR1)에서는 매립 절연 패턴(104)의 하부에 있는 제2 도전형 드리프트 영역(132)의 비교적 넓은 영역이 전류 전도를 위해 이용될 수 있다. 따라서, 매립 절연 패턴(104) 대신 벌크 기판(102) 내에 형성되는 트렌치 절연 영역을 이용하는 통상의 경우에 비해 제2 도전형 드리프트 영역(132) 내에서 전류 경로가 비교적 짧아질 수 있다. 이와 같이 짧아진 전류 경로로 인해 제2 도전형 드리프트 영역(132) 내에서 게이트 전극(150)과 드레인 영역(134)과의 사이에 형성되는 온 저항(Ron)이 감소될 수 있고, 그에 따라 최대 전류 구동 능력 및 최대 트랜스컨덕턴스(Gm)가 향상될 수 있다. 따라서, 집적회로 소자(100)가 전기적 열화 또는 오동작 없이 안정적으로 작동될 수 있는 소스-드레인 전류 및 소스-드레인 전압의 한계를 나타내는 SOA (safe operating area) 바운더리를 확장할 수 있으며, 전기적 퍼포먼스를 향상시킬 수 있다. 또한, 집적회로 소자(100)는 1 개의 EDMOS 트랜지스터(TR1)가 차지하는 점유 면적을 감소시키는 데 유리한 구조를 제공함으로써 고도로 스케일링된 고집적 집적회로 소자에 유리하게 채용될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 2에서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2에 예시한 집적회로 소자(100A)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100A)의 EDMOS 트랜지스터(TR1A)는 제1 도전형 웰(122) 내에 형성된 제1 도전형의 바디 콘택 영역(126)을 더 포함한다.
바디 콘택 영역(126) 및 소스 영역(124)은 제1 도전형 웰(122) 내에서 서로 접하도록 형성될 수 있다. 바디 콘택 영역(126)은 제1 도전형 웰(122)의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 바디 콘택 영역(126)은 P+ 형 도핑 영역으로 이루어질 수 있다.
바디 콘택 영역(126)에는 바디 콘택 단자(BCT)가 연결될 수 있다. 일부 실시예들에서, 바디 콘택 영역(126)에 연결되는 바디 콘택 단자(BCT)는 생략 가능하다. 일부 실시예들에서, 바디 콘택 영역(126)은 전기적으로 플로팅(floating)된 웰 영역으로 이루어질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 3에서, 도 1a, 도 1b, 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3에 예시한 집적회로 소자(100B)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100B)의 EDMOS 트랜지스터(TR1B)는 제1 도전형 웰(122) 내에 형성된 제1 도전형의 바디 콘택 영역(126) 및 소스 필드 절연막(128)을 더 포함한다. 소스 영역(124)과 바디 콘택 영역(126)은 소스 필드 절연막(128)을 사이에 두고 서로 이격되어 있다. 집적회로 소자(100B)에서 바디 콘택 영역(126)에 연결되는 바디 콘택 단자(BCT)는 생략 가능하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 4에서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4에 예시한 집적회로 소자(100C)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100C)의 EDMOS 트랜지스터(TR1C)는 게이트 전극(150)의 상면을 덮는 제1 금속 실리사이드막(162), 소스 영역(124)의 상면을 덮는 제2 금속 실리사이드막(164), 및 드레인 영역(134)의 상면을 덮는 제3 금속 실리사이드막(166)을 더 포함한다. 일부 실시예들에서, 제1 내지 제3 금속 실리사이드막(162, 164, 166)은 Ni 실리사이드막, Ti 실리사이드막, 또는 Al 실리사이드막으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 5에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에 예시한 집적회로 소자(100D)는 도 4에 예시한 집적회로 소자(100C)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100D)의 EDMOS 트랜지스터(TR1D)는 벌크 기판(102)의 활성 영역(AC) 내에 형성된 제1 도전형 웰(122D) 및 제2 도전형 드리프트 영역(132D)을 포함한다. 제1 도전형 웰(122D) 및 제2 도전형 드리프트 영역(132D)은 벌크 기판(102)의 상면 및 그에 인접한 벌크 기판(102)의 내부에서 서로 접해 있는 구조를 가지며, 벌크 기판(102)의 상면에서 제1 도전형 웰(122D) 및 제2 도전형 드리프트 영역(132D)이 접하는 지점은 게이트 전극(150)의 제1 게이트 부분(150A)의 하부에 위치한다. 제1 도전형 웰(122D)은 적층 패턴(SP1)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제1 거리(L1)만큼 이격된 위치에 형성되어 있다. 제2 도전형 드리프트 영역(132D)은 적층 패턴(SP1)의 하부에서 적층 패턴(SP1)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제1 거리(L1)만큼 더 길게 연장되어 있다. 제1 게이트 부분(150A)은 제2 도전형 드리프트 영역(132D)의 상면에 대면하는 부분을 포함할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 6에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6에 예시한 집적회로 소자(100E)는 도 4에 예시한 집적회로 소자(100C)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100E)의 EDMOS 트랜지스터(TR1E)는 벌크 기판(102)의 활성 영역(AC) 내에 형성된 제1 도전형 웰(122E) 및 제2 도전형 드리프트 영역(132E)을 포함한다. 제1 도전형 웰(122E) 및 제2 도전형 드리프트 영역(132E)은 도 4를 참조하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132)에 대하여 설명한 바와 대체로 유사한 구성을 가진다. 단, 벌크 기판(102) 내에서 제1 도전형 웰(122E) 및 제2 도전형 드리프트 영역(132E)은 서로 이격되어 있다.
제1 도전형 웰(122E)은 적층 패턴(SP1)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제2 거리(L2)만큼 이격된 위치에 형성되어 있다. 제1 도전형 웰(122E)과 제2 도전형 드리프트 영역(132E)과의 이격 거리(L3)는 제2 거리(L2)보다 더 클 수 있다. 제2 도전형 드리프트 영역(132E) 중 소스 영역(124)에 가장 가까운 끝 부분은 적층 패턴(SP1)의 하부에 위치될 수 있다. 따라서, 소스 영역(124)으로부터 제2 도전형 드리프트 영역(132E)까지의 수평 방향 거리보다 소스 영역(124)으로부터 적층 패턴(SP1)까지의 수평 방향 거리가 더 작을 수 있다.
제2 도전형 드리프트 영역(132E) 중 소스 영역(124)에 가장 가까운 끝 부분이 드레인 영역(134)에 가까워질수록 HCI는 감소될 수 있지만 온 저항(Ron)이 높아질 수 있다. 따라서, 원하는 전기적 특성에 따라 항복 전압 및 온 저항 특성을 최적화할 수 있도록 제1 도전형 웰(122E)과 제2 도전형 드리프트 영역(132E)과의 이격 거리(L3)를 결정할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 7에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7에 예시한 집적회로 소자(100F)는 도 4에 예시한 집적회로 소자(100C)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(100F)의 EDMOS 트랜지스터(TR1F)에서, 드레인 영역(134F)은 적층 패턴(SP1)으로부터 수평 방향으로 이격된 위치에 형성되고, 제2 도전형 드리프트 영역(132)의 일부는 적층 패턴(SP1)과 드레인 영역(134F)과의 사이에 배치된다.
드레인 영역(134F)은 게이트 전극(150)의 측벽 및 적층 패턴(SP1)의 측벽을 덮는 절연 스페이서(156)로부터 이격되어 있다. 드레인 영역(134F)의 상면은 제3 금속 실리사이드막(166F)으로 덮일 수 있다. 제3 금속 실리사이드막(166F)은 Ni 실리사이드막, Ti 실리사이드막, 또는 Al 실리사이드막으로 이루어질 수 있다.
도 7에 예시한 집적회로 소자(100F)에서는 게이트 전극(150)과 드레인 영역(134F)과의 사이에서 수평 방향으로 증가된 길이를 가지는 제2 도전형 드리프트 영역(132)으로 인해 드리프트 길이가 길어져서 제2 도전형 드리프트 영역(132) 내에서 전류 경로가 비교적 길어질 수 있다. 드레인 영역(134F)이 적층 패턴(SP1)으로부터 소스 영역(124)의 반대 방향으로 더 멀어질수록 온 저항(Ron)이 높아지는 것을 억제할 수 있다. 따라서, 필요에 따라 게이트 전극(150)과 드레인 영역(134F)과의 사이에 최적의 이격 거리를 유지함으로써 항복 전압 및 온 저항 특성을 최적화할 수 있다.
도 4 내지 도 7를 참조하여 설명한 집적회로 소자(100C, 100D, 100E, 100F)에서, 항복 전압, 누설 전류, 게이트-드레인 오버랩 커패시턴스, 온 저항, HCI 등과 같은 다양한 전기적 특성들의 트레이드-오프(trade-off) 관계를 고려한 최적의 전기적 퍼포먼스를 가지는 집적회로 소자를 얻기 위하여, 제2 도전형 드리프트 영역(132, 132D, 132E)의 폭, 및/또는 적층 패턴(SP1)과 드레인 영역(134, 134F)과의 사이의 이격 거리를 조절할 수 있다. 또한, 그 결과로서 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조들을 가지는 다양한 구조의 집적회로 소자들을 얻을 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 8a는 집적회로 소자(200)의 주요 구성들을 도시한 평면도이고, 도 8b는 도 8a의 B - B' 선 단면도이다. 도 8a 및 도 8b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b에 예시한 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(200)는 복수의 EDMOS 트랜지스터(TR2)를 포함한다. EDMOS 트랜지스터(TR2)는 벌크 기판(102) 상에 형성된 적층 패턴(SP2)을 포함한다. 적층 패턴(SP2)은 매립 절연 패턴(104)과, 도전성 막으로 이루어지는 반도체 바디 패턴(206)을 포함한다. 일부 실시예들에서, 반도체 바디 패턴(206)은 제2 도전형 불순물로 도핑된 실리콘으로 이루어질 수 있다. 적층 패턴(SP2)에서 매립 절연 패턴(104)의 평면 형상과 반도체 바디 패턴(206)의 평면 형상은 실질적으로 동일할 수 있다. 적층 패턴(SP2)에서, 매립 절연 패턴(104)의 두께는 반도체 바디 패턴(206)의 두께보다 더 클 수 있다. 반도체 바디 패턴(206)에 대한 보다 구체적인 구성은 도 1a 및 도 1b를 참조하여 반도체 바디 패턴(106)에 대하여 설명한 바와 대체로 동일하다.
집적회로 소자(200)에서, 적층 패턴(SP2)과, 적층 패턴(SP2)으로 덮이는 벌크 기판(102)의 일부 영역은 SOI 영역(102A)을 구성할 수 있다.
벌크 기판(102) 상에 게이트 절연막(240) 및 게이트 전극(250)이 차례로 형성되어 있다. 게이트 절연막(240) 및 게이트 전극(250)은 각각 제1 도전형 웰(122)의 일부와 적층 패턴(SP2)의 일부를 덮도록 벌크 기판(102) 상에 연장될 수 있다. 게이트 전극(250)은 게이트 절연막(240)을 사이에 두고 제1 도전형 웰(122)의 상면에 대면하는 제1 게이트 부분(250A)과, 적층 패턴(SP2) 및 게이트 절연막(240)을 사이에 두고 제2 도전형 드리프트 영역(132)의 상면에 대면하는 제2 게이트 부분(250B)과, 제1 게이트 부분(250A)과 제2 게이트 부분(250B)과의 사이에 있는 단차부(250C)를 포함할 수 있다. 게이트 절연막(240) 및 게이트 전극(250)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 게이트 절연막(140) 및 게이트 전극(150)에 대하여 설명한 바와 대체로 동일하다.
적층 패턴(SP2)은 게이트 절연막(240) 및 게이트 전극(250)에 의해 덮이지 않는 부분을 포함할 수 있다. 적층 패턴(SP2) 중 게이트 절연막(240) 및 게이트 전극(250)에 의해 덮이지 않는 부분은 게이트 전극(250)과 드레인 영역(134)과의 사이에 배치될 수 있다. 이에 따라, 매립 절연 패턴(104) 중 게이트 전극(250)에 의해 덮이지 않는 국부 영역과, 반도체 바디 패턴(206) 중 게이트 전극(250)에 의해 덮이지 않는 국부 영역은 각각 게이트 전극(250)과 드레인 영역(134)과의 사이에 배치될 수 있다.
게이트 절연막(240) 및 게이트 전극(250)의 측벽들은 제1 절연 스페이서(256)로 덮일 수 있다. 제1 절연 스페이서(256)의 일부는 적층 패턴(SP2)을 사이에 두고 벌크 기판(102)으로부터 이격될 수 있으며, 반도체 바디 패턴(206)의 상면 위에서 게이트 절연막(240)의 측벽 및 게이트 전극(250)의 측벽을 덮을 수 있다. 예를 들면, 제1 절연 스페이서(256) 중 제2 게이트 부분(250B)의 측벽을 덮는 부분은 반도체 바디 패턴(206) 위에 형성될 수 있다. 제1 절연 스페이서(256) 중 제1 게이트 부분(250A)의 측벽을 덮는 부분과 제2 게이트 부분(250B)의 측벽을 덮는 부분은 대략 동일한 높이를 가질 수 있다. 제1 절연 스페이서(256)의 구성 물질은 도 1a 및 도 1b를 참조하여 제1 절연 스페이서(156)에 대하여 설명한 바와 동일하다.
적층 패턴(SP2)의 측벽들 중 드레인 영역(134)에 인접한 측벽은 제2 절연 스페이서(258)로 덮일 수 있다. 제2 절연 스페이서(258)는 제1 절연 스페이서(256)로부터 이격되어 있을 수 있다. 제2 절연 스페이서(258)는 드레인 영역(134)에 인접한 매립 절연 패턴(104)의 측벽 및 반도체 바디 패턴(206)의 측벽을 덮을 수 있다. 제2 절연 스페이서(258)는 제1 절연 스페이서(256)와 동일한 물질로 이루어질 수 있다.
드레인 영역(134)은 벌크 기판(102) 내에서 제2 절연 스페이서(258)에 의해 자기정렬되는 위치에 형성될 수 있다. 집적회로 소자(200)에서, 적층 패턴(SP2) 중 게이트 전극(250)에 의해 덮이지 않는 부분이 게이트 전극(250)과 드레인 영역(134)과의 사이에 배치되어 있으므로, 드레인 영역(134)으로부터 게이트 전극(250)까지의 수평 거리는 드레인 영역(134)으로부터 적층 패턴(SP2)까지의 수평 거리보다 더 클 수 있다.
게이트 전극(250) 및 적층 패턴(SP2) 각각의 X 방향 폭에 따라 제2 도전형 드리프트 영역(132) 내에서 전류 경로 길이가 달라질 수 있다. 따라서, 제2 도전형 드리프트 영역(132) 내에서 게이트 전극(250)과 드레인 영역(134)과의 사이에 형성되는 온 저항과 EDMOS 트랜지스터(TR2)의 항복 전압을 고려하여 최적의 퍼포먼스를 얻을 수 있도록 게이트 전극(250) 및 적층 패턴(SP2) 각각의 X 방향 폭을 결정할 수 있다.
적층 패턴(SP2)에서, 반도체 바디 패턴(206)은 필드 플레이트(field plate)로 이용될 수 있다. 반도체 바디 패턴(206)에는 필드 플레이트 콘택 단자(FCT)가 연결될 수 있다.
도 8a에는 게이트 콘택 단자(GCT), 소스 콘택 단자(SCT), 드레인 콘택 단자(DCT), 및 필드 플레이트 콘택 단자(FCT)를 구성할 수 있는 복수의 콘택(CT)이 예시되어 있다. 복수의 콘택(CT) 각각의 위치는 도 8a에 예시한 바에 한정되지 않으며, 다양하게 변경될 수 있다.
반도체 바디 패턴(206)을 필드 플레이트로 이용함으로써 제2 도전형 드리프트 영역(132)에서 드리프트하는 전자들의 양을 증가시킬 수 있으며, 이에 따라 전류 구동 능력(current drivability)을 향상시키고 온 저항을 감소시킬 수 있다. 또한, 필드 플레이트 콘택 단자(FCT)를 이용하여 반도체 바디 패턴(206)에 인가되는 바이어스를 제어함으로써 제2 도전형 드리프트 영역(132) 내에서 공핍 영역의 폭을 넓히거나, 제2 도전형 드리프트 영역(132)의 표면에서 발생될 수 있는 원하지 않는 피크 전기장(peak electric field)을 감소시킬 수 있으며, 게이트 전극(250)의 에지 부분에서의 전계 집중을 감소시켜 항복 전압을 증가시킬 수 있다. 따라서, 비교적 높은 동작 전압이 필요한 입출력(I/O) 회로 또는 RF 회로 구현에 유리하게 이용될 수 있다.
일부 실시예들에서, 도 8a 및 도 8b에 예시한 집적회로 소자(200)는 도 2에 예시한 바디 콘택 영역(126)을 더 포함할 수 있다. 다른 일부 실시예들에서, 도 8a 및 도 8b에 예시한 집적회로 소자(200)는 도 3에 예시한 바디 콘택 영역(126) 및 소스 필드 절연막(128)을 더 포함할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 9에서, 도 8a 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9에 예시한 집적회로 소자(200A)는 도 8a 및 도 8b에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200A)의 EDMOS 트랜지스터(TR2A)는 게이트 전극(250)의 상면을 덮는 제1 금속 실리사이드막(262), 소스 영역(124)의 상면을 덮는 제2 금속 실리사이드막(264), 드레인 영역(134)의 상면을 덮는 제3 금속 실리사이드막(266), 및 반도체 바디 패턴(206)의 상면을 덮는 제4 금속 실리사이드막(268)을 더 포함한다.
제4 금속 실리사이드막(268)은 반도체 바디 패턴(206) 중 게이트 전극(250)에 의해 덮이지 않는 부분을 덮을 수 있다. 반도체 바디 패턴(206) 및 제4 금속 실리사이드막(268)은 필드 플레이트를 구성할 수 있다.
일부 실시예들에서, 제1 내지 제4 금속 실리사이드막(262, 264, 266, 268)은 Ni 실리사이드막, Ti 실리사이드막, 또는 Al 실리사이드막으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 10에서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10에 예시한 집적회로 소자(200B)는 도 9에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200B)의 EDMOS 트랜지스터(TR2B)는 벌크 기판(102)의 활성 영역(AC) 내에 형성된 제1 도전형 웰(222B) 및 제2 도전형 드리프트 영역(232B)을 포함한다. 제1 도전형 웰(222B) 및 제2 도전형 드리프트 영역(232B)은 벌크 기판(102)의 상면 및 그에 인접한 벌크 기판(102)의 내부에서 서로 접해 있는 구조를 가지며, 벌크 기판(102)의 상면에서 제1 도전형 웰(222B) 및 제2 도전형 드리프트 영역(232B)이 접하는 지점은 제1 게이트 부분(250A)의 하부에 위치한다. 제1 도전형 웰(222B)은 적층 패턴(SP2)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제1 거리(L21)만큼 이격된 위치에 형성되어 있다. 제2 도전형 드리프트 영역(232B)은 적층 패턴(SP2)의 하부에서 적층 패턴(SP2)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제1 거리(L21)만큼 더 길게 연장되어 있다. 제1 게이트 부분(250A)은 제2 도전형 드리프트 영역(232B)의 상면에 대면하는 부분을 포함할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 11에서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11에 예시한 집적회로 소자(200C)는 도 9에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200C)의 EDMOS 트랜지스터(TR2C)는 벌크 기판(102)의 활성 영역(AC) 내에 형성된 제1 도전형 웰(222C) 및 제2 도전형 드리프트 영역(232C)을 포함한다. 제1 도전형 웰(222C) 및 제2 도전형 드리프트 영역(232C)은 서로 이격되어 있다.
제1 도전형 웰(222C)은 적층 패턴(SP2)의 일단으로부터 수평 방향을 따라 드레인 영역(134)으로부터 멀어지는 방향으로 제2 거리(L22)만큼 이격된 위치에 형성되어 있다. 제1 도전형 웰(222C)과 제2 도전형 드리프트 영역(232C)과의 이격 거리(L23)는 제2 거리(L22)보다 더 클 수 있다. 제2 도전형 드리프트 영역(232C) 중 소스 영역(124)에 가장 가까운 끝 부분은 적층 패턴(SP2)의 하부에 위치될 수 있다. 따라서, 소스 영역(124)으로부터 제2 도전형 드리프트 영역(232C)까지의 수평 방향 거리보다 소스 영역(124)으로부터 적층 패턴(SP2)까지의 수평 방향 거리가 더 작을 수 있다. 이격 거리(L23)에 따른 HCI 특성 및 온 저항 특성을 고려하여, 항복 전압 및 온 저항 특성을 최적화할 수 있도록 제1 도전형 웰(222C)과 제2 도전형 드리프트 영역(232C)과의 이격 거리(L23)를 결정할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 12에서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12에 예시한 집적회로 소자(200D)는 도 9에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200D)의 EDMOS 트랜지스터(TR2D)에서, 드레인 영역(234D)은 적층 패턴(SP2)으로부터 수평 방향으로 이격된 위치에 형성되고, 제2 도전형 드리프트 영역(132)의 일부는 적층 패턴(SP2)과 드레인 영역(234D)과의 사이에 배치된다.
드레인 영역(234D)은 적층 패턴(SP2)의 측벽을 덮는 절연 스페이서(258)로부터 이격되어 있다. 드레인 영역(234D)의 상면은 제3 금속 실리사이드막(266D)으로 덮일 수 있다. 제3 금속 실리사이드막(266D)은 Ni 실리사이드막, Ti 실리사이드막, 또는 Al 실리사이드막으로 이루어질 수 있다.
도 12에 예시한 집적회로 소자(200D)에서는 적층 패턴(SP2)과 드레인 영역(234D)과의 사이에서 수평 방향으로 증가된 길이를 가지는 제2 도전형 드리프트 영역(132)으로 인해 드리프트 길이가 길어져서 제2 도전형 드리프트 영역(132) 내에서 전류 경로가 비교적 길어질 수 있다. 드레인 영역(234D)이 적층 패턴(SP2)으로부터 소스 영역(124)의 반대 방향으로 더 멀어질수록 온 저항(Ron)이 높아지는 것을 억제할 수 있다. 따라서, 필요에 따라 적층 패턴(SP2)과 드레인 영역(234D)과의 사이에 최적의 이격 거리를 유지함으로써 항복 전압 및 온 저항 특성을 최적화할 수 있다.
도 9 내지 도 12를 참조하여 설명한 집적회로 소자(200A, 200B, 200C, 200D)에서, 항복 전압, 누설 전류, 게이트-드레인 오버랩 커패시턴스, 온 저항, HCI 등과 같은 다양한 전기적 특성들의 트레이드-오프 관계를 고려한 최적의 전기적 퍼포먼스를 가지는 집적회로 소자를 얻기 위하여, 제2 도전형 드리프트 영역(132, 232B, 232C)의 폭, 및/또는 적층 패턴(SP2)과 드레인 영역(134, 234D)과의 사이의 이격 거리를 조절할 수 있다. 또한, 그 결과로서 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조들을 가지는 다양한 구조의 집적회로 소자들을 얻을 수 있다.
도 13은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 13에서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13에 예시한 집적회로 소자(200E)는 도 9에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200E)의 EDMOS 트랜지스터(TR2E)에서, 게이트 전극(250E)의 X 방향 폭은 도 9에 예시한 게이트 전극(250)의 X 방향 폭보다 더 작고, 적층 패턴(SP2E)의 X 방향 폭은 도 9에 예시한 적층 패턴(SP2)의 X 방향 폭보다 더 작다. 도 13에 예시한 집적회로 소자(200E)는 고도로 스케일링된 결과로서 미세한 셀 사이즈를 가지는 축소된 고집적 집적회로 소자에 유리하게 채용될 수 있다.
집적회로 소자(200E)의 적층 패턴(SP2E)에서, 게이트 전극(250E)으로 덮이는 부분의 X 방향 폭(X1)은 게이트 전극(250E)으로 덮이지 않는 부분의 X 방향 폭(X2)보다 더 작을 수 있다. 그러나, 본 발명의 기술적 사상의 범위 내에서 적층 패턴(SP2E) 중 게이트 전극(250E)으로 덮이는 부분의 X 방향 폭(X1)의 크기를 다양하게 설정할 수 있다. 예를 들면, 적층 패턴(SP2E) 중 게이트 전극(250E)으로 덮이는 부분의 X 방향 폭(X1)이 게이트 전극(250E)으로 덮이지 않는 부분의 X 방향 폭(X2)과 같거나 더 클 수도 있다.
도 13에 예시한 집적회로 소자(200E)에서, 게이트 전극(250E)의 X 방향 폭, 적층 패턴(SP2E)의 X 방향 폭, 및 적층 패턴(SP2E) 중 게이트 전극(250E)으로 덮이는 부분의 X 방향 폭(X1)을 적절히 선택함으로써, 항복 전압 및 온 저항 특성을 최적화할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 13에서, 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14를 참조하면, 집적회로 소자(300)의 벌크 기판(102)은 수평 방향 (X 방향 또는 Y 방향)으로 서로 이격된 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 포함한다.
일부 실시예들에서, 제1 영역(I)은 비교적 높은 동작 전압이 인가되는 고전압 트랜지스터가 형성되는 고전압 영역이고, 제2 영역(II) 및 제3 영역(III)은 각각 비교적 낮은 동작 전압이 인가되는 저전압 트랜지스터가 형성되는 저전압 영역일 수 있다. 본 명세서에서, 고전압 트랜지스터는 동작 전압이 1.0 V를 초과하는 트랜지스터를 의미하고, 저전압 트랜지스터는 동작 전압이 1.0 V 이하인 트랜지스터를 의미할 수 있다.
제1 영역(I)은 문턱 전압이 비교적 높고, 스위칭 속도가 빠르지 않더라도 신뢰성이 높은 트랜지스터가 형성되는 영역일 수 있다. 제1 영역(I)은 외부의 데이터를 집적회로 소자(300)의 내부 회로에 입력하거나, 집적회로 소자(300)의 내부 회로로부터 데이터를 외부로 출력하는 기능을 수행하는 주변 회로들이 형성된 주변회로 영역일 수 있다. 제1 영역(I)에 I/O 회로용 고전압 스위칭 소자, RF 회로용 고전압 트랜시버(transceiver), 전력 증폭기, 컨버터(converter), 인버터(inverter), 부스터(booster), 또는 ESD (electrostatic discharge) 보호 회로의 일부가 형성될 수 있으나, 본 발명의 기술적 사상이 상기 예시한 회로들에 한정되는 것은 아니다.
제2 영역(II) 및 제3 영역(III)은 각각 문턱 전압이 비교적 낮고 스위칭 속도가 빠른 트랜지스터가 형성되는 영역일 수 있다. 제2 영역(II) 및 제3 영역(III)은 각각 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역의 일부일 수 있다. 제2 영역(II) 및 제3 영역(III)은 각각 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 셀 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
제1 영역(I)에는 제1 트랜지스터(TR31)가 형성될 수 있다. 제1 트랜지스터(TR31)는 도 1a 및 도 1b를 참조하여 설명한 EDMOS 트랜지스터(TR1)와 동일한 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I)에 형성되는 제1 트랜지스터(TR31)는 도 2 내지 도 7을 참조하여 설명한 EDMOS 트랜지스터(TR1A, TR1B, TR1C, TR1D, TR1E, TR1F) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 EDMOS 트랜지스터들로부터 선택되는 적어도 하나의 EDMOS 트랜지스터 구조를 가질 수 있다.
제2 영역(II)은 벌크 기판(102), 매립 절연막(304), 및 반도체 바디(306)가 차례로 적층된 SOI 구조물을 포함할 수 있다. 제2 영역(II)에 형성된 제2 트랜지스터(TR32)는 상기 SOI 구조물을 이용하여 구현된 완전 공핍형 트랜지스터일 수 있다. 제2 트랜지스터(TR32)는 제2 영역(II)에서 제1 소자분리막(312)에 의해 한정된 반도체 바디(306) 내에 있는 채널 영역(CH2)과, 채널 영역(CH2) 상에 차례로 적층된 게이트 절연막(314) 및 게이트 전극(316)과, 게이트 전극(316)의 양측에서 반도체 바디(306) 내에 형성된 한 쌍의 소스/드레인 영역(318)을 포함할 수 있다. 게이트 전극(316)의 양 측벽은 절연 스페이서(320)로 덮일 수 있다.
제3 영역(III)에서 제2 소자분리막(332)에 의해 벌크 기판(102)에 활성 영역(AC3)이 정의될 수 있다. 제3 영역(III)에는 제3 트랜지스터(TR33)가 형성될 수 있다. 제3 트랜지스터(TR33)는 활성 영역(AC3) 상에 차례로 적층된 게이트 절연막(334) 및 게이트 전극(336)과, 게이트 전극(336)의 양측에서 활성 영역(AC3) 내에 형성된 한 쌍의 소스/드레인 영역(338)을 포함할 수 있다. 제3 트랜지스터(TR33)의 채널 영역(CH3)은 벌크 기판(102)의 활성 영역(AC3) 내에서 한 쌍의 소스/드레인 영역(338) 사이에 위치될 수 있다. 게이트 전극(336)의 양 측벽은 절연 스페이서(340)로 덮일 수 있다.
도 14에 예시한 집적회로 소자(300)에서, 제1 트랜지스터(TR31)의 매립 절연 패턴(104)은 제2 영역(II)에 있는 매립 절연막(304)과 동일 레벨(LV1)에 있고, 제1 트랜지스터(TR31)의 반도체 바디 패턴(106)은 제2 영역(II)에 있는 반도체 바디(306)와 동일 레벨(LV2)에 있을 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 벌크 기판(102)의 상면으로부터의 수직 방향(Z 방향) 거리를 의미할 수 있다. 또한, 제1 트랜지스터(TR31)의 매립 절연 패턴(104)과 제2 영역(II)에 있는 매립 절연막(304)은 동일한 물질로 이루어질 수 있다.
집적회로 소자(300)에서, 제1 영역(I)에 있는 제1 트랜지스터(TR31)의 게이트 절연막(140)은 제2 영역(II)에 있는 제2 트랜지스터(TR32)의 게이트 절연막(314) 및 제3 영역(III)에 있는 제3 트랜지스터(TR33)의 게이트 절연막(334) 중 적어도 하나의 게이트 절연막과 동일한 두께를 가질 수 있다. 일부 실시예들에서, 제1 영역(I)에 형성된 게이트 절연막(140)은 약 25 ∼ 35 Å의 비교적 얇은 두께를 가질 수 있다. 예를 들면, 제1 영역(I)에 형성된 게이트 절연막(140)은 실리콘 산화막과 하프늄 산화막을 포함하는 이중층 구조를 가질 수 있다. 이 경우, 제1 영역(I)에 형성된 게이트 절연막(140)은 약 10 ∼ 15 Å의 실리콘 산화막과, 약 15 ∼ 20 Å의 하프늄 산화막을 포함할 수 있다. 제1 영역(I)에 있는 제1 트랜지스터(TR31)의 게이트 절연막(140)을 비교적 얇게 형성함으로써 제1 트랜지스터(TR31)에서 최대 트랜스컨덕턴스(Gm)를 향상시킬 수 있으며, 이에 따라, 우수한 차단 주파수(fT) 특성을 얻을 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다. 도 15에서, 도 8b 및 도 14에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15를 참조하면, 집적회로 소자(400)는 벌크 기판(102)의 제1 영역(I)에 형성된 제1 트랜지스터(TR41)를 포함할 수 있다.
제1 트랜지스터(TR41)는 도 8a 및 도 8b를 참조하여 설명한 EDMOS 트랜지스터(TR2)와 동일한 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I)에 형성되는 제1 트랜지스터(TR41)는 도 9 내지 도 13을 참조하여 설명한 EDMOS 트랜지스터(TR2A, TR2B, TR2C, TR2D, TR2E) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조를 가지는 EDMOS 트랜지스터들로부터 선택되는 적어도 하나의 EDMOS 트랜지스터 구조를 가질 수 있다.
제2 영역(II)에는 완전 공핍형 트랜지스터인 제2 트랜지스터(TR42)가 형성되고, 제3 영역(III)에는 제3 트랜지스터(TR43)가 형성될 수 있다. 제2 트랜지스터(TR42) 및 제3 트랜지스터(TR43)에 대한 구체적인 구성은 도 14를 참조하여 설명한 제2 트랜지스터(TR32) 및 제3 트랜지스터(TR33)에 대하여 설명한 바와 같다.
도 15에 예시한 집적회로 소자(400)에서, 제1 트랜지스터(TR41)의 매립 절연 패턴(104)은 제2 영역(II)에 있는 매립 절연막(304)과 동일 레벨(LV3)에 있고, 제1 트랜지스터(TR41)의 반도체 바디 패턴(206)은 제2 영역(II)에 있는 반도체 바디(306)와 동일 레벨(LV4)에 있을 수 있다. 또한, 제1 트랜지스터(TR41)의 매립 절연 패턴(104)과 제2 영역(II)에 있는 매립 절연막(304)은 동일한 물질로 이루어질 수 있다.
집적회로 소자(400)에서, 제1 영역(I)에 있는 제1 트랜지스터(TR41)의 게이트 절연막(240)은 제2 영역(II)에 있는 제2 트랜지스터(TR42)의 게이트 절연막(314) 및 제3 영역(III)에 있는 제3 트랜지스터(TR43)의 게이트 절연막(334) 중 적어도 하나의 게이트 절연막과 동일한 두께를 가질 수 있다. 게이트 절연막(240)에 대한 보다 상세한 구성은 도 14를 참조하여 게이트 절연막(140)에 대하여 설명한 바와 대체로 동일하다. 제1 영역(I)에 있는 제1 트랜지스터(TR41)의 게이트 절연막(240)을 비교적 얇게 형성함으로써 제1 트랜지스터(TR41)에서 최대 트랜스컨덕턴스(Gm)를 향상시킬 수 있으며, 이에 따라, 우수한 차단 주파수(fT) 특성을 얻을 수 있다.
도 16a 내지 도 16g는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16g를 참조하여 도 4에 예시한 집적회로 소자(100C) 및 이로부터 변형 및 변경된 구조를 가지는 집적회로 소자들의 예시적인 제조 방법을 설명한다. 도 16a 내지 도 16g에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 16a를 참조하면, 벌크 기판(102), 매립 절연막(BOX), 및 탑 반도체층(TS)을 포함하는 SOI 웨이퍼(WF)를 준비하고, SOI 웨이퍼(WF) 상에서 탑 반도체층(TS)의 일부 영역을 덮는 마스크 패턴(M1)을 형성한다.
매립 절연막(304)은 실리콘 산화막으로 이루어질 수 있다. 탑 반도체층(TS)은 반도체, 예를 들면 실리콘으로 이루어질 수 있다. 마스크 패턴(M1)은 산화막, 질화막, 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있다.
도 16a에 예시한 SOI 웨이퍼(WF)로부터 도 14에 예시한 집적회로 소자(300) 또는 도 15에 예시한 집적회로 소자(400)를 형성하는 경우, SOI 웨이퍼(WF)의 벌크 기판(102)은 도 14 또는 도 15에 예시한 제1 영역(I), 제2 영역(II), 및 제3 영역(III)을 포함할 수 있으며, 제1 영역(I)에서는 도 16a에 예시한 바와 같이 탑 반도체층(TS)의 상면 중 일부만 마스크 패턴(M1)으로 덮이고 제2 영역(II) 상에서는 탑 반도체층(TS)이 마스크 패턴(M1)으로 완전히 덮이도록 마스크 패턴(M1)을 형성할 수 있다. 제3 영역(III) 상에 있는 탑 반도체층(TS)은 마스크 패턴(M1)으로 덮이지 않을 수 있다.
도 16b를 참조하면, 마스크 패턴(M1)을 식각 마스크로 이용하여 도 16a에 예시한 매립 절연막(BOX) 및 탑 반도체층(TS) 각각의 일부를 이방성 식각하여 벌크 기판(102) 상에 매립 절연 패턴(104) 및 반도체 바디 패턴(106)을 포함하는 적층 패턴(SP1)을 형성한다. 적층 패턴(SP1)과 적층 패턴(SP1)에 의해 덮이는 벌크 기판(102)의 일부는 SOI 영역(102A)을 구성할 수 있다.
도 14에 예시한 집적회로 소자(300) 또는 도 15에 예시한 집적회로 소자(400)를 형성하는 경우, 제1 영역(I)에서 도 16b에 예시한 바와 같은 적층 패턴(SP1)을 형성하는 동안 제2 영역(II) 상에서는 매립 절연막(BOX) 및 탑 반도체층(TS)이 그대로 남아 있고, 제3 영역(III) 상에서는 매립 절연막(BOX) 및 탑 반도체층(TS)이 제거되어 벌크 기판(102)의 상면이 노출될 수 있다.
도 16c를 참조하면, 도 16b의 결과물로부터 마스크 패턴(M1)을 제거한 후, 벌크 기판(102) 내에 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132)을 순차적으로 형성한다.
제1 도전형 웰(122)을 형성하기 위하여 벌크 기판(102) 내에 B와 같은 P 형 불순물 이온을 주입하고, 제2 도전형 드리프트 영역(132)을 형성하기 위하여 벌크 기판(102) 내에 P 또는 As와 같은 N 형 불순물 이온을 주입할 수 있다. 상기 P 형 불순물 이온 주입 공정 및 상기 N 형 불순물 이온 주입 공정을 수행하기 전에, 도 16b의 결과물 상에 보호막(도시 생략)을 형성하고, 상기 보호막을 통해 불순물 이온 주입 공정을 수행한 후, 상기 보호막을 제거할 수 있다. 상기 보호막은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 P 형 불순물 이온 주입 공정시 사용되는 이온주입 마스크 패턴과, 상기 N 형 불순물 이온 주입 공정시 사용되는 이온주입 마스크 패턴의 형상 및 크기를 변형시킴으로써 본 발명의 기술적 사상에 의한 실시예들에 따른 다양한 구조의 집적회로 소자들을 제조할 수 있다. 일부 실시예들에서, 도 5에 예시한 집적회로 소자(100D)를 형성하기 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 대신 도 5에 예시한 제1 도전형 웰(122D) 및 제2 도전형 드리프트 영역(132D)을 형성할 수 있다. 다른 일부 실시예들에서, 도 6에 예시한 집적회로 소자(100E)를 형성하기 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 대신 도 6에 예시한 제1 도전형 웰(122E) 및 제2 도전형 드리프트 영역(132E)을 형성할 수 있다.
도 16d를 참조하면, 도 16c의 결과물 상에 게이트 절연막(140) 및 게이트 전극(150)을 형성한 후, 게이트 절연막(140) 및 게이트 전극(150) 각각의 측벽들을 덮는 절연 스페이서(156)를 형성한다.
게이트 절연막(140) 및 게이트 전극(150)을 형성하기 위하여, 도 16c의 결과물 전면을 덮는 예비 게이트 절연막 및 예비 게이트 전극층을 차례로 형성한 후, 이들을 패터닝하여, 게이트 절연막(140) 및 게이트 전극(150)이 남도록 할 수 있다. 절연 스페이서(156)를 형성하기 위하여, 게이트 전극(150)이 형성된 결과물을 컨포멀(conformal)하게 덮는 절연막을 형성한 후, 상기 절연막을 에치백할 수 있다. 상기 절연막은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
절연 스페이서(156) 중 게이트 전극(150)의 제2 게이트 부분(150B)의 측벽을 덮는 부분은 적층 구조(SP1)의 측벽을 함께 덮도록 형성될 수 있다. 절연 스페이서(156)가 형성된 후, 절연 스페이서(156)의 높이는 위치에 따라 다를 수 있다. 예를 들면, 절연 스페이서(156) 중 게이트 전극(150)의 제1 게이트 부분(150A)의 측벽을 덮는 부분의 높이(H1)보다 게이트 전극(150)의 제2 게이트 부분(150B)의 측벽을 덮는 부분의 높이(H2)가 더 클 수 있다.
도 16e를 참조하면, 제1 도전형 웰(122) 내에 소스 영역(124)을 형성하고, 제2 도전형 드리프트 영역(132) 내에 드레인 영역(134)을 형성한다.
소스 영역(124) 및 드레인 영역(134)을 형성하기 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 내에 각각 P 또는 As와 같은 N 형 불순물 이온을 주입할 수 있다. 일부 실시예들에서, 소스 영역(124) 및 드레인 영역(134)을 형성하기 전에, 도 16d의 결과물 상에 보호막(도시 생략)을 형성하고, 상기 보호막을 통해 불순물 이온 주입 공정을 수행할 수 있다. 상기 보호막은 소스 영역(124) 및 드레인 영역(134)이 형성된 후 제거될 수 있다. 상기 보호막은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 소스 영역(124) 및 드레인 영역(134)은 각각 절연 스페이서(156)에 의해 자기정렬되는 위치에 형성될 수 있다.
일부 실시예들에서, 도 2에 예시한 집적회로 소자(100A)를 형성하기 위하여 제1 도전형 웰(122) 내에 도 2에 예시한 바디 콘택 영역(126)을 더 형성할 수 있다. 다른 일부 실시예들에서, 도 3에 예시한 집적회로 소자(100B)를 형성하기 위하여 제1 도전형 웰(122) 내에 도 3에 예시한 바디 콘택 영역(126) 및 소스 필드 절연막(128)을 더 형성할 수 있다. 소스 필드 절연막(128)은 STI(shallow trench isolation) 공정에 의해 형성될 수 있다. 소스 필드 절연막(128)은 산화막으로 이루어질 수 있다. 바디 콘택 영역(126) 형성 공정과, 소스 영역(124) 및 드레인 영역(134)의 형성 공정의 진행 순서는 특별히 제한되지 않는다. 바디 콘택 영역(126)은 소스 영역(124) 및 드레인 영역(134)의 형성 전 또는 후에 형성될 수 있다.
일부 실시예들에서, 도 7에 예시한 집적회로 소자(100F)를 형성하기 위하여, 도 16e에 예시한 드레인 영역(134) 대신, 제2 도전형 드리프트 영역(132) 내에서 적층 패턴(SP1)으로부터 수평 방향으로 이격된 위치에 있는 드레인 영역(134F)을 형성할 수 있다.
도 16f를 참조하면, 도 16e의 결과물에 대하여 샐리사이드(salicide) 공정에 의해 제1 내지 제3 금속 실리사이드막(162, 164, 166)을 형성하여 도 4에 예시한 EDMOS 트랜지스터(TR1C)를 형성할 수 있다.
일부 실시예들에서, 도 7에 예시한 바와 같이 드레인 영역(134F)이 제2 도전형 드리프트 영역(132) 내에서 적층 패턴(SP1)으로부터 수평 방향으로 이격된 위치에 배치된 경우에는 드레인 영역(134F)의 상면 위에 금속 실리사이드막(166F)이 형성될 수 있다. 도 1b에 예시한 집적회로 소자(100)를 형성하는 경우, 도 16f를 참조하여 설명한 샐리사이드 공정은 생략될 수 있다.
도 16g를 참조하면, 도 16f의 결과물 상에 절연 캡핑층(182) 및 층간절연막(184)을 차례로 형성한 후, 층간절연막(184) 및 절연 캡핑층(182) 각각의 일부를 식각하여, 소스 영역(124) 상의 제2 금속 실리사이드막(164)과, 드레인 영역(134) 상의 제3 금속 실리사이드막(166)을 노출시키는 복수의 콘택홀(CH)을 형성하고, 복수의 콘택홀(CH) 내부를 채우는 복수의 도전성 콘택 플러그(186)를 형성할 수 있다. 복수의 도전성 콘택 플러그(186)는 도 1a에 예시한 복수의 콘택(CT)을 구성할 수 있다.
도 16a에 예시한 SOI 웨이퍼(WF)로부터 도 14에 예시한 집적회로 소자(300)를 형성하는 경우, 벌크 기판(102)의 제1 영역(I) 상에는 도 16a 내지 도 16f를 참조하여 설명한 바와 같은 공정에 따라 도 1b에 예시한 EDMOS 트랜지스터(TR1)와 같은 구조를 가지는 제1 트랜지스터(TR31)를 형성하고, 제2 영역(II) 상에는 제2 트랜지스터(TR32)를 형성하고, 제3 영역(III) 상에는 제3 트랜지스터(TR33)를 형성할 수 있다. 제1 트랜지스터(TR31), 제2 트랜지스터(TR32), 및 제3 트랜지스터(TR33) 각각의 구성 요소들의 형성 순서는 다양하게 정해질 수 있다. 일부 실시예들에서, 제1 트랜지스터(TR31), 제2 트랜지스터(TR32), 및 제3 트랜지스터(TR33) 각각의 구성 요소들 중 적어도 일부는 동시에 형성될 수 있다.
도 16a 내지 도 16g를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 도 16a에 예시한 SOI 웨이퍼(WF)를 가공하여 벌크 기판(102)의 일부 영역 위에 적층 패턴(SP1)이 남아 있도록 하여 SOI 영역(102A)을 포함하는 EDMOS 트랜지스터(TR1C)를 형성할 수 있다. 적층 패턴(SP1)에 포함된 비교적 두꺼운 매립 절연 패턴(104)을 이용하여 게이트 전극(150)과 제2 도전형 드리프트 영역(132)과의 사이에 비교적 큰 거리를 유지함으로써 게이트 전극(150) 내에서의 수직 전계를 줄일 수 있으며, 그에 따라 EDMOS 트랜지스터(TR1C)에서 HCI 및 게이트-드레인 오버랩 커패시턴스(Cgd)를 최소화하고 오프 상태에서의 누설 전류를 억제하여 우수한 차단 주파수 (fT) 특성을 얻을 수 있다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 17a 내지 도 17d를 참조하여 도 9에 예시한 집적회로 소자(200A) 및 이로부터 변형 및 변경된 구조를 가지는 집적회로 소자들의 예시적인 제조 방법을 설명한다. 도 17a 내지 도 17d에 있어서, 도 1a 내지 도 16g에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 17a를 참조하면, 도 16a 내지 도 16c를 참조하여 설명한 바와 유사한 방법으로 벌크 기판(102) 상에 매립 절연 패턴(104) 및 반도체 바디 패턴(106)을 포함하는 적층 패턴(SP1)을 형성하고, 벌크 기판(102) 내에 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132)을 형성한다.
일부 실시예들에서, 도 10에 예시한 집적회로 소자(200B)를 형성하기 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 대신 도 10에 예시한 제1 도전형 웰(222B) 및 제2 도전형 드리프트 영역(232B)을 형성할 수 있다. 다른 일부 실시예들에서, 도 11에 예시한 집적회로 소자(200C)를 형성하기 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 대신 도 11에 예시한 제1 도전형 웰(222C) 및 제2 도전형 드리프트 영역(232C)을 형성할 수 있다.
그 후, 도 16d를 참조하여 설명한 바와 유사한 방법으로 벌크 기판(102) 상에 게이트 절연막(240) 및 게이트 전극(250)을 형성하고, 게이트 절연막(240) 및 게이트 전극(250) 각각의 측벽들을 덮는 제1 절연 스페이서(256)와, 적층 패턴(SP1)의 측벽을 덮는 제2 절연 스페이서(258)를 형성한다.
게이트 절연막(240) 및 게이트 전극(250)은 적층 패턴(SP1)의 일부만 덮도록 형성될 수 있다.
제1 절연 스페이서(256) 및 제2 절연 스페이서(258)를 형성하기 위하여 게이트 전극(250)이 형성된 결과물을 컨포멀하게 덮는 절연막을 형성한 후, 상기 절연막을 에치백할 수 있다. 제1 절연 스페이서(256) 및 제2 절연 스페이서(258)는 상기 절연막으로부터 동시에 얻어질 수 있다. 제1 절연 스페이서(256) 중 게이트 전극(250)의 제2 게이트 부분(250B)을 덮는 부분은 반도체 바디 패턴(106) 위에 형성될 수 있다. 제1 절연 스페이서(256) 중 게이트 전극(250)의 제1 게이트 부분(250A)을 덮는 부분과 게이트 전극(250)의 제2 게이트 부분(250B)을 덮는 부분은 대략 동일한 높이(H3)를 가질 수 있다. 제1 절연 스페이서(256) 및 제2 절연 스페이서(258)가 형성된 후, 게이트 전극(250)의 제2 게이트 부분(250B)의 주변에서 반도체 바디 패턴(106)의 상면이 노출될 수 있다.
도 17b를 참조하면, 도 16e를 참조하여 설명한 바와 유사한 방법으로 소스 영역(124) 및 드레인 영역(134)을 형성한다. 단, 본 예에서는 소스 영역(124) 및 드레인 영역(134)의 형성을 위하여 제1 도전형 웰(122) 및 제2 도전형 드리프트 영역(132) 내에 N 형 불순물 이온을 주입하는 동안, 반도체 바디 패턴(106)의 노출된 상면을 통해 반도체 바디 패턴(106) 내에 N 형 불순물 이온을 주입한다. 반도체 바디 패턴(106)의 노출된 상면을 통해 주입된 N 형 불순물 이온들은 후속 열처리에 의해 반도체 바디 패턴(106) 내에 확산될 수 있다. 그 결과, 도핑된 반도체로 이루어지는 도전성 막인 반도체 바디 패턴(206)을 포함하는 적층 패턴(SP2)이 얻어질 수 있다.
일부 실시예들에서, 제1 도전형 웰(122) 내에 도 2에 예시한 바디 콘택 영역(126)을 더 형성할 수 있다. 다른 일부 실시예들에서, 제1 도전형 웰(122) 내에 도 3에 예시한 바디 콘택 영역(126) 및 소스 필드 절연막(128)을 더 형성할 수 있다. 일부 실시예들에서, 도 12에 예시한 집적회로 소자(200D)를 형성하기 위하여, 도 17b에 예시한 드레인 영역(134) 대신 도 12에 예시한 드레인 영역(234D)을 형성할 수 있다.
도 17c를 참조하면, 도 16f를 참조하여 설명한 바와 유사한 방법으로, 도 17b의 결과물 상에 제1 내지 제3 금속 실리사이드막(262, 264, 266)을 형성하여 도 9에 예시한 EDMOS 트랜지스터(TR2A)를 형성할 수 있다.
일부 실시예들에서, 도 12에 예시한 바와 같이 드레인 영역(234D)이 제2 도전형 드리프트 영역(132) 내에서 적층 패턴(SP2)으로부터 수평 방향으로 이격된 위치에 배치된 경우에는 드레인 영역(234D)의 상면 위에 금속 실리사이드막(266D)이 형성될 수 있다. 도 8b에 예시한 집적회로 소자(200)를 형성하는 경우, 도 17c를 참조하여 설명한 샐리사이드 공정은 생략될 수 있다.
도 17d를 참조하면, 도 16g를 참조하여 설명한 바와 유사한 방법으로, 도 17c의 결과물 상에 절연 캡핑층(182) 및 층간절연막(184)을 차례로 형성한 후, 층간절연막(184) 및 절연 캡핑층(182) 각각의 일부를 식각하여 복수의 콘택홀(CH)을 형성하고, 복수의 콘택홀(CH) 내부를 채우는 복수의 도전성 콘택 플러그(186)를 형성할 수 있다. 복수의 도전성 콘택 플러그(186)는 도 8a에 예시한 복수의 콘택(CT)을 구성할 수 있다.
일부 실시예들에서, 도 16a에 예시한 SOI 웨이퍼(WF)로부터 도 15에 예시한 집적회로 소자(400)를 형성하는 경우, 벌크 기판(102)의 제1 영역(I) 상에는 도 17a 내지 도 17d를 참조하여 설명한 바와 같은 공정에 따라 도 8b에 예시한 EDMOS 트랜지스터(TR2)와 같은 구조를 가지는 제1 트랜지스터(TR41)를 형성하고, 제2 영역(II) 상에는 제2 트랜지스터(TR42)를 형성하고, 제3 영역(III) 상에는 제3 트랜지스터(TR43)를 형성할 수 있다. 제1 트랜지스터(TR41), 제2 트랜지스터(TR42), 및 제3 트랜지스터(TR43) 각각의 구성 요소들의 형성 순서는 다양하게 정해질 수 있다. 일부 실시예들에서, 제1 트랜지스터(TR41), 제2 트랜지스터(TR42), 및 제3 트랜지스터(TR43) 각각의 구성 요소들 중 적어도 일부는 동시에 형성될 수 있다.
도 17a 내지 도 17d를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 도 16a에 예시한 SOI 웨이퍼(WF)를 가공하여 벌크 기판(102)의 일부 영역 위에 적층 패턴(SP2)이 남아 있도록 하여 SOI 영역(102A)을 포함하는 EDMOS 트랜지스터(TR2A)를 형성할 수 있다. 적층 패턴(SP2)에 포함된 비교적 두꺼운 매립 절연 패턴(104)을 이용하여 게이트 전극(250)과 제2 도전형 드리프트 영역(132)과의 사이에 비교적 큰 거리를 유지함으로써 게이트 전극(250) 내에서의 수직 전계를 줄일 수 있다. 또한, 적층 패턴(SP2)에 포함된 반도체 바디 패턴(206)을 필드 플레이트로 이용함으로써 제2 도전형 드리프트 영역(132) 내에서 드리프트하는 전자들의 양을 증가시킬 수 있으며, 이에 따라 전류 구동 능력을 향상시키고 온 저항을 감소시켜 집적회로 소자의 전기적 퍼포먼스를 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
104: 매립 절연 패턴, 106, 206: 반도체 바디 패턴, 122: 제1 도전형 웰, 124: 소스 영역, 132: 제2 도전형 드리프트 영역, 134: 드레인 영역, 140: 게이트 절연막, 150: 게이트 전극.

Claims (20)

  1. 벌크 기판과,
    상기 벌크 기판 내에 있는 제1 도전형 웰 및 제2 도전형 드리프트(drift) 영역과,
    상기 벌크 기판 상에 배치되고, 상기 제2 도전형 드리프트 영역 상의 매립 절연 패턴과, 상기 매립 절연 패턴 상의 반도체 바디 패턴을 포함하는 적층 패턴과,
    상기 제1 도전형 웰의 상면 위와 상기 적층 패턴의 측벽 및 상면 위에 배치된 게이트 절연막과,
    상기 게이트 절연막 상에 배치되고, 상기 게이트 절연막을 사이에 두고 상기 제1 도전형 웰에 대면하는 제1 게이트 부분과, 상기 적층 패턴 및 상기 게이트 절연막을 사이에 두고 상기 제2 도전형 드리프트 영역에 대면하는 제2 게이트 부분을 포함하는 게이트 전극과,
    상기 제1 도전형 웰 내에 있는 소스 영역과,
    상기 제2 도전형 드리프트 영역 내에 있는 드레인 영역과,
    상기 드레인 영역에 인접한 위치에서 상기 적층 패턴의 측벽을 적어도 부분적으로 덮는 절연 스페이서를 포함하고,
    상기 드레인 영역은 상기 제2 도전형 드리프트 영역 내에서 상기 절연 스페이서에 의해 자기정렬되는 위치에 있는 집적회로 소자.
  2. 제1항에 있어서,
    상기 매립 절연 패턴의 평면 형상과 상기 반도체 바디 패턴의 평면 형상은 실질적으로 동일한 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 전극의 측벽들과 상기 적층 패턴의 측벽들을 적어도 부분적으로 덮는 절연 스페이서를 더 포함하고,
    상기 절연 스페이서 중 상기 제1 게이트 부분의 측벽을 적어도 부분적으로 덮는 제1 부분의 높이와 상기 제2 게이트 부분의 측벽을 적어도 부분적으로 덮는 제2 부분의 높이는 서로 다른 집적회로 소자.
  4. 제1항에 있어서,
    상기 매립 절연 패턴은 상기 게이트 전극에 의해 덮이지 않는 제1 국부 영역을 포함하고,
    상기 반도체 바디 패턴은 상기 게이트 전극에 의해 덮이지 않는 제2 국부 영역을 포함하고,
    상기 제1 국부 영역 및 상기 제2 국부 영역은 각각 상기 게이트 전극과 상기 드레인 영역과의 사이에 배치된 집적회로 소자.
  5. 제4항에 있어서,
    상기 게이트 전극의 측벽들을 적어도 부분적으로 덮는 제1 절연 스페이서와,
    상기 드레인 영역에 인접한 위치에서 상기 적층 패턴의 측벽을 적어도 부분적으로 덮는 제2 절연 스페이서를 더 포함하고,
    상기 제1 절연 스페이서의 일부는 상기 반도체 바디 패턴의 상면 위에서 상기 게이트 전극의 측벽을 적어도 부분적으로 덮고,
    상기 제2 절연 스페이서는 상기 제1 절연 스페이서로부터 이격된 위치에서 상기 반도체 바디 패턴의 측벽을 적어도 부분적으로 덮는 집적회로 소자.
  6. 제4항에 있어서,
    상기 게이트 전극과 수평 방향으로 이격된 위치에서 상기 반도체 바디 패턴 상에 있는 금속 실리사이드막을 더 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 드레인 영역으로부터 상기 게이트 전극까지의 제1 수평 거리는 상기 드레인 영역으로부터 상기 적층 패턴까지의 제2 수평 거리보다 더 크고,
    상기 반도체 바디 패턴은 도핑된 반도체 물질로 이루어지는 집적회로 소자.
  8. 삭제
  9. 제1항에 있어서,
    상기 절연 스페이서는 제1 절연 스페이서이고,
    상기 적층 패턴과 상기 드레인 영역과의 사이에서 상기 적층 패턴의 측벽을 적어도 부분적으로 덮는 제2 절연 스페이서를 더 포함하고,
    상기 드레인 영역은 상기 제2 절연 스페이서로부터 이격된 집적회로 소자.
  10. 제1항에 있어서,
    상기 제1 도전형 웰 및 상기 제2 도전형 드리프트 영역은 상기 벌크 기판의 상면에서 서로 접하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 제1 도전형 웰 및 상기 제2 도전형 드리프트 영역은 서로 이격된 집적회로 소자.
  12. 기판과,
    상기 기판 내에 있는 제1 도전형 웰 및 제2 도전형 드리프트 영역과,
    상기 제2 도전형 드리프트 영역 상의 매립 절연 패턴과,
    상기 매립 절연 패턴 상의 반도체 바디 패턴과,
    상기 제1 도전형 웰과 상기 반도체 바디 패턴 상에 배치되고, 상기 반도체 바디 패턴의 측벽을 적어도 부분적으로 덮는 연장부를 가지는 게이트 절연막과,
    상기 게이트 절연막 위에서 상기 제1 도전형 웰의 적어도 일부 및 상기 반도체 바디 패턴의 적어도 일부를 덮으며, 상기 게이트 절연막의 상기 연장부에 대면하는 단차부를 가지는 게이트 전극과,
    상기 제1 도전형 웰 내에 있는 소스 영역과,
    상기 제2 도전형 드리프트 영역 내에 있는 드레인 영역과,
    상기 게이트 전극의 양측벽들을 적어도 부분적으로 덮는 절연 스페이서를 포함하고,
    상기 절연 스페이서 중 상기 게이트 전극의 상기 양측벽들 중 제1 측벽을 적어도 부분적으로 덮는 제1 부분의 높이와 상기 게이트 전극의 상기 양측벽들 중 제2 측벽을 적어도 부분적으로 덮는 제2 부분의 높이는 서로 다른 집적회로 소자.
  13. 제12항에 있어서,
    상기 매립 절연 패턴 상의 반도체 바디 패턴을 포함하는 필드 플레이트(field plate)를 더 포함하고,
    상기 드레인 영역으로부터 상기 게이트 전극까지의 제1 거리는 상기 드레인 영역으로부터 상기 필드 플레이트까지의 제2 거리보다 더 큰 집적회로 소자.
  14. 제12항에 있어서,
    상기 게이트 전극은 상기 반도체 바디 패턴과 수직으로 오버랩되지 않는 제1 게이트 부분과, 상기 반도체 바디 패턴과 수직으로 오버랩되는 제2 게이트 부분을 포함하고,
    상기 제1 게이트 부분은 상기 제2 도전형 드리프트 영역의 일부를 오버랩하는 집적회로 소자.
  15. 제12항에 있어서,
    상기 반도체 바디 패턴은 도핑된 실리콘으로 이루어지는 집적회로 소자.
  16. 제12항에 있어서,
    상기 매립 절연 패턴 상의 반도체 바디 패턴을 포함하는 필드 플레이트를 더 포함하고,
    상기 필드 플레이트는 상기 반도체 바디 패턴 중 상기 게이트 전극에 의해 덮이지 않는 국부 영역을 덮는 금속 실리사이드막을 포함하는 집적회로 소자.
  17. 수평 방향으로 이격된 제1 영역 및 제2 영역을 가지는 벌크 기판과,
    상기 제2 영역 상에서 상기 벌크 기판을 덮는 매립 절연막과,
    상기 제2 영역 상에서 상기 매립 절연막 상에 있는 반도체 바디와,
    상기 제1 영역에서 상기 벌크 기판 내에 제1 채널 영역을 가지는 제1 트랜지스터와,
    상기 제2 영역 상에서 상기 반도체 바디 내에 제2 채널 영역을 가지는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는
    상기 제1 영역에서 상기 벌크 기판 내에 형성된 제1 도전형 웰 및 제2 도전형 드리프트 영역과,
    상기 제2 도전형 드리프트 영역 상의 매립 절연 패턴과,
    상기 매립 절연 패턴 상의 반도체 바디 패턴과,
    상기 제1 도전형 웰, 상기 매립 절연 패턴, 및 상기 반도체 바디 패턴을 적어도 부분적으로 덮는 제1 게이트 전극을 포함하고,
    상기 매립 절연 패턴은 상기 벌크 기판에 대하여 상기 매립 절연막과 동일 레벨에 있고,
    상기 반도체 바디 패턴은 상기 벌크 기판에 대하여 상기 반도체 바디와 동일 레벨에 있는 집적회로 소자.
  18. 제17항에 있어서,
    상기 제1 트랜지스터는
    상기 제1 도전형 웰 내에 있는 소스 영역과,
    상기 제2 도전형 드리프트 영역 내에 있는 드레인 영역과,
    상기 제1 도전형 웰과 상기 제1 게이트 전극과의 사이 및 상기 반도체 바디 패턴과 상기 제1 게이트 전극과의 사이에 개재된 제1 게이트 절연막을 더 포함하고,
    상기 제2 트랜지스터는
    상기 반도체 바디 내에 있는 한 쌍의 소스/드레인 영역과,
    상기 반도체 바디를 상에 있는 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 있는 제2 게이트 전극을 포함하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 동일한 두께를 가지는 집적회로 소자.
  20. 제17항에 있어서,
    상기 제1 트랜지스터는 고전압 트랜지스터이고, 상기 제2 트랜지스터는 저전압 트랜지스터인 집적회로 소자.
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