CN111613663A - Ldmos器件及其制作方法 - Google Patents

Ldmos器件及其制作方法 Download PDF

Info

Publication number
CN111613663A
CN111613663A CN201910141854.4A CN201910141854A CN111613663A CN 111613663 A CN111613663 A CN 111613663A CN 201910141854 A CN201910141854 A CN 201910141854A CN 111613663 A CN111613663 A CN 111613663A
Authority
CN
China
Prior art keywords
gate
layer
isolation structure
substrate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910141854.4A
Other languages
English (en)
Other versions
CN111613663B (zh
Inventor
陈德艳
李茂�
辜良智
郑大燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910141854.4A priority Critical patent/CN111613663B/zh
Priority to US16/601,820 priority patent/US11121252B2/en
Publication of CN111613663A publication Critical patent/CN111613663A/zh
Priority to US17/400,393 priority patent/US20210376145A1/en
Application granted granted Critical
Publication of CN111613663B publication Critical patent/CN111613663B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种LDMOS器件及其制作方法，所述LDMOS器件包括：衬底，所述衬底内形成有漂移区；栅极结构，位于所述漂移区一侧的所述衬底上，并覆盖部分所述漂移区；漏极区，位于所述栅极结构一侧的漂移区内；位于所述衬底上的隔离结构，所述隔离结构位于所述漏极区与所述栅极结构之间；栅电极，位于所述栅极结构上且电连接所述栅极结构；漏电极，位于所述漏极区上且电连接所述漏极区；阻挡层，保形覆盖所述栅电极和所述漏电极之间的漂移区和隔离结构；位于所述阻挡层上的沟槽电极，所述沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部。所述LDMOS器件提高了器件击穿电压，且不会增大导通电阻。

Description

LDMOS器件及其制作方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种LDMOS器件及其制作方法。
背景技术
横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)晶体管，由于其更容易与互补金属氧化物半导体(ComplementaryMetal Oxide Semiconductors，CMOS)的逻辑工艺兼容而被广泛应的用于功率集成电路中。而在功率集成电路中，器件的源漏击穿电压-导通电阻(BVDss-Rdson)特性对于设计高效的功率应用电路具有重要意义。
通常，LDMOS的Rdson和BVDss是相互制约的两个性能。如果Rdson减小，BVDss很可能降低，反之亦然。因此，如何提高BVDss，且不增大Rdson，成为亟待解决的问题。
发明内容
本发明实施例提供一种LDMOS器件及其制作方法，提高了器件击穿电压，且不会增大导通电阻。
为解决上述问题，本发明实施例提供一种LDMOS器件，包括：衬底，所述衬底内形成有漂移区；栅极结构，位于所述漂移区一侧的所述衬底上，并覆盖部分所述漂移区；漏极区，位于所述栅极结构一侧的漂移区内；位于所述衬底上的隔离结构，所述隔离结构位于所述漏极区与所述栅极结构之间；栅电极，位于所述栅极结构上且电连接所述栅极结构；漏电极，位于所述漏极区上且电连接所述漏极区；阻挡层，保形覆盖所述栅电极和所述漏电极之间的漂移区和隔离结构；位于所述阻挡层上的沟槽电极，所述沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部。
此外，本发明实施例还提供了一种LDMOS器件的制造方法，包括：提供衬底，所述衬底内形成有漂移区；在所述衬底上形成栅极结构，所述栅极结构位于所述漂移区的一侧并覆盖部分所述漂移区；在所述衬底上形成隔离结构，所述隔离结构位于所述漂移区上；在所述栅极结构一侧的漂移区内形成漏极区，所述漏极区和所述栅极结构相隔离；其中，所述隔离结构位于所述栅极结构和漏极区之间，且所述隔离结构与所述栅极结构相隔离；形成所述栅极结构、隔离结构和漏极区后，形成保形覆盖所述漂移区和隔离结构的阻挡层；形成所述阻挡层后，形成漏电极、栅电极和沟槽电极，其中，所述漏电极位于所述漏极区顶部且电连接所述漏极区，所述栅电极位于所述栅极结构顶部且电连接所述栅极结构，所述沟槽电极位于所述隔离结构与所述栅极结构之间的阻挡层上，且至少覆盖部分隔离结构的顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供了一种LDMOS器件及其制作方法，在衬底上形成位于所述漏极区与所述栅极结构之间的隔离结构，并使沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部，即，沟槽电极下方朝向漏极区的一侧与衬底之间设置了隔离结构，所述隔离结构和阻挡层相当于位于沟槽电极下方朝向漏极区的一侧与衬底之间的隔离层，与隔离层仅包括阻挡层的方案相比，所述隔离结构的设置增大了所述沟槽电极下方朝向漏极区的一侧与衬底之间的隔离层厚度，使得该位置处不易发生击穿，进而提高器件击穿电压。
同时，本发明实施例不改变所述半导体结构中的其他部件(例如：衬底内的功能区布局、各功能区的离子注入浓度，以及栅源漏的电极结构)，因而不会增大器件的导通电阻，使得本发明实施例中的LDMOS器件在提高器件击穿电压的同时，不会增大导通电阻。
附图说明
图1为一种LDMOS器件的结构示意图；
图2为本发明一实施例中的LDMOS器件的结构示意图；
图3为图2中虚线框内结构的局部放大图；
图4为本发明另一实施例中的LDMOS器件的结构示意图；
图5为图4中虚线框内结构的局部放大图；
图6至图9为图4所示实施例中的LDMOS器件与一种LDMOS器件的性能对比图；
图10至图15是本发明一实施例中LDMOS器件的制造方法中各步骤对应的结构示意图；
图16至图18是本发明另一实施例中LDMOS器件的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，如何提高击穿电压，且不增大导通电阻，成为亟待解决的问题。
参考图1，示出了一种LDMOS器件的结构示意图。该LDMOS器件包括衬底100，所述衬底100内形成有相隔离的漂移区101和阱区102；栅极结构110，位于所述漂移区101和阱区102的交界处且覆盖部分漂移区101和部分阱区102；漏极区104，位于栅极结构110一侧的漂移区101内，所述漏极区104和栅极结构110相隔离；漏电极120，位于漏极区104上且电连接所述漏极区104；栅电极130，位于栅极结构110上且电连接栅极结构110；硅金属阻挡(SAB，salicide block)层140，位于漏电极120和栅电极130之间的漂移区101和栅极结构110上；沟槽电极150，位于栅极结构110一侧的硅金属阻挡层140上。
其中，沟槽电极150用于连接公共电极或零电位，在器件通电时，该沟槽电极150与漏极区104之间形成横向电场，使得沟槽电极150分担漏极区104的部分电场，减少栅极结构110承受的电场，从而提高击穿电压。
但是，在这种结构的LDMOS器件中，沟槽电极150朝向漏极区104的一侧容易发生击穿。经研究发现，这是由于在沟槽电极150下方朝向漏极区104的一侧(如图1中虚线圈中的部分)的拐角处与电场的距离最近，且容易聚集电荷，从而造成该部分的SAB层容易发生击穿。
基于此，本发明实施例提供了一种LDMOS器件及其制作方法，LDMOS器件可以包括：衬底，所述衬底内形成有漂移区；栅极结构，位于所述漂移区一侧的所述衬底上，并覆盖部分所述漂移区；漏极区，位于所述栅极结构一侧的漂移区内；位于所述衬底上的隔离结构，所述隔离结构位于所述漏极区与所述栅极结构之间；栅电极，位于所述栅极结构上且电连接所述栅极结构；漏电极，位于所述漏极区上且电连接所述漏极区；阻挡层，保形覆盖所述栅电极和所述漏电极之间的漂移区和隔离结构；位于所述阻挡层上的沟槽电极，所述沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部。
本发明实施例提供了一种LDMOS器件及其制作方法，在衬底上形成位于所述漏极区与所述栅极结构之间的隔离结构，并使沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部，即，沟槽电极下方朝向漏极区的一侧与衬底之间设置了隔离结构，所述隔离结构和阻挡层相当于位于沟槽电极下方朝向漏极区的一侧与衬底之间的隔离层，与隔离层仅包括阻挡层的方案相比，所述隔离结构的设置增大了所述沟槽电极下方朝向漏极区的一侧与衬底之间的隔离层厚度，使得该位置处不易发生击穿，进而提高器件击穿电压。
同时，本发明实施例不改变所述半导体结构中的其他部件(例如：衬底内的功能区布局、各功能区的离子注入浓度，以及栅源漏的电极结构)，因而不会增大器件的导通电阻，使得本发明实施例中的LDMOS器件在提高器件击穿电压的同时，不会增大导通电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2至图3，其中，图2为本发明一实施例中的LDMOS器件的结构示意图，图3为图2中虚线框内结构的局部放大图。
所述LDMOS器件包括：衬底200，所述衬底200内形成有漂移区201；栅极结构210，位于所述漂移区201一侧的所述衬底200上，并覆盖部分所述漂移区201；漏极区204，位于所述栅极结构210一侧的漂移区201内；位于所述衬底200上的隔离结构260，所述隔离结构260位于所述漏极区204与所述栅极结构210之间；栅电极230，位于所述栅极结构210上且电连接所述栅极结构210；漏电极220，位于所述漏极区204上且电连接所述漏极区204；阻挡层240，保形覆盖所述栅电极230和所述漏电极220之间的漂移区201和隔离结构260；位于所述阻挡层240上的沟槽电极250，所述沟槽电极250位于所述隔离结构260与所述栅极结构210之间，且至少覆盖部分隔离结构260的顶部。
本实施例在衬底200上形成位于所述漏极区204与所述栅极结构210之间的隔离结构260，并使沟槽电极250位于所述隔离结构260与所述栅极结构210之间，且至少覆盖部分隔离结构260的顶部，即，沟槽电极250下方朝向漏极区204的一侧与衬底200之间设置了隔离结构260，所述隔离结构260和阻挡层240相当于位于沟槽电极250下方朝向漏极区204的一侧与衬底200之间的隔离层，与隔离层仅包括阻挡层的方案相比，所述隔离结构260的设置增大了所述沟槽电极250下方朝向漏极区204的一侧与衬底200之间的隔离层厚度，使得该位置处不易发生击穿，进而提高器件击穿电压。
同时，本发明实施例不改变所述半导体结构中的其他部件(例如：衬底内的功能区布局、各功能区的离子注入浓度，以及栅源漏的电极结构)，因而不会增大器件的导通电阻，使得本发明实施例中的LDMOS器件在提高器件击穿电压的同时，不会增大导通电阻。
本实施例中，所述衬底200的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。其中，所述衬底可以为具有轻微掺杂的P型衬底或者N型衬底，本领域技术人员可以根据实际需求进行选取。
所述衬底200内形成有漂移区201，所述漂移区201掺杂有低浓度的第一导电类型的杂质。其中，第一导电类型可以为N型或P型的任一种。在本实施例中，以后续所形成的LDMOS器件为PMOS为例，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
并且，在本实施例中，所述衬底200内还形成有阱区202，所述阱区202位于漂移区201的一侧且与漂移区201相隔离，所述阱区202内掺杂有低浓度的第二导电类型的杂质。其中，第二导电类型和第一导电类型相反，例如，当第一导电类型为N型时，所述第二导电类型为P型。在本实施例中，所述第一导电类型为P型，所述第二导电类型相应为N型，所述掺杂的第二导电类型的杂质可以为磷、砷或锑等。
其中，本实施例中，所述漂移区201与所述阱区202之间具有体区203，所述体区203为没有进行进一步掺杂的衬底200区域。在本发明的其他实施例中，所述漂移区和所述阱区之间也可以不设所述体区。
所述漂移区201一侧的所述衬底200上设有栅极结构210，该栅极结构210覆盖部分所述漂移区201。在本实施例中，所述栅极结构210包括：位于所述衬底200上的栅介质层211和位于所述栅介质层211上的栅极层212。
其中，在本实施例中，以所述栅极结构210为多晶硅栅极(poly gate)结构为例，所述栅介质层211的材料为氧化硅，所述栅极层212的材料为多晶硅。在本发明的其他实施例中，所述栅介质层的材料也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料，所述栅极层的材料也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。其中，高k栅介质材料指的是相对介电常数大于氧化硅相对介电常数的栅介质材料。
在本实施例中，栅极结构210还包括侧墙213。所述侧墙213的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙213可以为单层结构或叠层结构。本实施例中，所述侧墙213为单层结构，所述侧墙213的材料为氧化硅。
在栅极结构210一侧的漂移区201内设有漏极区204，所述漏极区204和栅极结构210相隔离。所述漏极区204掺杂有高浓度的第一导电类型的杂质。在本实施例中，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
所述衬底200上还设有隔离结构260，所述隔离结构260位于所述漏极区204与所述栅极结构210之间。其中，所述隔离结构260和阻挡层240相当于位于沟槽电极250下方朝向漏极区204的一侧(如图3中的虚线圈a处)与衬底200之间的隔离层，与隔离层仅包括阻挡层的方案相比，所述隔离结构260的设置增大了所述沟槽电极250下方朝向漏极区204的一侧与衬底200之间的隔离层厚度，使得该位置处不易发生击穿，进而提高器件击穿电压。
并且，隔离结构260的设置，使得覆盖在其上方的阻挡层240在隔离结构260与衬底200的拐角处的厚度变厚，从而改善了此处的HCI(hot carrier injection，热载流子注入)效应，进一步提高了器件的性能。
在本实施例中，所述隔离结构260为绝缘材料和/或半导体材料，在实现增大沟槽电极250侧部的隔离层厚度的同时，避免对漏极区204与沟槽电极250之间的电场产生干扰。在本实施例中，当所述隔离结构260为绝缘材料时，所述隔离结构的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、无定形碳和碳氮氧化硅中的一种或多种；当所述隔离结构260为半导体材料时，所述隔离结构的材料为硅、锗和锗化硅的一种或多种；当所述隔离结构260为绝缘材料和半导体材料时，所述隔离结构260的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、无定形碳和碳氮氧化硅中的一种或多种与硅、锗和锗化硅的一种或多种，当采用多种材料时，所述隔离结构260可以为多个材料层的叠层。
所述隔离结构260和栅极结构210的间隔不宜过小，也不宜过大。如果间隔过小，会造成阻挡层240从工艺上无法实现保形覆盖；如果间隔过大，则会造成沟槽电极250位于隔离结构260拐角处的与漏极区204的距离过小，进而造成此处的电场增大，因而易于击穿。为此，在本实施例中，所述隔离结构260和栅极结构210的间隔为0.5μm至1.5μm。其中，所述隔离结构260与栅极结构210之间的间隔指的是：隔离结构260和栅极结构210的相邻侧壁的距离。
所述隔离结构260的高度不宜过小，也不宜过大。如果高度过小，则无法实现增大沟槽电极250朝向漏极区204一侧与衬底200之间的隔离层厚度；如果高度过大，则会使得此处与漏极区204之间的距离过大，从而无法有效分担电场。为此，在本实施例中，所述隔离结构260的高度为所述栅极结构210高度的0.5～1.5倍，从而使得所述隔离结构260能够有效增大所述沟槽电极250朝向漏极区204的一侧(如图3所示的虚线框a处)与衬底200之间的隔离层厚度，避免沟槽电极250被击穿。
所述栅极结构210上设有电连接所述栅极结构210的栅电极230，所述漏极区204上设有电连接所述漏极区的漏电极220；在本实施例中，所述栅电极230和漏电极220为金属电极，用于实现器件的电连接。
所述栅电极230和所述漏电极220之间设置有阻挡层240，所述阻挡层240保形覆盖漂移区201和隔离结构260。在本实施例中，所述阻挡层240为金属硅化物阻挡层，利用金属硅化物阻挡层不会与钛或钴等金属发生反应的特性，以防止在部分区域形成金属硅化物。在本实施例中，所述金属硅化物阻挡层的材料为氧化硅。
在本实施例中，由于所述阻挡层240保形覆盖所述隔离结构260，使得位于隔离结构260与衬底200的拐角处(如图3所示的虚线圈b处)的阻挡层240增厚，因而改善了此处的HCI效应，提高了器件的性能。
在所述隔离结构260与所述栅极结构210之间的阻挡层240上，设置有至少覆盖部分隔离结构260顶部的沟槽电极250，所述沟槽电极250用于连接一个公共电极或零电位，在器件通电时，所述沟槽电极250与漏极区204之间形成一个横向电场，使得沟槽电极250分担漏极区的部分电场，减少栅极结构210承受的电场强度，从而提高击穿电压。
可以看出，在本实施例中，沟槽电极250下方朝向漏极区204的一侧(如图3所示的虚线圈a处)与衬底200之间设置了隔离结构260，所述隔离结构260和阻挡层240相当于位于沟槽电极250下方朝向漏极区204的一侧与衬底200之间的隔离层，与隔离层仅包括阻挡层的方案相比，所述隔离结构260的设置增大了所述沟槽电极250下方朝向漏极区204的一侧与衬底200之间的隔离层厚度，使得该位置处不易发生击穿，进而提高器件击穿电压。
并且，在本发明中，由于沟槽电极250不易击穿，因而所述沟槽电极250向漏极区204进一步延伸，从而设置更大的横向宽度d，进一步增大沟槽电极250分担的电场，减小栅极结构210承受的电场，提高器件的击穿电压。在本发明的其他实施例中，沟槽电极250可以覆盖隔离结构260的整个顶部，以增大沟槽电极250的延展程度，从而进一步增大沟槽电极250分担的电场，减小栅极结构210承受的电场，提高器件的击穿电压。
同时，本发明实施例不改变所述半导体结构中的其他部件(例如：衬底内的功能区布局、各功能区的离子注入浓度，以及栅源漏的电极结构)，因而不会增大器件的导通电阻，使得本发明实施例中的LDMOS器件在提高器件击穿电压的同时，不会增大导通电阻。
参考图4至图5，其中，图4为本发明另一实施例中的LDMOS器件的结构示意图，图5为图4中虚线框内结构的局部放大图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：隔离结构360与栅极结构310的结构相同且材料相同。
通过使隔离结构360与栅极结构310的结构相同且材料相同，能够在形成栅极结构310的同时形成隔离结构360，从而简化制作该LDMOS器件的工艺步骤，降低工艺成本、提高制作效率。
在本实施例中，所述栅极结构310包括，位于衬底300上的第一栅介质层311和位于所述第一栅介质层311上的第一栅极层312；所述隔离结构360包括：位于所述漂移区上的第二栅介质层361和位于所述第二栅介质层361上的第二栅极层362。
其中，第一栅介质层311与第二栅介质层361的材料相同。在本实施例中，第一栅介质层311与第二栅介质层361均为氧化硅材料。在其他实施例中，第一栅介质层311与第二栅介质层361中任一个的材料还可以为氮化硅或者氮氧化硅等介质材料。
需要说明的是，第一栅介质层311具有较好的界面质量，隔离结构360中与衬底300相接触的第二栅介质层361与第一栅介质层311的材料相同，使得第二栅介质层361同样具有较好的界面质量，从而能够进一步改善HCI效应。
第一栅极层312和第二栅极层362的材料相同。在本实施例中，第一栅极层312和第二栅极层362均为多晶硅。
需要说明的是，第一栅极层312具有导电需求，因此，所述第一栅极层312中掺杂有导电离子，而第二栅极层362具有绝缘需求，因此，所述第二栅极层362为本征材料。
具体的，在第一栅极层312中，可以掺杂有第一导电类型的杂质。在本实施例中，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
上述隔离结构360的设置，使隔离结构360与栅极结构310具有同样的高度，使得本实施例能够在简化工艺的同时，最大程度的增大沟槽电极360朝向漏极区304一侧(图5中的虚线圈c处)与衬底300之间的隔离层厚度，提高了器件的击穿电压。
在本实施例中，栅极结构还包括：第一侧墙313，所述第一侧墙313位于所述第一栅介质层311和所述第一栅极层312的侧壁上；所述隔离结构还包括：第二侧墙363，所述第二侧墙363位于所述第二栅介质层361和所述第二栅极层362的侧壁上。其中，所述第一侧墙313和所述第二侧墙363的材料相同。具体的，第一侧墙313和第二侧墙363的材料均为氧化硅。对所述第一侧墙313和第二侧墙363的具体描述，可参考前述实施例中的侧墙相应描述，在此不再赘述。
由于隔离结构360包括第二侧墙363，能够减缓隔离结构360的侧面坡度，使得保形覆盖所述隔离结构的阻挡层340在此处同时具有对应的坡度，进一步避免隔离结构360和衬底300拐角处(如图5中的虚线圈d处)的沟槽电极350出现尖角，以免造成电荷聚集，从而进一步提高沟槽电极350的击穿电压。
并且，由于第二侧墙363的材料为氧化硅，与阻挡层340采用的材料相同，从而相当于进一步增加了隔离结构360与衬底300拐角处氧化硅层的厚度(如图5所示的虚线圈d处)，从而进一步增大了此处沟槽电极350与衬底300之间的隔离层厚度，改善了此处的HCI效应，提高了器件的性能。
参考图6，为本实施例所述LDMOS器件和现有技术一种LDMOS器件的沟槽电极下方电场分布对比图，其中，器件A为现有技术一种LDMOS器件的结构，对应下方曲线图中的A曲线；器件B为本实施例所述LDMOS器件的结构，对应下方曲线图中的B曲线。图6中的曲线图为沟槽电极的下方的电场分布对比图，横坐标是沟道长度，纵坐标是电场强度。
其中，直线O对应着本实施例中沟槽电极朝向漏极区一侧的位置(即图5所示的虚线圈c位置)，该位置由于隔离结构的设置，增大了该处沟槽电极与衬底的隔离厚度，因而可以使得沟槽电极设置较大的宽度，进而分担更多的电场。以如图6为例，现有技术的沟槽电极宽度为直线P与直线Q之间的距离d1，本实施例结构的沟槽电极宽度为直线O与直线Q之间的距离，即d1+d2，比现有技术的沟槽电极大d2，从而承担了更多的电场分布，增大了本实施例中沟槽电极350分担的电场，减小了栅极结构310承担的电场强度。
同时，沟槽电极350设置较大的宽度，还优化了电场的分布，降低了沟槽电极350的峰值电场强度。例如，直线P对应的电场的峰值位置，显然，对应本实施例结构的B曲线的峰值明显小于对应现有技术的A曲线。
参考图7，图7为现有技术(对应图6中的器件A)和本实施例所述LDMOS器件的Rdson和BVDss的比对图，其中，横坐标表示击穿电压(BVDss)，纵坐标表示导通电阻(Rdson)，A为器件A的曲线图，B标识了器件B(本实施例结构)的BVDss值，显然，在同样的Rdson下，器件B的BVDss值更大。
参考图8，图8为现有技术(对应图6中的器件A)和本实施例所述LDMOS器件的栅源电压(Vgs)和基底电流(Substrate current)的比对图，横坐标表示栅源电压，纵坐标表示基底电流，现有技术对应曲线A，本实施例对应曲线B，可以看出，同样的栅源电压下，本实施例结构的基底电流更低，从而使得器件的性能更好。
参考图9，为现有技术(对应图6中的器件A)和本实施例所述LDMOS器件的漏极电压(Vdrain)和漏极电流(Idrain)的比对图，现有技术对应曲线A，本实施例对应曲线B，可以看出，同样的漏极电压下，本实施例所述LDMOS器件的漏极电流更低，从而使得器件的性能更好。
因此，本实施例提供的LDMOS器件结构击穿电压更高，性能更好。
参考图10至图15，本发明实施例还提供了一种LDMOS器件的制作方法。所述方法包括：
参考图10，提供衬底200，所述衬底200内形成有漂移区201。
在本实施例中，所述衬底200的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。其中，所述衬底可以为具有轻微掺杂的P型衬底或者N型衬底，本领域技术人员可以根据实际需求进行选取。
所述衬底200内形成有漂移区201，所述漂移区201掺杂有低浓度的第一导电类型的杂质。其中，第一导电类型可以为N型或P型的任一种。在本实施例中，以所形成的LDMOS器件的PMOS为例，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
并且，在本实施例中，所述衬底200内还形成有阱区202，所述阱区202位于漂移区201的一侧且与漂移区201相隔离，所述阱区202内掺杂有低浓度的第二导电类型的杂质。其中，第二导电类型和第一导电类型相反，例如，当第一导电类型为N型时，所述第二导电类型为P型。在本实施例中，所述第一导电类型为P型，所述第二导电类型为N型。所述掺杂的第二导电类型的杂质可以为磷、砷或锑等。
本实施例中，通过分别进行不同的离子注入工艺，分别形成所述漂移区201和阱区202。所述漂移区201与所述阱区202之间具有体区203，所述体区为没有进行进一步掺杂的衬底区域。在本发明的其他实施例中，所述漂移区和所述阱区之间也可以不设所述体区。
参考图11，在所述衬底200上形成栅极结构210，所述栅极结构210位于所述漂移区201的一侧并覆盖部分所述漂移区201。
在本实施例中，所述栅极结构210包括：位于所述衬底上的栅介质层211和位于所述栅介质层211上的栅极层212。
其中，形成栅极结构具体的工艺步骤包括：在所述衬底200上形成栅介质材料层；在所述栅介质材料层上形成栅极材料层；图形化所述栅极材料层和所栅介质材料层，形成栅介质层211和栅极层212。
在本实施例中，所述栅介质层211为氧化硅，所述栅极层212为多晶硅。在本发明的其他实施例中，所述栅介质层211也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述栅极层212也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。
本实施例中，所述栅极结构210位于所述漂移区201和阱区202的交界处且覆盖部分所述漂移区201和部分所述阱区202。
本实施例中，形成所述栅极结构210的步骤还包括：形成覆盖所述栅介质层211和栅极层212侧壁的侧墙213。形成所述侧墙213的工艺步骤包括：形成保形覆盖所述衬底200、所述栅极层212和所述栅介质层211的侧墙材料层，并采用刻蚀工艺去除所述栅极层212顶部和所述衬底200顶部的侧墙材料层，形成侧墙213。
在本实施例中，所述侧墙213为氧化硅。在本发明的其他实施例中，所述侧墙213也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
参考图12，在所述衬底上形成隔离结构260，所述隔离结构260位于所述漂移区201上。
在本实施例中，所述隔离结构260为绝缘材料和/或半导体材料。具体的，本实施例中的隔离结构260为氧化硅，通过沉积工艺和图形化工艺所形成。
需要说明的是，本实施例中，以先形成所述栅极结构210，再形成所述隔离结构260为例进行说明。在其他实施例中，还可以在形成隔离结构260之后，形成栅极结构210。
接着，参考图13，在所述栅极结构210一侧的漂移区内形成漏极区204，所述漏极区204和所述栅极结构210相隔离。
所述漏极区204中掺杂有高浓度的第一导电类型的杂质。在本实施例中，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
另外，在本步骤中，还包括在所述栅极结构210另一侧的阱区202内形成源极区205。其中，所述源极区205为掺杂有高浓度的第一导电类型的杂质。
本实施例中，通过对所述漂移区201以及阱区102中部分区域进行掺杂处理，以形成所述源极区205和漏极区204。
本实施例中，形成所述栅极结构210、隔离结构260和漏极区204之后，所述隔离结构260位于所述栅极结构210和漏极区204之间，以增大后续形成的沟槽电极与衬底200之间的隔离层厚度，避免沟槽电极发生击穿，提高器件的击穿电压。
需要说明的是，在本发明的其他实施例中，也可以在形成所述栅极结构210之后，形成所述隔离结构260之前，形成所述漏极区204。
接着，参考图14，形成所述栅极结构210、隔离结构260和漏极区204之后，形成保形覆盖所述漂移区201和隔离结构260的阻挡层240。
在本实施例中，所述阻挡层240为金属硅化物阻挡层，具体的，所述金属硅化物阻挡层的材料为氧化硅。利用金属硅化物阻挡层不会与钛或钴等金属发生反应的特性，以防止在部分区域形成金属硅化物。
在本实施例中，由于所述阻挡层240保形覆盖所述隔离结构260，使得位于隔离结构260与衬底200的拐角处(参考图14所示的b处)的阻挡层240增厚，因而改善了此处的HCI效应，提高了器件的性能。
参考图15，形成漏电极220、栅电极230和沟槽电极250，其中，所述漏电极220位于所述漏极区204顶部且电连接所述漏极区204，所述栅电极230位于所述栅极结构210顶部且电连接所述栅极结构210，所述沟槽电极250位于所述隔离结构260与所述栅极结构210之间的阻挡层240上，且至少覆盖部分隔离结构260的顶部。
在本实施例中，所述栅电极230、漏电极220和沟槽电极250均为金属电极，用于实现器件的电连接。栅电极230、漏电极220和沟槽电极250可以在同一工艺步骤中形成，具体的，可以采用沉积或溅射工艺形成所述栅电极230、漏电极220和沟槽电极250。
可以看出，在本实施例中，沟槽电极250朝向漏极区204一侧的位置(如图15所示的虚线圈a处)与衬底200之间的隔离层厚度增大，因而避免该处发生击穿，提高器件击穿电压。
并且，在本发明中，由于沟槽电极250不易击穿，因而所述沟槽电极250可以设置更大的宽度d，从而进一步增大沟槽电极250分担的电场，减小栅极结构210承受的电场，提高器件的击穿电压。在本发明的其他实施例中，沟槽电极250可以覆盖隔离结构260的整个顶部，以增大沟槽电极250的延展程度，从而进一步增大沟槽电极250分担的电场，减小栅极结构210承受的电场，提高器件的击穿电压。
同时，本发明实施例不改变器件运行时的导通结构，因而不会增大器件的导通电阻，使得本发明实施例中的LDMOS器件在提高器件击穿电压的同时，不会增大导通电阻。
在本发明的另一实施例中，还提供了另一种LDMOS器件的制作方法。图16至图18是本发明另一实施例中LDMOS器件的制造方法中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在形成栅极结构310的步骤中，同时形成隔离结构360。
通过在形成栅极结构310的步骤中，同时形成隔离结构360，从而简化了工艺步骤，降低了工艺成本。
具体地，在形成栅极结构310的步骤中，同时形成隔离结构360，包括：
参考图16，形成漂移区301和阱区302之后，在所述衬底300上形成栅介质材料层31，以及，在所述栅介质材料层31上形成栅极材料层32；
其中，所述栅介质材料层31和栅极材料层32的形成工艺与上一实施例中形成栅极结构的工艺相同，本实施例在此不再赘述。
参考图17，图形化所述栅极材料层32和所述栅介质材料层31，形成分立的第一栅介质层311和第二栅介质层361、位于所述第一栅介质层311上的第一栅极层312以及位于所述第二栅介质层361上的第二栅极层362，所述第一栅介质层311和第一栅极层312构成所述栅极结构310，所述第二栅介质层361和第二栅极层362构成所述隔离结构360。
需要说明的是，由于第一栅介质层311具有较好的界面质量，隔离结构360中与衬底300相接触的第二栅介质层361与第一栅介质层311采用同样的工艺在同一步骤中形成，使得第二栅介质层361同样具有较好的界面质量，从而能够进一步改善HCI效应。
需要说明的是，第一栅极层312具有导电需求，因此在图形化所述栅极材料层32和所述栅介质材料层31后，形成阻挡层之前，还包括：对第一栅极层312进行掺杂处理。
具体的，对第一栅极层312进行掺杂的工艺包括：在所述衬底300上形成掩膜层，所述掩膜层暴露所述第一栅极层312顶部且覆盖所述隔离结构360；以所述掩膜层为掩膜，在所述第一栅极层312内注入掺杂离子；去除所述掩膜层。
具体的，对第一栅极层312掺杂第一导电类型的杂质。在本实施例中，所述第一导电类型为P型，所述掺杂的第一导电类型的杂质可以为硼、镓或铟等。
本实施例中，第二栅极层362具有绝缘需求，因此，第二栅极层362在本步骤中并不进行掺杂。
参考图18，需要说明的是，形成所述栅极结构310和隔离结构360的步骤还包括：在第一栅极层312和第一栅介质层311的侧壁上形成第一侧墙213，在第二栅极层362和第二栅介质层361的侧壁上形成第二侧墙363。其中，采用同一工艺形成第一侧墙313和第二侧墙363，以简化工艺。
具体的工艺步骤包括：形成保形覆盖所述衬底300、第一栅极层312、第一栅介质层311、第二栅极层362和第二栅介质层361的侧墙材料层；刻蚀去除所述衬底300顶部、所述第一栅极层312顶部和所述第二栅极层362顶部的侧墙材料层，保留剩余侧墙材料层作为侧墙，所述侧墙覆盖所述第一栅极层312和第一栅介质层311的侧壁，且还覆盖所述第二栅极层362和第二栅介质层361的侧壁。
在本实施例中，隔离结构360与栅极结构310的结构相同且材料相同，能够在形成栅极结构310的同时形成隔离结构，从而简化工艺步骤，降低工艺成本。
由于隔离结构360包括第二侧墙363，能够减缓隔离结构360的侧面坡度，使得保形覆盖所述隔离结构的阻挡层340在此处同时具有对应的坡度，进一步避免隔离结构360和衬底300拐角处(参考图5中的虚线圈d处)的沟槽电极350出现尖角，以免造成电荷聚集，从而进一步提高沟槽电极350的击穿电压。
并且，由于第二侧墙363的材料为氧化硅，与阻挡层340采用的材料相同，从而相当于进一步增加了隔离结构360与衬底300拐角处氧化硅层的厚度(如图5所示的虚线圈d处)，从而进一步增大了此处沟槽电极350与衬底300之间的隔离层厚度，改善了此处的HCI效应，提高了器件的性能。
本实施例中形成栅极结构310和隔离结构360之前的步骤、以及后续步骤，与前述实施例中的相同，对本实施例所述制作方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
本申请文件描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种LDMOS器件，其特征在于，包括：
衬底，所述衬底内形成有漂移区；
栅极结构，位于所述漂移区一侧的所述衬底上，并覆盖部分所述漂移区；
漏极区，位于所述栅极结构一侧的漂移区内；
位于所述衬底上的隔离结构，所述隔离结构位于所述漏极区与所述栅极结构之间；
栅电极，位于所述栅极结构上且电连接所述栅极结构；
漏电极，位于所述漏极区上且电连接所述漏极区；
阻挡层，保形覆盖所述栅电极和所述漏电极之间的漂移区和隔离结构；
位于所述阻挡层上的沟槽电极，所述沟槽电极位于所述隔离结构与所述栅极结构之间，且至少覆盖部分隔离结构的顶部。
2.如权利要求1所述的LDMOS器件，其特征在于，所述隔离结构的材料为绝缘材料和/或半导体材料。
3.如权利要求2所述的LDMOS器件，其特征在于，所述隔离结构和所述栅极结构的结构相同且材料相同。
4.如权利要求3所述的LDMOS器件，其特征在于：
所述栅极结构包括：位于所述衬底上的第一栅介质层和位于所述第一栅介质层上的第一栅极层；
所述隔离结构包括：位于所述漂移区上的第二栅介质层和位于所述第二栅介质层上的第二栅极层；
其中，所述第二栅极层的材料为本征材料。
5.如权利要求4所述的LDMOS器件，其特征在于，所述栅极结构还包括：
第一侧墙，位于所述第一栅介质层和所述第一栅极层的侧壁上；
所述隔离结构还包括：第二侧墙，位于所述第二栅介质层和所述第二栅极层的侧壁上。
6.如权利要求1所述的LDMOS器件，其特征在于，所述隔离结构和栅极结构的间隔为0.5μm至1.5μm。
7.如权利要求1所述的LDMOS器件，其特征在于，所述隔离结构的高度为所述栅极结构高度的0.5倍至1.5倍。
8.如权利要求1所述的LDMOS器件，其特征在于，所述沟槽电极覆盖所述隔离结构的整个顶部。
9.如权利要求1所述的LDMOS器件，其特征在于，所述阻挡层为金属硅化物阻挡层。
10.一种LDMOS器件的制作方法，其特征在于，包括：
提供衬底，所述衬底内形成有漂移区；
在所述衬底上形成栅极结构，所述栅极结构位于所述漂移区的一侧并覆盖部分所述漂移区；
在所述衬底上形成隔离结构，所述隔离结构位于所述漂移区上；
在所述栅极结构一侧的漂移区内形成漏极区，所述漏极区和所述栅极结构相隔离；
其中，所述隔离结构位于所述栅极结构和漏极区之间，且所述隔离结构与所述栅极结构相隔离；
形成所述栅极结构、隔离结构和漏极区后，形成保形覆盖所述漂移区和隔离结构的阻挡层；
形成所述阻挡层后，形成漏电极、栅电极和沟槽电极，其中，所述漏电极位于所述漏极区顶部且电连接所述漏极区，所述栅电极位于所述栅极结构顶部且电连接所述栅极结构，所述沟槽电极位于所述隔离结构与所述栅极结构之间的阻挡层上，且至少覆盖部分隔离结构的顶部。
11.如权利要求10所述的LDMOS器件的制作方法，其特征在于，所述隔离结构的材料为绝缘材料和/或半导体材料。
12.如权利要求11所述的LDMOS器件的制作方法，其特征在于，在形成栅极结构的步骤中，同时形成隔离结构。
13.如权利要求12所述的LDMOS器件的制作方法，其特征在于，所述形成所述栅极结构步骤中，同时形成隔离结构，包括：
在所述衬底上形成栅介质材料层；
在所述栅介质材料层上形成栅极材料层；
图形化所述栅极材料层和所述栅介质材料层，形成分立的第一栅介质层和第二栅介质层、位于所述第一栅介质层上的第一栅极层以及位于所述第二栅介质层上的第二栅极层，所述第一栅介质层和第一栅极层构成所述栅极结构，所述第二栅介质层和第二栅极层构成所述隔离结构。
14.如权利要求13所述的LDMOS器件的制作方法，其特征在于，形成所述阻挡层之前，还包括：
在所述衬底上形成掩膜层，所述掩膜层暴露所述第一栅极层顶部且覆盖所述隔离结构；
以所述掩膜层为掩膜，在所述第一栅极层内注入掺杂离子；
去除所述掩膜层。
15.如权利要求13所述的LDMOS器件的制作方法，其特征在于，形成所述栅极结构和隔离结构的步骤还包括：
形成保形覆盖所述衬底、第一栅极层、第一栅介质层、第二栅极层和第二栅介质层的侧墙材料层；
刻蚀去除所述衬底顶部、所述第一栅极层顶部和所述第二栅极层顶部的侧墙材料层，保留所述第一栅极层和第一栅介质层侧壁上的剩余侧墙材料层作为第一侧墙，保留所述第二栅极层和第二栅介质层侧壁上的剩余侧墙材料层作为第二侧墙。
16.如权利要求10所述的LDMOS器件的制作方法，其特征在于，所述沟槽电极覆盖所述隔离结构的整个顶部。
17.如权利要求10所述的LDMOS器件的制作方法，其特征在于，所述阻挡层为金属硅化物阻挡层。
CN201910141854.4A 2019-02-26 2019-02-26 Ldmos器件及其制作方法 Active CN111613663B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910141854.4A CN111613663B (zh) 2019-02-26 2019-02-26 Ldmos器件及其制作方法
US16/601,820 US11121252B2 (en) 2019-02-26 2019-10-15 LDMOS device and manufacturing method thereof
US17/400,393 US20210376145A1 (en) 2019-02-26 2021-08-12 Ldmos device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910141854.4A CN111613663B (zh) 2019-02-26 2019-02-26 Ldmos器件及其制作方法

Publications (2)

Publication Number Publication Date
CN111613663A true CN111613663A (zh) 2020-09-01
CN111613663B CN111613663B (zh) 2023-05-16

Family

ID=72142739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910141854.4A Active CN111613663B (zh) 2019-02-26 2019-02-26 Ldmos器件及其制作方法

Country Status (2)

Country Link
US (2) US11121252B2 (zh)
CN (1) CN111613663B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114267729A (zh) * 2021-12-06 2022-04-01 华虹半导体(无锡)有限公司 一种ldmos器件的制备方法及器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101326643A (zh) * 2005-12-14 2008-12-17 Nxp股份有限公司 Mos晶体管以及制造mos晶体管的方法
US20110260247A1 (en) * 2010-04-26 2011-10-27 Hongning Yang Ldmos transistors with a split gate
CN105529362A (zh) * 2014-09-30 2016-04-27 世界先进积体电路股份有限公司 高压半导体装置及其制造方法
CN107180871A (zh) * 2016-03-11 2017-09-19 联发科技股份有限公司 半导体器件
CN107230637A (zh) * 2016-03-24 2017-10-03 台湾积体电路制造股份有限公司 用于高电压晶体管的方法及设备
US20180053842A1 (en) * 2016-06-14 2018-02-22 Globalfoundries Singapore Pte. Ltd. Ldmos transistor structures and integrated circuits including ldmos transistor structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236098B1 (en) * 1997-04-16 2001-05-22 Texas Instruments Incorporated Heat spreader
US20070170528A1 (en) * 2006-01-20 2007-07-26 Aaron Partridge Wafer encapsulated microelectromechanical structure and method of manufacturing same
US20090267145A1 (en) * 2008-04-23 2009-10-29 Ciclon Semiconductor Device Corp. Mosfet device having dual interlevel dielectric thickness and method of making same
US20120228704A1 (en) * 2011-03-07 2012-09-13 Dong-Hyuk Ju High-Voltage MOSFET with High Breakdown Voltage and Low On-Resistance and Method of Manufacturing the Same
CN106898657B (zh) * 2015-12-21 2022-02-01 联华电子股份有限公司 半导体元件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101326643A (zh) * 2005-12-14 2008-12-17 Nxp股份有限公司 Mos晶体管以及制造mos晶体管的方法
US20110260247A1 (en) * 2010-04-26 2011-10-27 Hongning Yang Ldmos transistors with a split gate
CN105529362A (zh) * 2014-09-30 2016-04-27 世界先进积体电路股份有限公司 高压半导体装置及其制造方法
CN107180871A (zh) * 2016-03-11 2017-09-19 联发科技股份有限公司 半导体器件
CN107230637A (zh) * 2016-03-24 2017-10-03 台湾积体电路制造股份有限公司 用于高电压晶体管的方法及设备
US20180053842A1 (en) * 2016-06-14 2018-02-22 Globalfoundries Singapore Pte. Ltd. Ldmos transistor structures and integrated circuits including ldmos transistor structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114267729A (zh) * 2021-12-06 2022-04-01 华虹半导体(无锡)有限公司 一种ldmos器件的制备方法及器件

Also Published As

Publication number Publication date
US11121252B2 (en) 2021-09-14
CN111613663B (zh) 2023-05-16
US20210376145A1 (en) 2021-12-02
US20200273989A1 (en) 2020-08-27

Similar Documents

Publication Publication Date Title
US10170589B2 (en) Vertical power MOSFET and methods for forming the same
US7361558B2 (en) Method of manufacturing a closed cell trench MOSFET
US7417266B1 (en) MOSFET having a JFET embedded as a body diode
US10916648B2 (en) Integrated circuit device
US9368573B2 (en) Methods for manufacturing a semiconductor device
US20140159144A1 (en) Trench gate mosfet and method of forming the same
JP2005505912A (ja) トレンチゲート電極を有するパワー半導体デバイス、及びその製造方法
CN111092123A (zh) 横向双扩散晶体管及其制造方法
CN112349782A (zh) 半导体器件及其制造方法
US20170148889A1 (en) Metal oxide semiconductor field effect transistor power device with multi gates connection
CN111508843B (zh) 半导体器件及其形成方法
CN112331558A (zh) Ldmos晶体管及其制造方法
CN111613663B (zh) Ldmos器件及其制作方法
US7382030B1 (en) Integrated metal shield for a field effect transistor
CN111509044A (zh) 半导体结构及其形成方法
CN113629146B (zh) 高压半导体装置以及其制作方法
US20210074851A1 (en) High voltage device and manufacturing method thereof
CN114078947A (zh) 沟槽金氧半晶体管器件及其制造方法
CN111430461A (zh) 半导体结构及其形成方法
US11923435B2 (en) High voltage semiconductor device and manufacturing method thereof
US20240097024A1 (en) Semiconductor device and method for manufacturing semiconductor device
CN109427586B (zh) 一种半导体器件及其制造方法
CN118248554A (zh) 横向扩散金属氧化物半导体器件及其制备方法
CN118213400A (zh) Ldmos器件及其形成方法
CN114068708A (zh) 半导体结构及其形成方法，半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant