CN111092123A - 横向双扩散晶体管及其制造方法 - Google Patents

横向双扩散晶体管及其制造方法 Download PDF

Info

Publication number
CN111092123A
CN111092123A CN201911259455.4A CN201911259455A CN111092123A CN 111092123 A CN111092123 A CN 111092123A CN 201911259455 A CN201911259455 A CN 201911259455A CN 111092123 A CN111092123 A CN 111092123A
Authority
CN
China
Prior art keywords
dielectric layer
field plate
layer
region
metal silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911259455.4A
Other languages
English (en)
Inventor
陆阳
韩广涛
葛薇薇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Joulwatt Technology Hangzhou Co Ltd
Original Assignee
Joulwatt Technology Hangzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Joulwatt Technology Hangzhou Co Ltd filed Critical Joulwatt Technology Hangzhou Co Ltd
Priority to CN201911259455.4A priority Critical patent/CN111092123A/zh
Publication of CN111092123A publication Critical patent/CN111092123A/zh
Priority to US17/086,255 priority patent/US20210175336A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer

Abstract

公开一种横向双扩散晶体管及其制造方法，该横向双扩散晶体管包括：衬底；位于所述衬底顶部的阱区、漂移区和分别位于所述阱区和所述漂移区中的源区和漏区；位于所述漂移区表面的第一介质层；位于所述漂移区表面且覆盖所述第一介质层的第一部分表面的第一场板；部分覆盖所述第一场板表面并堆叠在所述第一介质层的第二部分表面上的第二介质层；以及位于所述第二介质层表面上的第二场板，其中，所述第二场板包括至少一个接触通道。该横向双扩散晶体管采用接触通道作为第二场板，减少了制作工艺，同时增加了第二场板与硅衬底之间的距离，使得晶体管的击穿电压提升，同时导通电阻降低。

Description

横向双扩散晶体管及其制造方法
技术领域
本发明涉及半导体技术领域，具体地，涉及一种横向双扩散晶体管及其制造方法。
背景技术
功率场效应晶体管是一种重要的晶体管。所述功率场效应晶体管主要包括垂直扩散MOS(Vertical Diffused Metal Oxide semiconductor，VDMOS)晶体管和横向扩散MOS(Lateral Double-Diffused MOSFET，LDMOS)晶体管。相对于VDMOS晶体管，LDMOS晶体管具有许多优点，如与平面CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺兼容、更好的热稳定性和频率稳定性、更高的增益、更低的反馈电容和热阻、以及恒定的输入阻抗，因此得到了广泛应用。
而在横向双扩散晶体管(LDMOS)的应用中，要求在满足源漏击穿电压BV-dss高的前提下，尽可能降低器件的源漏导通电阻Rdson，但是源漏击穿电压与导通电阻的优化要求确是矛盾的，所以为了获得较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson)，需要在漂移区掺杂浓度与漂移区氧化层厚度之间做一个折中，以获得比较适合的off-BV和Rdson。
现有技术的VDMOS器件在介质层表面形成单一的场板，场板与半导体表面间距离恒定，且氧化物介质层厚度均匀，无法同时满足较高的关断击穿电压(off-BV)和较低的导通阻抗(Rdson)的要求，导致晶体管性能较差。
发明内容
鉴于上述问题，本发明的目的在于提供一种优化的横向双扩散晶体管及其制造方法，通过采用CMOS工艺里的标准工艺步骤的金属硅化物阻挡层作第二介质层以及采用接触通道作第二场板，以形成厚度递增的阶梯状场板介质层并增加第二场板距离硅衬底的距离，从而有效提升晶体管的击穿电压并降低导通电阻。
根据本发明的一方面，提供一种横向双扩散晶体管，包括：
衬底；
位于所述衬底顶部的阱区、漂移区和分别位于所述阱区和所述漂移区中的源区和漏区；
位于所述漂移区表面的第一介质层；
位于所述漂移区表面且覆盖所述第一介质层的第一部分表面的第一场板；
部分覆盖所述第一场板表面并堆叠在所述第一介质层的第二部分表面上的第二介质层；以及
位于所述第二介质层表面上的第二场板，
其中，所述第二场板包括至少一个接触通道。
优选地，所述第二介质层为金属硅化物阻挡层，以使被所述金属硅化物阻挡层覆盖的区域不能形成金属硅化物。
优选地，所述金属硅化物阻挡层为氧化层。
优选地，所述接触通道为沿垂直于所述第二介质层的表面方向延伸的通孔内填充的金属塞。
优选地，所述第二场板包括多个接触通道，多个所述接触通道沿从所述源区至所述漏区的延伸方向排成一列。
优选地，所述多个接触通道中，位于所述第一场板上方的所述第二介质层表面的接触通道的高度小于位于所述第一介质层上方的所述第二介质层表面的接触通道的高度。
优选地，多个所述接触通道分别连接至不同的电位。
优选地，所述横向双扩散晶体管还包括：侧墙，位于所述第一场板的侧壁与所述第二介质层的接触处，用作隔离层。
优选地，所述第一介质层沿从所述源区至所述漏区的方向延伸，且部分覆盖所述漏区。
根据本发明的另一方面，提供一种横向双扩散晶体管的制作方法，包括：
在所述衬底顶部形成阱区、漂移区和分别位于所述阱区和所述漂移区中的源区和漏区；
在所述漂移区表面形成第一介质层；
形成位于所述漂移区表面且覆盖所述第一介质层的第一部分表面的第一场板；
形成部分覆盖所述第一场板表面并堆叠在所述第一介质层的第二部分表面上的第二介质层；以及
形成位于所述第二介质层表面上的第二场板，
其中，所述第二场板包括至少一个接触通道。
可选地，所述第二介质层为金属硅化物阻挡层，以使被所述第二阻挡层覆盖的区域不能形成金属硅化物。
可选地，所述金属硅化物阻挡层为氧化层。
可选地，所述接触通道为沿垂直于所述第二介质层的表面方向延伸的通孔内填充的金属塞。
可选地，所述第二场板包括多个接触通道，多个所述接触通道沿从所述源区至所述漏区的延伸方向排成一列。
可选地，所述多个接触通道中，位于所述第一场板上方的所述第二介质层表面的接触通道的高度小于位于所述第一介质层上方的所述第二介质层表面的接触通道的高度。
可选地，多个所述接触通道分别连接至不同的电位。
可选地，所述横向双扩散晶体管制造方法还包括：
在所述第一场板的侧壁与所述第二介质层的接触处形成侧墙。
可选地，形成所述第二介质层的步骤包括：
在所述衬底、所述第一场板和所述第一介质层的表面沉积所述金属硅化物阻挡层；
在所述漂移区上方的所述金属硅化物阻挡层的表面覆盖阻挡掩膜；以及
刻蚀去除所述阻挡掩膜未覆盖的所述金属硅化物阻挡层。
可选地，形成所述第二场板的步骤包括：
在所述第二介质层表面依次沉积氧化物层、刻蚀阻挡层和层间介质层；
刻蚀所述层间介质层、刻蚀阻挡层和氧化物层以形成至少一个通孔；以及
在所述通孔中沉积金属形成金属塞并进行平坦化。
可选地，所述第一场板包括多晶硅，所述第一介质层包括氧化物。
可选地，所述第一介质层的厚度为300-800埃，所述第二介质层的厚度为500-1000埃。
本发明提供的横向双扩散晶体管制造方法，通过采用接触通道作第二场板，无需再对多晶硅进行刻蚀以形成第二场板，节约了资源，节省了晶体管的占用空间，同时保证了第二场板距离衬底表面的高度，从而实现击穿电压的提升和导通电阻的降低。
优选地，第二场板包括多个排列成一排的接触通道，多个接触通道可以分别连接不同的电位，增加横向双扩散晶体管与其他元器件之间的电性连接。多个不连续的接触通道还可以改变电场的分布，从而提升击穿电压。
优选地，采用晶体管制备工艺中通常使用的金属硅化物阻挡层作第二介质层，既能在第一介质层表面堆叠金属硅化物阻挡层来保证漏区表面的介质层厚度，又能对下层的硅起到保护作用。金属硅化物阻挡层充当介质层，无需再次对氧化层进行刻蚀来形成第二介质层，和传统的方法需要额外的第二介质层及第二场板制造工艺相比，本发明减少了制作工艺，同时在第一介质层表面堆叠金属硅化物阻挡层来保证漏区表面的介质层厚度，形成从源区至漏区阶段状的介质层结构，从而有效提升晶体管的击穿电压并降低导通电阻。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出传统横向双扩散晶体管的截面结构示意图；
图2示出本发明实施例的横向双扩散晶体管的截面结构示意图；
图3a至图3l示出根据本发明的实施例的制造横向双扩散晶体管的方法的各个阶段的截面图；
图4示出根据本发明另一实施例的横向双扩散晶体管的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在下文中描述了本发明的许多特定细节，例如半导体器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出传统横向双扩散晶体管的截面结构示意图；。
如图1所示，是现有LDMOS器件的结构示意图，该LDMOS器件包括：N型掺杂的半导体衬底如硅衬底101、形成于半导体衬底101内的位于顶部的P型阱区102、形成于P型阱区102侧部的N型漂移区103以及分别位于阱区102和漂移区103中的源区104和漏区105。源区104和漏区105均为N型掺杂区。
该LDMOS器件还包括：位于漂移区103表面的第一介质层111和位于漂移区103表面且覆盖第一介质层111的第一场板112。第一场板112与硅衬底101之间还设置有栅氧化层(图中未示出)，第一场板112延伸至部分漂移区103和部分第一介质层111的表面上的作用包括：有效降低第一场板112下方漂移区103的表面峰值电场，利于提高击穿电压；第一场板112底部且位于第一介质层111底部的漂移区中产生耗尽层，利于压降。
为了进一步提升源漏间的击穿电压并降低导通电阻，在第一介质层111背离第一场板112一侧还包括有：第二介质层114和位于第二介质层114表面上的第二场板115。第二介质层114覆盖部分漂移区103的表面和部分第一场板112的表面并与第一介质层111的侧壁接触，第二场板115覆盖在第二介质层114的表面上。第一场板112和第二场板115是晶体管的栅极结构。
进一步地，在第一场板112的侧壁与第二介质层114之间还包括侧墙113，侧墙113例如起到隔离作用，用作隔离层。
进一步地，源区104和漏区105通常会作金属硅化物，而为了避免其他硅区域与金属反应生成金属硅化物，采用自对准硅金属化工艺的保护氧化层来对晶体管结构进行保护，如图1，例如在第二场板115表面覆盖一层保护层116，以形成对下部硅区域的保护。然后再进行后续的源端、漏端、接触孔、接触通道或接线柱的制作。
该晶体管由于位于漏区105附近的第二介质层114的厚度大于第一介质层111的厚度，所以在一定程度上可以降低导通电阻和提高击穿电压，但是该LDMOS器件的实现需要进行两次介质层和两次场板的淀积和光刻步骤，还需要另外制备金属硅化物阻挡层和接触孔、接触通道的制备，增加了工艺成本、制作时间和制作复杂度，不利于批量生产。因为对传统的SGT器件结构进行改进，制作出图2示出的优化的LDMOS器件结构，以进一步提升晶体管的特性，降低导通压降并提高击穿电压。
图2示出本发明实施例的横向双扩散晶体管的截面结构示意图。
如图2所示，示出根据本发明实施例的横向双扩散晶体管的截面图。该横向双扩散晶体管包括衬底201、形成于半导体衬底201内的位于顶部的P型阱区202、形成于P型阱区202侧部的N型漂移区203以及分别位于阱区202和漂移区203中的源区204和漏区205，源区104和漏区105均为N型掺杂区。
该LDMOS器件还包括：位于漂移区203表面的第一介质层211和位于漂移区203上方且覆盖第一介质层211的第一部分表面的第一场板212。第一场板212与沟道层之间还沉积有一层栅氧化层241，第一场板212延伸至部分栅氧化层241和部分第一介质层211的表面上，能有效降低第一场板212下方漂移区203的表面峰值电场，利于提高击穿电压。
在第一介质层111背离第一场板112一侧的表面上还包括有：第二介质层214和位于第二介质层214表面上的第二场板215。即第二介质层215部分覆盖第一场板212表面并堆叠在第一介质层211的第二部分表面上，第二场板215位于第二介质层214的表面上。
在本实施例中，第二介质层214为现有的自对准硅金属化工艺的保护氧化层，通常叫SAB(salicidation block layer，金属硅化物阻挡层)或者叫RPO(reaction protectionoxide)，以金属硅化物阻挡层做第二介质层214，以使被金属硅化物阻挡层覆盖的区域不能形成金属硅化物。直接采用金属硅化物阻挡层作为第二介质层，则无需进行第二介质层的沉积和光刻工艺，金属硅化物阻挡层既能作为无需形成金属硅化物的硅区域的保护层，又能做介质层，节省了制作成本。而且直接将其堆叠在第一介质层211表面上，增加了靠近漏区205区域的介质层的厚度，工艺简单，又能保证晶体管所需的击穿电压和导通电阻。
进一步地，第二场板215包括至少一个接触通道。第一场板212和第二场板215是晶体管的栅极结构。采用接触通道作为第二场板215，增加了第二场板215的厚度，即增加了第二场板215距离衬底201表面的距离，所以击穿电压得到提升，而且导通电阻也得以降低。
进一步地，第二场板215采用多个接触通道，各个接触通道可接不同电位以进一步优化表面电场，也能使击穿电压得以进一步提升和导通电阻进一步下降。
进一步地，接触通道的制备方法采用目前晶体管制备工艺中常用的工艺流程即可，而将接触通道直接作为第二场板215，免去了第二场板的沉积和刻蚀等制备工艺，降低了工艺复杂度。
进一步地，在第一场板212的侧壁与第二介质层214之间还包括侧墙213，侧墙213例如起到隔离作用，用作隔离层。
所以，采用本实施例的横向双扩散晶体管，可以仅进行一层介质层和一层场板的沉积和刻蚀工艺，而采用金属硅化物阻挡层作第二介质层，采用接触通道作第二场板，节省了工艺流程，节约了制备空间，降低了制作成本；而且依旧可以保证两层场板和两层介质层的功能，保证高的击穿电压和低的导通电阻。
采用金属硅化物阻挡层作第二介质层，既能在第一介质层表面堆叠金属硅化物阻挡层来保证漏区表面的介质层厚度，又能对下层的硅起到保护作用。而第二场板则借用现有的接触通道，和传统的方法需要额外的第二介质层及第二场板制造工艺相比，本发明减少了制作工艺。
以下结合图3a-图3l介绍本申请实施例的LDMOS器件的制作流程。
图3a至图3l示出根据本发明的实施例的制造横向双扩散晶体管的方法的各个阶段的截面图。
如图3a所示，在半导体衬底201内部形成P型阱区202、位于P型阱区202侧部的N型漂移区203以及分别位于阱区202和漂移区203中的源区204和漏区205。该步骤采用常规工艺完成。在P型阱区202和N型漂移区203内进行N型离子的注入以分别形成源区204和漏区205。
接着，如图3b所示，在漂移区203表面形成第一介质层211。第一介质层211例如为氧化层，包括氧化硅等。进一步地，首先，在衬底201表面沉积一层氧化层211，该氧化层从源区204区域延伸至漏区205区域；然后在漂移区203上方的氧化层211的表面涂覆光刻胶221。
接着，如图3c所示，进行曝光、显影、刻蚀去除等一系列步骤，刻蚀去除光刻胶221未覆盖的氧化层，最终形成第一介质层211。该第一介质层211延伸覆盖了几乎整个漂移区203的表面，且延伸至了漏区205。
接着，如图3d所示，生长栅氧化层241。采用一定的沉积工艺在第一介质层211周围的硅衬底201上生长一层栅氧化层241，栅氧化层241覆盖沟道，即覆盖部分阱区202和部分漂移区203的表面。栅氧化层241例如是二氧化硅，作为晶体管的栅绝缘层。厚度与第一介质层211的厚度有关，例如为2-10nm。进一步地，位于漏区205表面上的部分栅氧化层241在后续步骤中被清除掉。栅氧化层241的生长工艺为CMOS工艺中的标准工艺，此处不做详细描述。
进一步地，如图3e所示，形成位于漂移区203表面且覆盖第一介质层211的第一部分表面的第一场板212。第一场板212为栅极结构，为多晶硅层。进一步地，首先，在栅氧化层241和第一介质层211表面沉积一层多晶硅层，即图中示出的第一场板层212，该第一场板层212覆盖了整个第一介质层211的暴露表面和栅氧化层241以及衬底201的暴露表面；然后，在漂移区203上方的第一场板层212的表面涂覆一层光刻胶221，该光刻胶221也位于部分P型阱区202的上方。
接着，如图3f所示，进行光刻，未被光刻胶221覆盖的第一场板层212全部被刻蚀掉，仅留下被光刻胶221覆盖的部分的第一场板层212。第一场板212作为栅极结构，覆盖了阱区202和漂移区203上的部分栅氧化层241，且覆盖了第一介质层211的第一部分的表面。
单层的介质层和单一的场板不足以满足提高击穿电压的同时降低导通电阻的要求，所以本实施例中，制作第二层介质层和第二场板。
进一步地，如图3g所示，在第一场板212与第一介质层211接触的一侧的侧壁上形成侧墙213。该侧墙213例如是氧化物层或氮化物层，起到隔离作用。侧墙213例如是二氧化硅或氮化硅。该侧墙213的高度与第一场板212在第一介质层211的表面上的高度一致。即侧墙213也覆盖一小部分的第一介质层211的表面。
侧墙213的制备工艺与现有技术中侧墙213的制备工艺相同，这里不进行详细介绍。
接着，如图3h和3i所示，形成部分覆盖第一场板212表面并堆叠在第一介质层211的第二部分表面上的第二介质层214。具体地，首先在衬底201、第一场板212和第一介质层211的表面淀积金属硅化物阻挡层214；然后在漂移区203上方的金属硅化物阻挡层214的表面覆盖阻挡掩膜222；最后刻蚀去除阻挡掩膜222未覆盖的金属硅化物阻挡层214。经过刻蚀后，形成图3i示出的第二介质层214。
自对准硅金属化工艺是指在多晶硅表面沉积一层金属，并在一定的温度下进行反应生成金属和硅的化合物，即金属硅化物的工艺方法，而自对准硅金属化工艺的保护氧化层即SAB则是对无需生成金属硅化物的硅区域进行保护，防止其与金属反应的一层的氧化层，起到保护作用。金属硅化物阻挡层214即SAB，所以被第二介质层214覆盖的区域均不能生成金属硅化物，而未被第二介质层214覆盖的区域，例如漏区205，后续会生成金属硅化物。
采用金属硅化物阻挡层214做第二介质层，并将其直接堆叠在第一介质层211的未被第一场板212覆盖的第二部分的表面上，且该第二介质层214还覆盖了部分第一场板212的表面以及覆盖了侧墙213的表面。使得靠近漏区205区域的介质层的厚度得到保证，从而保证了高的击穿电压和低的导通电阻。
金属硅化物阻挡层214用于覆盖不需要形成自对准金属硅化物的器件，例如采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法)方法制备，或者采用SACVD(Sub-Atmosphere CVD，次大气压化学气相沉积)方法制备。
该第二介质层214由于是采用了金属硅化物阻挡层214，所以无需进行额外的氧化层的沉积和刻蚀步骤，即本实施例仅需要进行一层介质层的制备工艺步骤，大大简化了工艺流程，降低了生产成本。而且由于第二介质层214是覆盖第一介质层211的，所以靠近漏区205区域的介质层的厚度得到有效提升。
传统的双场板双介质层的晶体管的制备工艺中，需要制备两层介质层和两层场板层，还需要制作金属硅化物阻挡层，以保护无需反应的硅区域，而本实施例的双场板双介质层的晶体管的制备工艺，由于将金属硅化物阻挡层做了第二层的介质层，从而简化了制备工艺，减小了晶体管的体积和厚度，其性能更加良好。
接着，如图3j-图3l所示，形成位于第二介质层214表面上的第二场板215。在本实施例中，第二场板215例如包括至少一个接触通道。第二场板215采用沉积和刻蚀工艺形成。
具体地，首先如图3j，在第二介质层214表面依次沉积氧化物层231、刻蚀阻挡层232和层间介质层233；然后，如图3k，刻蚀层间介质层233、刻蚀阻挡层232和氧化物层231以形成至少一个通孔234，该通孔即接触孔；最后，如图3l所示，在通孔234中沉积金属形成金属塞并进行平坦化，从而形成第二场板215。金属塞例如是金属钨或金属钛等材料。
接触通道为沿垂直于第二介质层214的表面方向延伸的柱体，其位于接触孔中，由于工艺原因，接触孔远离第二介质层214的端部的宽度大于靠近第二介质层214的端部的宽度，即接触通道由上而下呈一个锥形，其宽度逐渐减小。
在一个实施例中，如图3l所示，第二场板215包括多个接触通道，多个接触通道沿从源区204至漏区205的延伸方向排成一列。且在多个接触通道中，位于第一场板212上方的第二介质层214表面上的接触通道的高度小于位于第一介质层211上方的第二介质层214表面上的接触通道的高度。即从源区214向漏区205延伸的方向，排列着一排接触通道，而由于第二介质层214覆盖了部分第一场板212，所以该部分表面上的接触通道的高度较低。优选地，多个接触通道等间距排列。
进一步地，第二场板215的多个接触通道连接至相同的电位，比如均连接漏端或源端，也可以将多个接触通道分别连接至不同的电位，例如分别与该晶体管的源端或漏端或栅端连接，也可以是其他任何通过电路产生的中间电位。可以根据实际需求进行不同的电位的连接。各个接触通道可接不同电位以进一步优化表面电场，从而使击穿电压得以进一步提升和导通电阻进一步下降。
图4示出根据本发明另一实施例的横向双扩散晶体管的截面示意图。
如图4，在另一个实施例中，第二场板215包括一个接触通道，该接触通道的宽度较宽，例如仅位于第一介质层211上方的第二介质层214的表面上。在图3l的实施例中，多个接触通道的宽度较为统一，而在本实施例中，由于只有一个接触通道，所以该接触通道的宽度要大于图3k中任意一个接触通道的宽度。
在本发明实施例中，采用接触通道直接作为第二场板，所以无需第二场板的沉积和光刻步骤，大大简化了工艺流程，另外，由于接触通道高度较高，也保证了第二场板距离衬底表面的距离，所以保证了击穿电压和导通电阻。进一步地，第一场板212的厚度约为2000A，第二场板205的厚度约为8000A，第一介质层211的厚度约为300-800A，第二介质层214的厚度约为500-1000A。
综上，采用本发明实施例的横向双扩散晶体管，相比于传统的LDMOS结构，优化了第二介质层和第二场板的制作工艺。该横向双扩散晶体管通过采用晶体管制备工艺中通常使用的金属硅化物阻挡层作第二介质层，使其既能对下层的硅起到保护作用，又能充当介质层，无需再次对氧化层进行刻蚀来形成第二介质层，减少了制作工艺，同时在第一介质层表面堆叠金属硅化物阻挡层来保证漏区表面的介质层厚度，从而有效提升晶体管的击穿电压并降低导通电阻。而且，采用接触孔作第二场板，无需对金属或多晶硅进行刻蚀以形成第二场板，节约了资源，节省了晶体管的占用空间，同时保证了第二场板距离衬底表面的高度，从而实现击穿电压的提升和导通电阻的降低。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种横向双扩散晶体管，其特征在于，包括：
衬底；
位于所述衬底顶部的阱区、漂移区和分别位于所述阱区和所述漂移区中的源区和漏区；
位于所述漂移区表面的第一介质层；
位于所述漂移区表面且覆盖所述第一介质层的第一部分表面的第一场板；
部分覆盖所述第一场板表面并堆叠在所述第一介质层的第二部分表面上的第二介质层；以及
位于所述第二介质层表面上的第二场板，
其中，所述第二场板包括至少一个接触通道。
2.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述第二介质层为金属硅化物阻挡层，以使被所述金属硅化物阻挡层覆盖的区域不能形成金属硅化物。
3.根据权利要求2所述的横向双扩散晶体管，其特征在于，所述金属硅化物阻挡层为氧化层。
4.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述接触通道为沿垂直于所述第二介质层的表面方向延伸的通孔内填充的金属塞。
5.根据权利要求1所述的横向双扩散晶体管，其特征在于，所述第二场板包括多个接触通道，多个所述接触通道沿从所述源区至所述漏区的延伸方向排成一列。
6.一种横向双扩散晶体管制造方法，其特征在于，包括：
在所述衬底顶部形成阱区、漂移区和分别位于所述阱区和所述漂移区中的源区和漏区；
在所述漂移区表面形成第一介质层；
形成位于所述漂移区表面且覆盖所述第一介质层的第一部分表面的第一场板；
形成部分覆盖所述第一场板表面并堆叠在所述第一介质层的第二部分表面上的第二介质层；以及
形成位于所述第二介质层表面上的第二场板，
其中，所述第二场板包括至少一个接触通道。
7.根据权利要求6所述的横向双扩散晶体管制造方法，其特征在于，所述第二介质层为金属硅化物阻挡层，以使被所述金属硅化物阻挡层覆盖的区域不能形成金属硅化物。
8.根据权利要求7所述的横向双扩散晶体管制造方法，其特征在于，所述金属硅化物阻挡层为氧化层。
9.根据权利要求6所述的横向双扩散晶体管制造方法，其特征在于，所述接触通道为沿垂直于所述第二介质层的表面方向延伸的通孔内填充的金属塞。
10.根据权利要求6所述的横向双扩散晶体管制造方法，其特征在于，所述第二场板包括多个接触通道，多个所述接触通道沿从所述源区至所述漏区的延伸方向排成一列。
CN201911259455.4A 2019-12-10 2019-12-10 横向双扩散晶体管及其制造方法 Pending CN111092123A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201911259455.4A CN111092123A (zh) 2019-12-10 2019-12-10 横向双扩散晶体管及其制造方法
US17/086,255 US20210175336A1 (en) 2019-12-10 2020-10-30 Lateral double-diffused transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911259455.4A CN111092123A (zh) 2019-12-10 2019-12-10 横向双扩散晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN111092123A true CN111092123A (zh) 2020-05-01

Family

ID=70394788

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911259455.4A Pending CN111092123A (zh) 2019-12-10 2019-12-10 横向双扩散晶体管及其制造方法

Country Status (2)

Country Link
US (1) US20210175336A1 (zh)
CN (1) CN111092123A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112635330A (zh) * 2020-12-18 2021-04-09 华虹半导体(无锡)有限公司 Ldmos器件制作方法、ldmos器件和终端设备
CN113972265A (zh) * 2020-07-23 2022-01-25 和舰芯片制造(苏州)股份有限公司 一种改善带场板的ldmos制程工艺的方法
CN114420760A (zh) * 2022-03-28 2022-04-29 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114429987A (zh) * 2022-04-01 2022-05-03 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
US11456364B2 (en) * 2020-09-23 2022-09-27 Globalfoundries U.S. Inc. Structure and method to provide conductive field plate over gate structure
US11532742B2 (en) 2021-03-19 2022-12-20 Globalfoundries U.S. Inc. Integrated circuit structure with metal gate and metal field plate having coplanar upper surfaces
CN115513060A (zh) * 2022-11-03 2022-12-23 杭州晶丰明源半导体有限公司 Ldmos器件及其制造方法
US11942325B2 (en) 2022-01-06 2024-03-26 Globalfoundries U.S. Inc. Transistor structure with gate over well boundary and related methods to form same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114188414A (zh) * 2020-11-04 2022-03-15 台湾积体电路制造股份有限公司 具有增强的安全操作区域的ldmos及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040135213A1 (en) * 2002-10-16 2004-07-15 Yedinak Joseph A. Voltage divider field plate termination with unequal fixed biasing
CN102184944A (zh) * 2011-04-29 2011-09-14 南京邮电大学 一种横向功率器件的结终端结构
US20120319182A1 (en) * 2011-06-15 2012-12-20 Fujitsu Semiconductor Limited Semiconductor device production method and semiconductor device
CN104465404A (zh) * 2014-12-24 2015-03-25 上海华虹宏力半导体制造有限公司 射频ldmos器件的制造方法
CN108682690A (zh) * 2018-05-25 2018-10-19 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
CN110364567A (zh) * 2019-07-24 2019-10-22 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4219529C2 (de) * 1992-06-15 1994-05-26 Itt Ind Gmbh Deutsche Verfahren zur Herstellung von Halbleiterbauelementen in CMOS-Technik mit "local interconnects"
JP2850694B2 (ja) * 1993-03-10 1999-01-27 株式会社日立製作所 高耐圧プレーナ型半導体装置
GB9700923D0 (en) * 1997-01-17 1997-03-05 Philips Electronics Nv Semiconductor devices
US6346451B1 (en) * 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
FR2784801B1 (fr) * 1998-10-19 2000-12-22 St Microelectronics Sa Composant de puissance portant des interconnexions
US6023090A (en) * 1998-12-07 2000-02-08 Philips Electronics North America, Corporation Lateral thin-film Silicon-On-Insulator (SOI) device having multiple zones in the drift region
US6559011B1 (en) * 2000-10-19 2003-05-06 Muhammed Ayman Shibib Dual level gate process for hot carrier control in double diffused MOS transistors
US6468878B1 (en) * 2001-02-27 2002-10-22 Koninklijke Philips Electronics N.V. SOI LDMOS structure with improved switching characteristics
US6794719B2 (en) * 2001-06-28 2004-09-21 Koninklijke Philips Electronics N.V. HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
KR100948139B1 (ko) * 2003-04-09 2010-03-18 페어차일드코리아반도체 주식회사 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor
JP5307973B2 (ja) * 2006-02-24 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7554154B2 (en) * 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method
JP5391447B2 (ja) * 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
CN102473721B (zh) * 2009-07-31 2015-05-06 富士电机株式会社 半导体装置
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US8664718B2 (en) * 2011-11-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same
JP2013149761A (ja) * 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
KR101864889B1 (ko) * 2012-01-20 2018-06-05 에스케이하이닉스 시스템아이씨 주식회사 수평형 디모스 트랜지스터 및 그 제조방법
CN103035727B (zh) * 2012-11-09 2015-08-19 上海华虹宏力半导体制造有限公司 Rfldmos器件及制造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
CN105374686A (zh) * 2014-09-02 2016-03-02 无锡华润上华半导体有限公司 一种ldmos器件的制作方法
US10756208B2 (en) * 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US9748378B2 (en) * 2015-03-12 2017-08-29 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US9818862B2 (en) * 2016-01-05 2017-11-14 Nxp Usa, Inc. Semiconductor device with floating field plates
DE102016120301A1 (de) * 2016-10-25 2018-04-26 Infineon Technologies Ag Leistungshalbleitervorrichtungs-Abschlussstruktur
DE102018110579B4 (de) * 2017-09-28 2022-12-01 Taiwan Semiconductor Manufacturing Co. Ltd. Hochspannungs-metall-oxid-halbleitervorrichtung (hvmos-vorrichtung) integriert mit einer hochspannungs-übergangsabschlussvorrichtung (hvjt- vorrichtung)
US10535730B2 (en) * 2017-09-28 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage metal-oxide-semiconductor (HVMOS) device integrated with a high voltage junction termination (HVJT) device
US10217828B1 (en) * 2017-10-26 2019-02-26 Globalfoundries Singapore Pte. Ltd. Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same
US10818788B2 (en) * 2017-12-15 2020-10-27 Alpha And Omega Semiconductor (Cayman) Ltd. Schottky diode integrated into superjunction power MOSFETs
CN109980011A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
DE102019104070A1 (de) * 2018-02-20 2019-08-22 Maxim Integrated Products, Inc. Multi-Transistor-Vorrichtungen
CN110350032A (zh) * 2018-04-04 2019-10-18 无锡华润上华科技有限公司 一种半导体器件
US10886399B2 (en) * 2018-09-07 2021-01-05 Nxp Usa, Inc. High voltage semiconductor device and method of fabrication
US10910377B2 (en) * 2018-10-23 2021-02-02 Globalfoundries Singapore Pte. Ltd. LDMOS devices, integrated circuits including LDMSO devices, and methods for fabricating the same
US10749028B2 (en) * 2018-11-30 2020-08-18 Nxp Usa, Inc. Transistor with gate/field plate structure
JP2020098883A (ja) * 2018-12-19 2020-06-25 株式会社日立製作所 半導体装置
US10861946B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
JP7147703B2 (ja) * 2019-07-16 2022-10-05 株式会社デンソー 半導体装置
KR102224364B1 (ko) * 2019-10-02 2021-03-05 주식회사 키 파운드리 고전압 반도체 소자 및 그 제조 방법
CN112635541B (zh) * 2019-10-08 2022-08-12 无锡华润上华科技有限公司 Ldmos器件及其制备方法
CN112635540B (zh) * 2019-10-08 2022-09-09 无锡华润上华科技有限公司 Ldmos器件及其制备方法
US11075271B2 (en) * 2019-10-14 2021-07-27 Cree, Inc. Stepped field plates with proximity to conduction channel and related fabrication methods
US11195949B2 (en) * 2019-10-21 2021-12-07 Semiconductor Components Industries, Llc Laterally diffused metal-oxide-semiconductor (LDMOS) transistors
US11227921B2 (en) * 2019-11-22 2022-01-18 Nxp Usa, Inc. Laterally-diffused metal-oxide semiconductor transistor and method therefor
US11652098B2 (en) * 2020-01-06 2023-05-16 Joulwatt Technology (Hangzhou) Co., Ltd. Transistor structure for electrostatic protection and method for manufacturing same
CN114188414A (zh) * 2020-11-04 2022-03-15 台湾积体电路制造股份有限公司 具有增强的安全操作区域的ldmos及其制造方法
US11610978B2 (en) * 2021-03-11 2023-03-21 Nxp B.V. LDMOS with an improved breakdown performance
JP2022144977A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体装置の製造方法
US20230231020A1 (en) * 2022-01-17 2023-07-20 Texas Instruments Incorporated Field plating at source side of gate bias mosfets to prevent vt shift

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040135213A1 (en) * 2002-10-16 2004-07-15 Yedinak Joseph A. Voltage divider field plate termination with unequal fixed biasing
CN102184944A (zh) * 2011-04-29 2011-09-14 南京邮电大学 一种横向功率器件的结终端结构
US20120319182A1 (en) * 2011-06-15 2012-12-20 Fujitsu Semiconductor Limited Semiconductor device production method and semiconductor device
CN104465404A (zh) * 2014-12-24 2015-03-25 上海华虹宏力半导体制造有限公司 射频ldmos器件的制造方法
CN108682690A (zh) * 2018-05-25 2018-10-19 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
CN110364567A (zh) * 2019-07-24 2019-10-22 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972265A (zh) * 2020-07-23 2022-01-25 和舰芯片制造(苏州)股份有限公司 一种改善带场板的ldmos制程工艺的方法
US11456364B2 (en) * 2020-09-23 2022-09-27 Globalfoundries U.S. Inc. Structure and method to provide conductive field plate over gate structure
CN112635330A (zh) * 2020-12-18 2021-04-09 华虹半导体(无锡)有限公司 Ldmos器件制作方法、ldmos器件和终端设备
US11532742B2 (en) 2021-03-19 2022-12-20 Globalfoundries U.S. Inc. Integrated circuit structure with metal gate and metal field plate having coplanar upper surfaces
US11942325B2 (en) 2022-01-06 2024-03-26 Globalfoundries U.S. Inc. Transistor structure with gate over well boundary and related methods to form same
CN114420760A (zh) * 2022-03-28 2022-04-29 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114420760B (zh) * 2022-03-28 2022-05-31 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114429987A (zh) * 2022-04-01 2022-05-03 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN114429987B (zh) * 2022-04-01 2022-06-03 北京芯可鉴科技有限公司 横向双扩散场效应晶体管、制作方法、芯片及电路
CN115513060A (zh) * 2022-11-03 2022-12-23 杭州晶丰明源半导体有限公司 Ldmos器件及其制造方法

Also Published As

Publication number Publication date
US20210175336A1 (en) 2021-06-10

Similar Documents

Publication Publication Date Title
US20210175336A1 (en) Lateral double-diffused transistor and manufacturing method thereof
US9806175B2 (en) Power MOSFET device structure for high frequency applications
CN101740622B (zh) 用于半导体器件的屏蔽电极结构和方法
US9245963B2 (en) Insulated gate semiconductor device structure
JP5830023B2 (ja) 半導体素子
US11158737B2 (en) LDMOS component, manufacturing method therefor, and electronic device
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
CN104157688A (zh) 具有槽屏蔽电极结构的半导体器件
TW201403813A (zh) 溝渠式閘極金氧半場效電晶體
US6160288A (en) Vertical type misfet having improved pressure resistance
US9991378B2 (en) Trench power semiconductor device
US20090166731A1 (en) Vertical-type field-effect transistor and manufacturing method thereof
CN107910266B (zh) 功率半导体器件及其制造方法
CN107910269B (zh) 功率半导体器件及其制造方法
US20170148889A1 (en) Metal oxide semiconductor field effect transistor power device with multi gates connection
US20220130981A1 (en) Ldmos transistor and manufacturing method thereof
CN110957370A (zh) 横向双扩散晶体管的制造方法
CN111524974B (zh) 半导体器件及其制造方法
CN107910268B (zh) 功率半导体器件及其制造方法
CN115498026A (zh) 自对准双槽igbt结构及其制造方法
CN114725202A (zh) 半导体器件
US11688805B2 (en) Integrated circuit structure and method for forming the same
US11495675B2 (en) Manufacture method of lateral double-diffused transistor
EP4092724A1 (en) Semiconductor die with a vertical power transistor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant after: Jiehuate Microelectronics Co.,Ltd.

Address before: Room 901-23, 9 / F, west 4 building, Xigang development center, 298 Zhenhua Road, Sandun Town, Xihu District, Hangzhou City, Zhejiang Province, 310030

Applicant before: JOULWATT TECHNOLOGY Inc.,Ltd.

CB02 Change of applicant information