CN112635330A - Ldmos器件制作方法、ldmos器件和终端设备 - Google Patents
Ldmos器件制作方法、ldmos器件和终端设备 Download PDFInfo
- Publication number
- CN112635330A CN112635330A CN202011509566.9A CN202011509566A CN112635330A CN 112635330 A CN112635330 A CN 112635330A CN 202011509566 A CN202011509566 A CN 202011509566A CN 112635330 A CN112635330 A CN 112635330A
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- heavily doped
- drift region
- ldmos device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 110
- 239000002184 metal Substances 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- 210000000746 body region Anatomy 0.000 claims abstract description 36
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 238000002347 injection Methods 0.000 claims abstract description 8
- 239000007924 injection Substances 0.000 claims abstract description 8
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 238000001259 photo etching Methods 0.000 claims abstract description 7
- 230000000903 blocking effect Effects 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000009826 distribution Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种LDMOS器件制作方法,包括在衬底或外延层上形成浅沟槽隔离、栅介质层并定义多晶硅栅;形成高能量漂移区和RESUR层注入区,以及低能量漂移区;多晶硅栅进行光刻,刻蚀后保留光刻胶,进行注入形成体区;形成侧墙,在体区形成第一重掺杂区和第二重掺杂区,在低能量漂移区形成第一重掺杂区,沉积金属硅化反应阻挡介质层;在多晶硅栅、第一重掺杂区和第二重掺杂区和表面形成金属硅化物;沉积绝缘介质刻蚀停止层,沉积层间介质层;形成多个接触孔和第一金属层,近沟道一侧的第一部分接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极。本发明还公开了一种LDMOS器件和一种用于制作所述LDMOS器件的终端设备。
Description
技术领域
本发明涉及半导体制造领域,特别是涉及一种LDMOS器件制作方法、一种LDMOS器件和一种用于制作所述LDMOS器件的终端设备。
背景技术
DMOS(Double-diffused MOS)由于具有耐高压,大电流驱动能力和极低功耗等特点,目前在电源管理电路中被广泛采用。在LDMOS(Lateral Double-diffused MOS)器件中,导通电阻Rsp以及栅-漏电容Cgd是LDMOS器件的两个重要的指标。如何获得更高的击穿电压,更低的Rsp、以及更低的Cgd以可以提高产品的竞争力。
现有的LDMOS结构如图1所示,通过在介质层SAB上引入导电的接触孔形成调节电场的场极板,但是传统的结构中,116-A要么直接短接到栅极,要么直接短接到源极。导通状态时,接触孔短接到栅极可以在漂移区上方形成额外的电子积累层来降低Rsp,但是栅-漏极的电容较大,而接触孔短接到源极可以屏蔽栅极,降低栅-漏电容,但是无法产生电子积累层,因此增加了Rsp。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能降低LDMOS器件的栅-漏电容,同时降低器件的Rsp的LDMOS器件制作方法。LDMOS器件和终端设备
相应的,本发明还提供了一种由所述LDMOS器件制作方法制作的LDMOS器件和一种用于执行所述LDMOS器件制作方法制作的终端设备。
为解决上述技术问题,本发明提供的LDMOS器件制作方法,包括以下步骤:
S1,在衬底或外延层101上形成浅沟槽隔离102,再形成栅介质层103,淀积形成多晶硅层,刻蚀同时定义多晶硅栅104;
S2,涂布光刻胶501并打开LDMOS区域的光刻胶,进行漂移区和RESURF注入,形成横向上离子浓度分布不均匀的高能量漂移区和RESUR层注入区105,以及低能量漂移区106;
S3,对定义的多晶硅栅104进行光刻,刻蚀后保留光刻胶,进行注入形成体区107;
S4,在多晶硅栅104两侧形成侧墙108,在体区107进行高掺杂注入形成第一重掺杂区109和第二重掺杂区和110,在低能量漂移区106形成第一重掺杂区109,沉积金属硅化反应阻挡介质层111并进行选择性光刻刻蚀,使其覆盖漂移区表面;
S5,进行金属硅化反应,在多晶硅栅104、第一重掺杂区109和第二重掺杂区和110表面形成金属硅化物112;
S6,沉积绝缘介质刻蚀停止层113,沉积层间介质层114并进行平坦化;
S7,接触孔刻蚀并填充形成多个接触孔115,形成第一金属层116并刻蚀;通过第一金属层116将金属硅化反应阻挡层111上的多排接触孔115分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极。
可选择的,进一步改进所述的LDMOS器件制作方法,衬底或外延层101为P型或N型。
可选择的,进一步改进所述的LDMOS器件制作方法,热氧化形成栅介质层103。
可选择的,进一步改进所述的LDMOS器件制作方法,漂移区注入能量范围为大于80KeV,RESURF注入能量范围为大于300KeV。
可选择的,进一步改进所述的LDMOS器件制作方法,漂移区靠近体区107中第一重掺杂区109一侧的离子浓度低,靠近低能量漂移区106中第一重掺杂区109一侧的离子浓度高。
可选择的,进一步改进所述的LDMOS器件制作方法,步骤S3中,保留光刻胶进行高能量离子注入形成体区107。
本发明提供一种由上述意一项所述LDMOS器件制作方法制作的LDMOS器件,包括:
浅沟槽隔离102,其形成在衬底或外延层101中;
高能量漂移区和RESUR层注入区105,其形成在浅沟槽隔离102之间的衬底或外延层101上部;
低能量漂移区106,其形成在浅沟槽隔离102和体区107之间的衬底或外延层101上部,且与浅沟槽隔离102相邻;
体区107,其形成在低能量漂移区106之间的衬底或外延层101上部;
第一重掺杂区109,其形成在低能量漂移区106上部,以及体区107上部;
第二重掺杂区110,其形成在体区107上部的第一重掺杂区109之间;
多晶硅栅104,其形成在高能量漂移区和RESUR层注入区105、低能量漂移区106和体区107上方,多晶硅栅104下方形成有栅绝缘介质层103;
金属硅化反应阻挡层111,其覆盖在低能量漂移区106上;
金属硅化物112,其分别形成在多晶硅栅104、第一重掺杂区109、第二重掺杂区110上;
绝缘介质叠层113,其覆盖在多晶硅栅104、金属硅化反应阻挡层111、金属硅化物112和浅沟槽隔离102上;
层间介质层114,其覆盖绝缘介质叠层113上;
第一金属层116,其将金属硅化反应阻挡层111上的多排接触孔115分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至多晶硅栅104,靠近漏极一侧的第二部分接触孔短接至体区107的第一重掺杂区109。
可选择的,改进所述的LDMOS器件,衬底或外延层101为P型或N型。
可选择的,改进所述的LDMOS器件,漂移区靠近体区107中第一重掺杂区109一侧的离子浓度低,靠近低能量漂移区106中第一重掺杂区109一侧的离子浓度高。
本发明提供一种终端设备,其用于执行权利要求1-5任意一项所述LDMOS器件制作方法。
本发明将将LDMOS器件SAB介质层上的多排(大于等于2)接触孔分成两部分,靠近沟道一侧第一部分的接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极。通过第一部分短接至栅极的接触孔在SAB下方的漂移区表面形成电子积累层,降低器件的Rsp,而通过第二部分短接至源极的接触孔屏蔽了第一部分的接触孔和栅极,降低了栅-漏电容。经过试验验证,本发明的LDMOS器件相比于传统结构,虽然Rsp增大了7.5%,但是Cgd降低了13%,因此改善了器件的综合性能。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性,对说明书中的描述进行补充。然而,本发明附图是未按比例绘制的示意图,因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点,本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是一种现有LDMOS结构示意图。
图2是本发明流程示意图。
图3本发明第二实施例中间结构示意图一。
图4本发明第二实施例中间结构示意图二。
图5本发明第二实施例中间结构示意图三。
图6本发明第二实施例中间结构示意图四。
图7本发明第二实施例中间结构示意图五。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点加以应用,在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是,在不冲突的情况下,以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施,并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是,提供这些实施例是为了使得本发明的公开彻底且完整,并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
应当理解的是,当元件被称作“连接”或“结合”到另一元件时,该元件可以直接连接或结合到另一元件,或者可以存在中间元件。不同的是,当元件被称作“直接连接”或“直接结合”到另一元件时,不存在中间元件。在全部附图中,相同的附图标记始终表示相同的元件。此外,还应当理解的是,尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、参数、组件、区域、层和/或部分,但是这些元件、参数、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、参数、组件、区域、层或部分与另一个元件、参数、组件、区域、层或部分区分开来。因此,在不脱离根据本发明的示例性实施例的教导的情况下,以下所讨论的第一元件、参数、组件、区域、层或部分也可以被称作第二元件、参数、组件、区域、层或部分。
第一实施例;
如图2所示,本发明提供一种LDMOS器件制作方法,包括以下步骤:
S1,在衬底或外延层101上形成浅沟槽隔离102,再形成栅介质层103,淀积形成多晶硅层,刻蚀同时定义多晶硅栅104;
S2,涂布光刻胶501并打开LDMOS区域的光刻胶,进行漂移区和RESURF注入,形成横向上离子浓度分布不均匀的高能量漂移区和RESUR层注入区105,以及低能量漂移区106;
S3,对定义的多晶硅栅104进行光刻,刻蚀后保留光刻胶,进行注入形成体区107;
S4,在多晶硅栅104两侧形成侧墙108,在体区107进行高掺杂注入形成第一重掺杂区109和第二重掺杂区和110,在低能量漂移区106形成第一重掺杂区109,沉积金属硅化反应阻挡介质层111并进行选择性光刻刻蚀,使其覆盖漂移区表面;
S5,进行金属硅化反应,在多晶硅栅104、第一重掺杂区109和第二重掺杂区和110表面形成金属硅化物112;
S6,沉积绝缘介质刻蚀停止层113,沉积层间介质层114并进行平坦化;
S7,接触孔刻蚀并填充形成多个接触孔115,形成第一金属层116并刻蚀;通过第一金属层116将金属硅化反应阻挡层111上的多排接触孔115分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极。
第二实施例;
本发明提供一种N-LDMOS器件制作方法,包括以下步骤:
S1,如图3所示,在101—P型衬底/P型外延层101上形成浅沟槽隔离102,再热氧化形成栅介质层103,淀积形成多晶硅层,刻蚀同时定义多晶硅栅104;
S2,如图4所示,涂布光刻胶501并打开LDMOS区域的光刻胶,进行漂移区和RESURFP型注入,形成横向上离子浓度分布不均匀的高能量漂移区和RESUR层注入区105,以及低能量漂移区106;
由于定义的多晶硅栅104的存在,使得高能量(>80KeV)的漂移区、RESURF(>300KeV)注入直接穿过多晶硅栅104进入Silicon中,而低能量的漂移区注入无法穿过多晶硅栅104只在多晶硅栅104以外的Silicon形成掺杂,因此使得LDMOS的漂移区在横向上分布不均匀,形成了靠近源端一侧的淡,靠近漏端的浓的分布;
S3,如图5所示,对定义的多晶硅栅104进行光刻完成多晶硅栅104形貌,刻蚀后保留光刻胶502,进行P型离子注入形成体区107。
S4,如图6所示,在多晶硅栅104两侧形成侧墙108,在体区107进行高掺杂注入形成第一重掺杂区109-源端和第二重掺杂区和110,第二重掺杂区和110形成在两个第一重掺杂区109之间,第二重掺杂区和110用于体区107引出,在低能量漂移区106形成第一重掺杂区109-漏端,沉积金属硅化反应阻挡介质层111并进行选择性光刻刻蚀,金属硅化反应阻挡介质层111用来防止金属硅化反应时在漂移区表面形成金属硅化,使其覆盖漂移区表面;
S5,进行金属硅化反应,在多晶硅栅104、第一重掺杂区109和第二重掺杂区和110表面形成金属硅化物112;
S6,沉积绝缘介质刻蚀停止层113,沉积层间介质层114并进行CMP(chemicalmechanical polishing)平坦化;
S7,接触孔刻蚀并填充形成多个接触孔115,形成第一金属层116并刻蚀;通过第一金属层116将金属硅化反应阻挡层111上的多排接触孔115分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极,形成如图7所示结构。
第三实施例;
如图7所示,本发明提供由上述第一实施例或第二实施例任意一项所述LDMOS器件制作方法制作的LDMOS器件,包括:
浅沟槽隔离102,其形成在衬底或外延层101中;
高能量漂移区和RESUR层注入区105,其形成在浅沟槽隔离102之间的衬底或外延层101上部;
低能量漂移区106,其形成在浅沟槽隔离102和体区107之间的衬底或外延层101上部,且与浅沟槽隔离102相邻;
体区107,其形成在低能量漂移区106之间的衬底或外延层101上部;
第一重掺杂区109,其形成在低能量漂移区106上部,以及体区107上部;
第二重掺杂区110,其形成在体区107上部的第一重掺杂区109之间;
多晶硅栅104,其形成在高能量漂移区和RESUR层注入区105、低能量漂移区106和体区107上方,多晶硅栅104下方形成有栅绝缘介质层103;
金属硅化反应阻挡层111,其覆盖在低能量漂移区106上;
金属硅化物112,其分别形成在多晶硅栅104、第一重掺杂区109、第二重掺杂区110上;
绝缘介质叠层113,其覆盖在多晶硅栅104、金属硅化反应阻挡层111、金属硅化物112和浅沟槽隔离102上;
层间介质层114,其覆盖绝缘介质叠层113上;
第一金属层116,其将金属硅化反应阻挡层111上的多排接触孔115分成两部分,靠近沟道一侧的第一部分接触孔116-2通过金属层短接至多晶硅栅104,靠近漏极一侧的第二部分接触孔116-1短接至体区107的第一重掺杂区109;
其中,衬底或外延层101为P型或N型,漂移区靠近体区107中第一重掺杂区109一侧的离子浓度低,靠近低能量漂移区106中第一重掺杂区109一侧的离子浓度高。
第四实施例;
本发明提供一种终端设备,例如半导体生产机台,其用于执行权第一实施例或第二实施例任意一项所述LDMOS器件制作方法。
除非另有定义,否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是,除非这里明确定义,否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思,而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (10)
1.一种LDMOS器件制作方法,其特征在于,包括以下步骤:
S1,在衬底或外延层(101)上形成浅沟槽隔离(102),再形成栅介质层(103),淀积形成多晶硅层,刻蚀同时定义多晶硅栅(104);
S2,涂布光刻胶(501)并打开LDMOS区域的光刻胶,进行漂移区和RESURF注入,形成横向上离子浓度分布不均匀的高能量漂移区和RESUR层注入区(105),以及低能量漂移区(106);
S3,对定义的多晶硅栅(104)进行光刻,刻蚀后保留光刻胶,进行注入形成体区(107);
S4,在多晶硅栅(104)两侧形成侧墙(108),在体区(107)进行高掺杂注入形成第一重掺杂区(109)和第二重掺杂区和(110),在低能量漂移区(106)形成第一重掺杂区(109),沉积金属硅化反应阻挡介质层(111)并进行选择性光刻刻蚀,使其覆盖漂移区表面;
S5,进行金属硅化反应,在多晶硅栅(104)、第一重掺杂区(109)和第二重掺杂区和(110)表面形成金属硅化物(112);
S6,沉积绝缘介质刻蚀停止层(113),沉积层间介质层(114)并进行平坦化;
S7,接触孔刻蚀并填充形成多个接触孔(115),形成第一金属层(116)并刻蚀;通过第一金属层(116)将金属硅化反应阻挡层(111)上的多排接触孔(115)分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至栅极,靠近漏极一侧的第二部分接触孔短接至源极。
2.如权利要求1所述的LDMOS器件制作方法,其特征在于:衬底或外延层(101)为P型或N型。
3.如权利要求1所述的LDMOS器件制作方法,其特征在于:热氧化形成栅介质层(103)。
4.如权利要求1所述的LDMOS器件制作方法,其特征在于:漂移区注入能量范围为大于80KeV,RESURF注入能量范围为大于300KeV。
5.如权利要求1所述的LDMOS器件制作方法,其特征在于:漂移区靠近体区(107)中第一重掺杂区(109)一侧的离子浓度低,靠近低能量漂移区(106)中第一重掺杂区(109)一侧的离子浓度高。
6.如权利要求1所述的LDMOS器件制作方法,其特征在于:步骤S3中,保留光刻胶进行高能量离子注入形成体区(107)。
7.一种由权利要求1-5任意一项所述LDMOS器件制作方法制作的LDMOS器件,其特征在于,包括:
浅沟槽隔离(102),其形成在衬底或外延层(101)中;
高能量漂移区和RESUR层注入区(105),其形成在浅沟槽隔离(102)之间的衬底或外延层(101)上部;
低能量漂移区(106),其形成在浅沟槽隔离(102)和体区(107)之间的衬底或外延层(101)上部,且与浅沟槽隔离(102)相邻;
体区(107),其形成在低能量漂移区(106)之间的衬底或外延层(101)上部;
第一重掺杂区(109),其形成在低能量漂移区(106)上部,以及体区(107)上部;
第二重掺杂区(110),其形成在体区(107)上部的第一重掺杂区(109)之间;
多晶硅栅(104),其形成在高能量漂移区和RESUR层注入区(105)、低能量漂移区(106)和体区(107)上方,多晶硅栅(104)下方形成有栅绝缘介质层(103);
金属硅化反应阻挡层(111),其覆盖在低能量漂移区(106)上;
金属硅化物(112),其分别形成在多晶硅栅(104)、第一重掺杂区(109)、第二重掺杂区(110)上;
绝缘介质叠层(113),其覆盖在多晶硅栅(104)、金属硅化反应阻挡层(111)、金属硅化物(112)和浅沟槽隔离(102)上;
层间介质层(114),其覆盖绝缘介质叠层(113)上;
第一金属层(116),其将金属硅化反应阻挡层(111)上的多排接触孔(115)分成两部分,靠近沟道一侧的第一部分接触孔通过金属层短接至多晶硅栅(104),靠近漏极一侧的第二部分接触孔短接至体区(107)的第一重掺杂区(109)。
8.如权利要求7所述的LDMOS器件,其特征在于:衬底或外延层(101)为P型或N型。
9.如权利要求7所述的LDMOS器件,其特征在于:漂移区靠近体区(107)中第一重掺杂区(109)一侧的离子浓度低,靠近低能量漂移区(106)中第一重掺杂区(109)一侧的离子浓度高。
10.一种终端设备,其特征在于:其用于执行权利要求1-5任意一项所述LDMOS器件制作方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011509566.9A CN112635330A (zh) | 2020-12-18 | 2020-12-18 | Ldmos器件制作方法、ldmos器件和终端设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011509566.9A CN112635330A (zh) | 2020-12-18 | 2020-12-18 | Ldmos器件制作方法、ldmos器件和终端设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112635330A true CN112635330A (zh) | 2021-04-09 |
Family
ID=75317552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011509566.9A Pending CN112635330A (zh) | 2020-12-18 | 2020-12-18 | Ldmos器件制作方法、ldmos器件和终端设备 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112635330A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023035628A1 (zh) * | 2021-09-09 | 2023-03-16 | 无锡华润上华科技有限公司 | 浮置接触孔的形成方法及半导体器件 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130277741A1 (en) * | 2012-04-23 | 2013-10-24 | Globalfoundries Singapore Pte Ltd | Ldmos device with field effect structure to control breakdown voltage, and methods of making such a device |
US20140131796A1 (en) * | 2012-11-09 | 2014-05-15 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Rf ldmos device and fabrication method thereof |
CN111063737A (zh) * | 2019-11-25 | 2020-04-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
CN111092123A (zh) * | 2019-12-10 | 2020-05-01 | 杰华特微电子(杭州)有限公司 | 横向双扩散晶体管及其制造方法 |
-
2020
- 2020-12-18 CN CN202011509566.9A patent/CN112635330A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130277741A1 (en) * | 2012-04-23 | 2013-10-24 | Globalfoundries Singapore Pte Ltd | Ldmos device with field effect structure to control breakdown voltage, and methods of making such a device |
US20140131796A1 (en) * | 2012-11-09 | 2014-05-15 | Shanghai Huahong Grace Semiconductor Manufacturing Corporation | Rf ldmos device and fabrication method thereof |
CN111063737A (zh) * | 2019-11-25 | 2020-04-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
CN111092123A (zh) * | 2019-12-10 | 2020-05-01 | 杰华特微电子(杭州)有限公司 | 横向双扩散晶体管及其制造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023035628A1 (zh) * | 2021-09-09 | 2023-03-16 | 无锡华润上华科技有限公司 | 浮置接触孔的形成方法及半导体器件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10381460B2 (en) | Semiconductor device and method for manufacturing the same | |
US9331145B2 (en) | Lateral double diffused MOS transistors and methods of fabricating the same | |
US8445958B2 (en) | Power semiconductor device with trench bottom polysilicon and fabrication method thereof | |
CN108807541B (zh) | 一种具有交错叉指式排列的浅槽隔离结构横向半导体器件 | |
CN112117332B (zh) | Ldmos器件及工艺方法 | |
CN108242467B (zh) | Ldmos器件及其制作方法 | |
US12057482B2 (en) | MOSFET with distributed doped P-shield zones under trenches | |
US7936007B2 (en) | LDMOS with self aligned vertical LDD backside drain | |
US9184278B2 (en) | Planar vertical DMOS transistor with a conductive spacer structure as gate | |
CN111063737A (zh) | Ldmos器件及工艺方法 | |
US9178054B2 (en) | Planar vertical DMOS transistor with reduced gate charge | |
CN115547838A (zh) | 金属氧化物半导体器件的制备方法及器件 | |
CN109830538B (zh) | Ldmos器件及其制造方法 | |
CN111785634B (zh) | Ldmos器件及工艺方法 | |
CN111785774B (zh) | Bcd工艺中cmos器件及其制造方法 | |
CN112635330A (zh) | Ldmos器件制作方法、ldmos器件和终端设备 | |
CN111916502B (zh) | 一种具有高掺杂层的分裂栅功率mosfet器件及其制备方法 | |
CN104576732A (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
CN116454135A (zh) | 一种横向功率半导体器件及制备方法 | |
US20220209004A1 (en) | Semi-SGT MOSFET Device and Method for Making the Same | |
CN115719759A (zh) | Ldmos器件及工艺方法 | |
CN115020486A (zh) | 一种ldmos晶体管结构以及对应的制造方法 | |
CN112133758B (zh) | 功率半导体器件及制造方法 | |
CN102694020B (zh) | 一种半导体装置 | |
CN116153972B (zh) | 一种半导体装置及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210409 |
|
RJ01 | Rejection of invention patent application after publication |