CN112635540B - Ldmos器件及其制备方法 - Google Patents

Ldmos器件及其制备方法 Download PDF

Info

Publication number
CN112635540B
CN112635540B CN201910948225.2A CN201910948225A CN112635540B CN 112635540 B CN112635540 B CN 112635540B CN 201910948225 A CN201910948225 A CN 201910948225A CN 112635540 B CN112635540 B CN 112635540B
Authority
CN
China
Prior art keywords
layer
etching
etching stop
field plate
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910948225.2A
Other languages
English (en)
Other versions
CN112635540A (zh
Inventor
金华俊
孙贵鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN201910948225.2A priority Critical patent/CN112635540B/zh
Priority to US17/766,406 priority patent/US20230163177A1/en
Priority to KR1020227014490A priority patent/KR20220074921A/ko
Priority to JP2022521329A priority patent/JP7369289B2/ja
Priority to PCT/CN2020/109700 priority patent/WO2021068647A1/zh
Publication of CN112635540A publication Critical patent/CN112635540A/zh
Application granted granted Critical
Publication of CN112635540B publication Critical patent/CN112635540B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Abstract

本发明涉及一种LDMOS器件及其制备方法中，阻挡层包括n层刻蚀停止层，相邻两层刻蚀停止层之间设置绝缘层，由于层间介质层、绝缘层的材料相同均为氧化物，且不同于刻蚀停止层的材料，因此刻蚀氧化物时可以分别停止于n层刻蚀停止层上，以在n层刻蚀停止层上分别形成n级场板孔。靠近栅极结构的第1级场板孔下端与漂移区的距离最小，靠近漏区的第n级场板孔与漂移区的距离最大，进而可以使得漂移区的前端和后端电场分布更均匀，可有效改善漂移区的电场分布，使得漂移区的前端和后端电场分布均匀，获得更高的击穿电压。

Description

LDMOS器件及其制备方法
技术领域
本发明涉及半导体领域，特别是涉及一种LDMOS器件及其制备方法。
背景技术
LDMOS(Lateral Double-Diffused MOSFET，横向扩散金属氧化物半导体)是一种横向功率器件，易于与低压信号以及其他器件单片集成，且有高耐压、高增益、低失真等优点，被广泛应用于功率集成电路中。
LDMOS的结构性能直接影响到功率集成电路的性能。衡量LDMOS性能的主要参数有导通电阻和击穿电压，导通电阻越小、击穿电压越大，LDMOS的性能越好。传统技术中，通常采用STI(Shallow Trench Isolation，浅沟道隔离)技术以提高击穿电压，但发明人在实现传统技术的过程中发现，采用STI技术会导致导通电阻增大。因此，需要提出一种提高击穿电压的同时不影响导通电阻的LDMOS器件。
发明内容
基于此，有必要针对传统技术中提高了击穿电压的同时也增大了导通电阻的问题，提供一种LDMOS器件及其制备方法。
一种LDMOS器件的制备方法，包括：
提供半导体衬底，所述半导体衬底中形成有漂移区和体区，所述漂移区内设置漏区，所述体区内设置源区；
在所述半导体衬底上沉积阻挡层，所述阻挡层包括n层刻蚀停止层，其中n为大于等于2的整数，所述刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离所述半导体衬底，相邻所述刻蚀停止层之间设置有绝缘层；
形成层间介质层，并刻蚀所述层间介质层和所述阻挡层以形成n级场板孔，其中，第1层刻蚀停止层上至第n层刻蚀停止层上依次对应设置第1级场板孔至第n级场板孔。
在其中一个实施例中，所述半导体衬底上还形成有栅极结构，从所述栅极结构到所述漏区方向，所述第1级场板孔至所述第n级场板孔的下端依次远离所述漂移区，其中，靠近所述栅极结构的第1级场板孔下端与所述漂移区的距离最小，靠近所述漏区的第n级场板孔下端与所述漂移区的距离最大。
在其中一个实施例中，所述层间介质层和所述绝缘层包括氧化物，所述刻蚀停止层包括氮化物；
所述刻蚀所述层间介质层和所述阻挡层以形成n级场板孔的步骤包括：
当形成第1级场板孔至第n-1级场板孔时，先降低所述氧化物和所述氮化物的刻蚀选择比刻蚀所述层间介质层形成通孔，沿所述通孔继续刻蚀至第m层刻蚀停止层并刻穿所述第m层刻蚀停止层，调高所述氧化物和所述氮化物的刻蚀选择比刻蚀所述绝缘层，当检测到刻蚀到第m-1层刻蚀停止层，则停止刻蚀，以在第m-1层刻蚀停止层上形成第m-1级场板孔，其中，m为大于1小于等于n的整数；
当刻蚀形成第n级场板孔时，调高所述氧化物和所述氮化物的刻蚀选择比刻蚀所述层间介质层，以露出所述第n层刻蚀停止层，当检测到第n层刻蚀停止层时停止刻蚀，以使第n层刻蚀停止层上形成第n级场板孔。
在其中一个实施例中，所述形成层间介质层并刻蚀所述层间介质层和所述阻挡层，以形成n级场板孔的步骤还包括：
同时刻蚀所述层间介质层形成源极接触孔和漏极接触孔，所述源极接触孔刻蚀停止于所述源区，所述漏极接触孔刻蚀停止于所述漏区；
在所述源极接触孔、所述漏极接触孔、所述n级场板孔中填充金属以形成源电极、漏电极和n级孔场板。
在其中一个实施例中，所述绝缘层的厚度为
Figure BDA0002224884390000031
和\或，
所述刻蚀停止层的厚度为
Figure BDA0002224884390000032
一种LDMOS器件，包括：
半导体衬底，所述半导体衬底中形成有漂移区和体区，所述漂移区内设置漏区，所述体区内设置源区；
阻挡层，设置于所述半导体衬底上，所述阻挡层包括n层刻蚀停止层，其中n为大于等于2的整数，所述刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离所述半导体衬底，相邻所述刻蚀停止层之间设置有绝缘层；
层间介质层，覆盖所述半导体衬底；
所述LDMOS器件还包括n级孔场板,其中，所述第1层刻蚀停止层上至所述第n层刻蚀停止层上依次对应设置第1级孔场板至第n级孔场板。
在其中一个实施例中，所述半导体衬底上还形成有栅极结构，从所述栅极结构到所述漏区方向，所述第1级孔场板至所述第n级孔场板的下端依次远离所述漂移区，其中，靠近所述栅极结构的第1级孔场板下端与所述漂移区的距离最小，靠近所述漏区的第n级孔场板下端与所述漂移区的距离最大。
在其中一个实施例中，所述层间介质层包括氧化物。
在其中一个实施例中，所述绝缘层包括氧化物，所述绝缘层的厚度为
Figure BDA0002224884390000033
Figure BDA0002224884390000034
和\或，
所述刻蚀停止层的厚度为
Figure BDA0002224884390000035
在其中一个实施例中，所述阻挡层形成于所述漂移区上并与所述栅极结构和所述漏区交叠。
上述LDMOS器件及其制备方法中，阻挡层包括n层刻蚀停止层，相邻两层刻蚀停止层之间设置绝缘层，由于层间介质层、绝缘层的材料相同均为氧化物，且不同于刻蚀停止层的材料，因此刻蚀氧化物时各n级场板孔可以分别停止于相应层的刻蚀停止层上，最终在n层刻蚀停止层上分别形成n级场板孔。靠近栅极结构的第1级场板孔下端与漂移区的距离最小，靠近漏区的第n级场板孔与漂移区的距离最大，进而可有效优化漂移区的电场分布，使得漂移区的前端和后端电场分布更均匀，可以更有效的改善孔场板对漂移区的增强耗尽效果，获得更高的击穿电压。另外，由于本申请中取消了漏区附近的浅沟槽隔离结构，可大幅降低导通电阻。故本方案在有效降低导通电阻的同时提高了器件的击穿电压，使得器件具备更优异的性能。
附图说明
图1为本申请的一个实施例提供的LDMOS器件的制备方法流程图；
图2A～图2E为图1所示流程图对应的LDMOS器件截面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本发明。
请参见图1，本申请的一个实施例提供了一种LDMOS的制备方法，包括以下步骤：
S100：提供半导体衬底，半导体衬底中形成有漂移区和体区，漂移区内设置漏区，体区内设置源区，且半导体衬底上形成有栅极结构。
具体的，请参见图2A，半导体衬底100可以是硅衬底，或者绝缘层上覆硅(SOI)衬底等，本实施例中半导体衬底100为P型硅衬底，可通过外延生长形成。在半导体衬底100中通过阱注入工艺形成P阱作为体区110。然后在半导体衬底100上通过注入工艺形成N型轻掺杂区作为漂移区120。在体区110内注入N型杂质形成源区111，在漂移区120内注入N型杂质形成漏区121，源区111和漏区121的掺杂浓度可以相同，且可同时通过掺杂形成。
在半导体衬底100上还形成有栅极结构130，栅极结构130与体区110和漂移区120交叠。栅极结构130包括依次设置于半导体衬底100上的栅氧化层131和栅极132。栅氧化层131可以是二氧化硅，栅极132可以是金属、多晶硅等。栅极结构130还包括位于栅极132两侧的侧墙结构。
本实施例中，取消了在漏区121附近的浅沟槽隔离结构，进而大幅降低器件的导通电阻。
S200：在半导体衬底上形成阻挡层，阻挡层包括n层刻蚀停止层，其中，n为大于等于2的整数，刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离半导体衬底，相邻刻蚀停止层之间设置有绝缘层。
请参见图2B，在栅极结构130上沉积形成阻挡层140。阻挡层140包括n层绝缘层141和n层刻蚀停止层142，从衬底方向往上依次为第1层刻蚀停止层、第2层刻蚀停止层…第n层刻蚀停止层，其中，n为大于等于2的整数，也即阻挡层140包括至少两层绝缘层141和刻蚀停止层142。相邻刻蚀停止层142之间设置有绝缘层141，相邻的刻蚀停止层142之间通过绝缘层141进行绝缘。阻挡层140包括n层绝缘层。从半导体衬底方向往上依次为第1层绝缘层、第2层绝缘层…第n层绝缘层。其中，第1层绝缘层设置于第1层刻蚀停止层与半导体衬底之间。
本实施例以阻挡层140包括两层刻蚀停止层142和两层绝缘层141为例进行说明，如图2B所示，第1层绝缘层141a、第1层刻蚀停止层142a、第2层绝缘层141b和第2层刻蚀停止层142b。其中第1层绝缘层141a和第2层绝缘层141b的材料可以相同，可以均为氧化硅。第1层刻蚀停止层142a和第2层刻蚀停止层142b的材料可以相同，可以均为氮化硅。
本事实例中每一层绝缘层141和每一层刻蚀停止层142各处厚度均匀。绝缘层141的厚度会影响漂移区的耗尽状态，若厚度太薄会导致漂移区120耗尽过快，不利于提高击穿电压，太厚会导致漂移区120耗尽不充分，因此，本申请中。第一绝缘层141a和第二绝缘层141b的厚度可以为
Figure BDA0002224884390000061
优选的，可以均为
Figure BDA0002224884390000062
第一刻蚀停止层142a和第二刻蚀停止层142b的厚度可以为
Figure BDA0002224884390000063
优选的，可以均为
Figure BDA0002224884390000064
然后在第2层刻蚀停止层142b表面涂覆光刻胶，并进行曝光、显影等工艺在光刻胶上形成具有开口的图案。以剩余的光刻胶为掩膜采用干法刻蚀技术依次刻蚀第2层刻蚀停止层142b、第2层绝缘层141b、第1层刻蚀停止层142a和第1层绝缘层141a，使得保留的阻挡层140跨设栅极132和漏区121，如图2C所示。接着去除第二刻蚀阻挡层144表面的光刻胶。阻挡层140可以使漏区121与栅极结构130的栅极多晶间的距离拉长，进一步提高器件的击穿电压。本实施例中，阻挡层140与栅极结构130交叠区域的长度为0.1um～0.2um。
S300：形成层间介质层，并刻蚀层间介质层和阻挡层形成n级场板孔，其中，第1层刻蚀停止层上至第n级刻蚀停止层上依次对应设置第1级场板孔至第n级场板孔。
请参见图2D，在前述步骤形成的器件上沉积层间介质层150，层间介质层150可以是氧化物。在层间介质层150上形成光刻胶，并图形化光刻胶形成开口。以光刻胶为掩膜刻蚀层间介质层150形成通孔。
沿通孔继续往下刻蚀，由于绝缘层141和刻蚀停止层142的材料不同，因此刻蚀形成的多个孔场板可以停止于不同的刻蚀停止层142上。本实施例中，第1层刻蚀停止层上至第n级刻蚀停止层上依次对应设置第1级场板孔至第n级场板孔，也即，第1层刻蚀停止层上对应设置第1级场板孔，第2层刻蚀停止层上对应设置第2级场板孔，依次一一对应，第n层刻蚀停止层上对应上设置第n级场板孔。
具体的，首先降低孔刻蚀菜单中氧化物和氮化物的刻蚀选择比来刻蚀层间介质层形成通孔，也即氧化物的刻蚀速率与氮化物的刻蚀速率接近，沿着通孔继续刻蚀，直至刻蚀至第m层刻蚀停止层且刻穿第m层刻蚀停止层。然后调高氧化物和氮化物的刻蚀选择比刻蚀第m层刻蚀停止层和第m-1层刻蚀停止层之间的绝缘层，使得氧化物的刻蚀速率较快，从而刻穿该绝缘层并露出第m-1层刻蚀停止层的表面，当刻蚀机台检测到刻蚀到氮化物，则停止刻蚀，使得场板孔停止于第m-1层。其中，m为大于1小于等于n的整数，进而分别形成第1级场板孔至第n-1级场板孔。当需要刻蚀形成第n级场板孔时，调高氧化物和氮化物的刻蚀选择比刻蚀层间介质层，当刻蚀机台检测到刻蚀到第n层刻蚀停止层时停止刻蚀，以在第n层刻蚀停止层上形成第n级场板孔。
本实施例中，从栅极结构130到漏区121方向，第1级场板孔至第n级场板孔的下端依次原理漂移区120。其中，第1级场板孔靠近栅极结构130，第n级场板孔靠近漏区120，第1级场板孔的下端与漂移区120的距离最小，第n级场板孔的下端与漂移区120的距离最大，进而可以使得漂移区120的前端(靠近栅极结构130)和后端(靠近漏区121)电场分布更均匀，提高LDMOS器件的击穿电压。
以形成2级场板孔为例，如图2D所示，阻挡层140包括第1层绝缘层141a、第1层刻蚀停止层142a、第2层绝缘层141b和第2层刻蚀停止层142b。首先降低氧化物和氮化物的刻蚀选择比刻蚀层间介质层150，沿层间介质层150向下刻蚀至第2层刻蚀停止层142b时，由于氧化物和氮化物的选择比较低，氧化物和氮化物的刻蚀速率接近，第2层刻蚀停止层142b则继续被刻蚀，直至刻穿第2层刻蚀停止层142b。然后调高氧化物和氮化物的刻蚀选择比，使得氧化物的刻蚀速率远大于氮化物的速率，以高的刻蚀选择比刻蚀第2层绝缘层141b，直至露出第1层刻蚀停止层142a的表面。当刻蚀机台检测到刻蚀到第1层刻蚀停止层142a则停止刻蚀，进而可形成第1级场板孔151。如图2E所示，然后利用不同的掩膜版形成第2级场板孔152，调高氧化物和氮化物的刻蚀选择比刻蚀层间介质层150，直至露出第第2层刻蚀停止层142b的表面。当刻蚀机台检测到刻蚀到第2层刻蚀停止层142b则停止刻蚀，进而可形成第2级场板孔152。
进一步的，在形成第1级场板孔151的时候还刻蚀层间介质层150同时形成源极接触孔和漏极接触孔。由于形成源极接触孔和漏极接触孔时只刻蚀层间介质层150中的氧化物，因此调整刻蚀选择比对形成源极接触孔和漏极接触孔没有影响。
进一步的，在刻蚀形成n级场板孔、源极接触孔和漏极接触孔之后，向接触孔中填充金属，形成n级孔场板、源电极和漏电极。其中，金属可以是钨或者铜。
本实施例中，阻挡层140包括n层刻蚀停止层142，相邻两层刻蚀停止层142之间设置绝缘层141，由于层间介质层150、绝缘层141的材料相同均为氧化物，且不同于刻蚀停止层142的材料，因此刻蚀氧化物时可以分别停止于n层刻蚀停止层142上，以在n层刻蚀停止层142上分别形成n级场板孔。靠近栅极结构130的第1级场板孔下端与漂移区120的距离最小，靠近漏区121的第n级场板孔与漂移区120的距离最大，进而可以使得漂移区120的前端和后端电场分布更均匀，可有效改善漂移区的电场分布，使得漂移区的前端和后端电场分布均匀，获得更高的击穿电压。另外，由于本申请中取消了漏区121附近的浅沟槽隔离结构，因此可降低导通电阻。故本方案在降低导通电阻的同时提高了器件的击穿电压，使得器件具备更优异的性能。
请参见图2E，本申请的一个实施例提供一种LDMOS器件，包括半导体衬底100，半导体衬底100中形成有体区110和漂移区120。体区110中设置源区111，漂移区中设置漏区121。导体衬底100上还设置有栅极结构130。栅极结构130包括依次设置在衬底上的栅氧化层和栅极，栅极结构130还包括设置在栅氧化层和栅极两侧的侧墙结构。
阻挡层140设置于漂移区120上，且与栅极结构130和漏区121交叠。阻挡层140可拉长漏区121和栅极结构的多晶之间的距离，进一步提高器件的击穿电压。阻挡层140包括设置在半导体衬底100上的n层刻蚀停止层142，其中n为大于等于2的整数，n层刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离半导体衬底110，相邻刻蚀停止层之间设置有绝缘层141。
每层绝缘层141的材料均为氧化硅，厚度可以为
Figure BDA0002224884390000105
优选的，可以均为
Figure BDA0002224884390000104
每层刻蚀停止层142的材料均为氮化硅，厚度可以为
Figure BDA0002224884390000103
Figure BDA0002224884390000102
优选的，可以均为
Figure BDA0002224884390000101
层间介质层150覆盖前述结构，层间介质层150的材料可以与绝缘层141的材料相同，均为氧化硅。层间介质层150内还形成有n级孔场板，第1层刻蚀停止层上至第n层刻蚀停止层上一次对应设置第1级孔场板至第n级孔场板。也即，第1层刻蚀停止层上设置第1级孔场板，第2层刻蚀停止层上设置第2级孔场板，第n级刻蚀停止层上设置第n级孔场板。n级孔场板均为金属场板，其中，金属可以是钴或铜。第1级孔场板至第n级孔场板的下端依次远离漂移区，其中第1级孔场板位于漂移区120靠近栅极结构130的前端，且下端与漂移区120的距离最近，第n级孔场板位于漂移区120靠近漏区121的后端，且下端与漂移区的距离最远。
上述实施例提供的LDMOS器件中，阻挡层140包括n层刻蚀停止层142，相邻两层刻蚀停止层142之间设置绝缘层141，由于层间介质层150、绝缘层141的材料相同均为氧化物，且不同于刻蚀停止层142的材料，因此刻蚀氧化物时可以分别停止于n层刻蚀停止层142上，以在n层刻蚀停止层142上分别形成n级场板孔。靠近栅极结构130的第1级场板孔下端与漂移区120的距离最小，靠近漏区121的第n级场板孔与漂移区120的距离最大，进而可以使得漂移区120的前端和后端电场分布更均匀，可有效改善漂移区的电场分布，使得漂移区的前端和后端电场分布均匀，获得更高的击穿电压。另外，由于本申请中取消了漏区121附近的浅沟槽隔离结构，因此可降低导通电阻。故本方案在降低导通电阻的同时提高了器件的击穿电压，使得器件具备更优异的性能。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种LDMOS器件的制备方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有漂移区和体区，所述漂移区内设置漏区，所述体区内设置源区；
在所述半导体衬底的所述漂移区上沉积阻挡层，所述阻挡层包括n层刻蚀停止层，其中n为大于等于2的整数，所述刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离所述半导体衬底，相邻所述刻蚀停止层之间设置有绝缘层；
形成层间介质层，并刻蚀所述层间介质层和所述阻挡层以形成n级场板孔，其中，第1层刻蚀停止层上至第n层刻蚀停止层上依次对应设置第1级场板孔至第n级场板孔；
所述刻蚀所述层间介质层和所述阻挡层以形成n级场板孔，包括：
以对所述刻蚀停止层、所述绝缘层以及所述刻蚀停止层均进行刻蚀的刻蚀选择比，刻蚀层间介质层以及其下方的刻蚀停止层以及绝缘层，直至第m层刻蚀停止层被刻穿；
调高所述绝缘层与所述刻蚀停止层的刻蚀选择比，刻蚀第m-1层刻蚀停止层之上的绝缘层，直至露出第m-1层刻蚀停止层而停止刻蚀，以在第m-1层刻蚀停止层上形成第m-1级场板孔，其中，m为大于1小于等于n的整数；
且，第m-1级孔场板填充在第m-1级场板孔中，而与第m-1层刻蚀停止层接触。
2.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述半导体衬底上还形成有栅极结构，从所述栅极结构到所述漏区方向，所述第1级场板孔至所述第n级场板孔的下端依次远离所述漂移区，其中，靠近所述栅极结构的第1级场板孔下端与所述漂移区的距离最小，靠近所述漏区的第n级场板孔下端与所述漂移区的距离最大。
3.根据权利要求2所述的LDMOS器件的制备方法，其特征在于，所述层间介质层和所述绝缘层包括氧化物，所述刻蚀停止层包括氮化物；
所述刻蚀所述层间介质层和所述阻挡层以形成n级场板孔的步骤包括：
当形成第1级场板孔至第n-1级场板孔时，先降低所述氧化物和所述氮化物的刻蚀选择比刻蚀所述层间介质层形成通孔，沿所述通孔继续刻蚀至第m层刻蚀停止层且刻穿所述第m层刻蚀停止层，调高所述氧化物和所述氮化物的刻蚀选择比刻蚀所述绝缘层，当检测到刻蚀到第m-1层刻蚀停止层，则停止刻蚀，以在第m-1层刻蚀停止层上形成第m-1级场板孔，其中，m为大于1小于等于n的整数；
当刻蚀形成第n级场板孔时，调高所述氧化物和所述氮化物的刻蚀选择比刻蚀所述层间介质层，以露出所述第n层刻蚀停止层，当检测到第n层刻蚀停止层时停止刻蚀，以使第n层刻蚀停止层上形成第n级场板孔。
4.根据权利要求3所述的LDMOS器件的制备方法，其特征在于，所述形成层间介质层并刻蚀所述层间介质层和所述阻挡层，以形成n级场板孔的步骤还包括：
同时刻蚀所述层间介质层形成源极接触孔和漏极接触孔，所述源极接触孔刻蚀停止于所述源区，所述漏极接触孔刻蚀停止于所述漏区；
在所述源极接触孔、所述漏极接触孔、所述n级场板孔中填充金属以形成源电极、漏电极和n级孔场板。
5.根据权利要求1-4中任一项所述的LDMOS器件的制备方法，其特征在于，所述绝缘层的厚度为
Figure FDA0003698743480000021
和\或，
所述刻蚀停止层的厚度为
Figure FDA0003698743480000022
6.一种LDMOS器件，其特征在于，包括：
半导体衬底，所述半导体衬底中形成有漂移区和体区，所述漂移区内设置漏区，所述体区内设置源区；
阻挡层，设置于所述半导体衬底的所述漂移区上，所述阻挡层包括n层刻蚀停止层，其中n为大于等于2的整数，所述刻蚀停止层层叠设置，第1层刻蚀停止层至第n层刻蚀停止层依次远离所述半导体衬底，相邻所述刻蚀停止层之间设置有绝缘层；
层间介质层，覆盖所述半导体衬底；
所述LDMOS器件还包括n级孔场板,其中，所述第1层刻蚀停止层上至所述第n层刻蚀停止层上依次对应设置第1级孔场板至第n级孔场板；
第m-1层刻蚀停止层上形成第m-1级场板孔，其中，m为大于1小于等于n的整数，第m-1级孔场板填充在第m-1级场板孔中，而与第m-1层刻蚀停止层接触。
7.根据权利要求6所述的LDMOS器件，其特征在于，所述半导体衬底上还形成有栅极结构，从所述栅极结构到所述漏区方向，所述第1级孔场板至所述第n级孔场板的下端依次远离所述漂移区，其中，靠近所述栅极结构的第1级孔场板下端与所述漂移区的距离最小，靠近所述漏区的第n级孔场板下端与所述漂移区的距离最大。
8.根据权利要求7所述的LDMOS器件，其特征在于，所述层间介质层包括氧化物。
9.根据权利要求8所述的LDMOS器件，其特征在于，所述绝缘层包括氧化物，所述绝缘层的厚度为
Figure FDA0003698743480000031
和\或，
所述刻蚀停止层的厚度为
Figure FDA0003698743480000032
10.根据权利要求9所述的LDMOS器件，其特征在于，所述阻挡层形成于所述漂移区上并与所述栅极结构和所述漏区交叠。
CN201910948225.2A 2019-10-08 2019-10-08 Ldmos器件及其制备方法 Active CN112635540B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201910948225.2A CN112635540B (zh) 2019-10-08 2019-10-08 Ldmos器件及其制备方法
US17/766,406 US20230163177A1 (en) 2019-10-08 2020-08-18 Ldmos device and method for preparation thereof
KR1020227014490A KR20220074921A (ko) 2019-10-08 2020-08-18 Ldmos 소자 및 이의 제조방법
JP2022521329A JP7369289B2 (ja) 2019-10-08 2020-08-18 Ｌｄｍｏｓデバイス及びその製造方法
PCT/CN2020/109700 WO2021068647A1 (zh) 2019-10-08 2020-08-18 Ldmos器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910948225.2A CN112635540B (zh) 2019-10-08 2019-10-08 Ldmos器件及其制备方法

Publications (2)

Publication Number Publication Date
CN112635540A CN112635540A (zh) 2021-04-09
CN112635540B true CN112635540B (zh) 2022-09-09

Family

ID=75283034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910948225.2A Active CN112635540B (zh) 2019-10-08 2019-10-08 Ldmos器件及其制备方法

Country Status (5)

Country Link
US (1) US20230163177A1 (zh)
JP (1) JP7369289B2 (zh)
KR (1) KR20220074921A (zh)
CN (1) CN112635540B (zh)
WO (1) WO2021068647A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
CN113436975B (zh) * 2021-08-27 2021-12-14 深圳市时代速信科技有限公司 一种半导体器件及制备方法
CN117438318B (zh) * 2023-12-19 2024-02-27 荣芯半导体(淮安)有限公司 一种半导体器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200735361A (en) 2005-12-14 2007-09-16 Koninkl Philips Electronics Nv MOS transistor and a method of manufacturing a MOS transistor
JP5834520B2 (ja) * 2011-06-15 2015-12-24 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体装置
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
CN103035681B (zh) * 2012-08-13 2015-08-19 上海华虹宏力半导体制造有限公司 Rf ldmos器件的制造方法
CN103872123B (zh) * 2012-12-12 2017-06-06 上海华虹宏力半导体制造有限公司 N沟道射频ldmos器件及制造方法
US20150137230A1 (en) * 2013-11-20 2015-05-21 United Microelectronics Corp. Laterally diffused metal oxide semiconductor and manufacturing method thereof
US9590053B2 (en) * 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
CN105826373A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种ldmos的器件及其制造方法
CN106298912B (zh) * 2015-05-15 2020-06-30 联华电子股份有限公司 半导体结构及其制造方法
JP2017126664A (ja) 2016-01-14 2017-07-20 株式会社東芝 半導体装置の製造方法
CN109390399A (zh) * 2017-08-04 2019-02-26 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
CN109979821A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
KR20190087786A (ko) * 2018-01-17 2019-07-25 주식회사 디비하이텍 반도체 소자 및 그 제조 방법
CN109244140A (zh) * 2018-09-29 2019-01-18 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法

Also Published As

Publication number Publication date
JP7369289B2 (ja) 2023-10-25
US20230163177A1 (en) 2023-05-25
JP2022551159A (ja) 2022-12-07
WO2021068647A1 (zh) 2021-04-15
KR20220074921A (ko) 2022-06-03
CN112635540A (zh) 2021-04-09

Similar Documents

Publication Publication Date Title
CN101740623B (zh) 具有槽屏蔽电极结构的半导体器件
CN112713184B (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
CN112635540B (zh) Ldmos器件及其制备方法
US7994013B2 (en) Semiconductor device and method of fabricating the semiconductor device
KR20100067834A (ko) 반도체 소자 및 그 제조 방법
US9000516B2 (en) Super-junction device and method of forming the same
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
US10164006B1 (en) LDMOS FinFET structures with trench isolation in the drain extension
US10593781B2 (en) Semiconductor device and fabrication method thereof
US7541641B2 (en) Gate structure in a trench region of a semiconductor device and method for manufacturing the same
WO2021068648A1 (zh) Ldmos器件及其制备方法
US11456371B2 (en) Method for making LDMOS device and LDMOS device
US10121878B1 (en) LDMOS finFET structures with multiple gate structures
CN112038234B (zh) SiC MOSFET器件及其制造方法
KR100937658B1 (ko) 고전압 소자의 제조 방법
CN111128706B (zh) 沟槽内厚度渐变的场氧的制造方法和sgt器件的制造方法
CN113628973A (zh) 碳化硅mosfet器件及其制造方法
KR100866260B1 (ko) 비대칭 엘디디 모스펫의 제조방법
US9070766B1 (en) Semiconductor device and method of forming the same
CN110828542A (zh) 一种半导体器件及其形成方法
US11688805B2 (en) Integrated circuit structure and method for forming the same
US10332997B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN111092113B (zh) 金氧半场效应晶体管的终端区结构及其制造方法
JP2012033841A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant