JP2017126664A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】生産性を向上できる半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程と、を含む。第１工程では、ゲート電極の上に設けられ、第１絶縁層と、前記第１絶縁層と組成が異なる第２絶縁層と、が交互に第１方向に積層された積層体に対して、第１位置に第１深さの第１開口を形成し、第２位置に前記第１深さの第２開口を形成する。第２工程では、前記第２位置に前記第１深さよりも深い第２深さの前記第２開口を形成し、第３位置に第３深さの第３開口を形成する。第３工程では、前記第１開口、前記第２開口、および前記第３開口の内部に金属材料を配する。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

半導体装置を製造する際に、絶縁層に互いに深さの異なる複数の開口を形成し、それらの開口の内部に金属材料を配する場合がある。このような半導体装置の製造方法は、生産性が高いことが望まれる。

特開２００９−２５３１２６号公報

本発明が解決しようとする課題は、生産性を向上できる半導体装置の製造方法を提供することである。

実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程と、を含む。
第１工程では、ゲート電極の上に設けられ、第１絶縁層と、前記第１絶縁層と組成が異なる第２絶縁層と、が交互に第１方向に積層された積層体に対して、第１位置に第１深さの第１開口を形成し、第２位置に前記第１深さの第２開口を形成する。
第２工程では、第２位置に前記第１深さよりも深い第２深さの前記第２開口を形成し、第３位置に第３深さの第３開口を形成する。
第３工程では、前記第１開口、前記第２開口、および前記第３開口の内部に金属材料を配する。

実施形態に係る半導体装置の製造方法を用いて製造される半導体装置の一例を表す断面図である。 本実施形態に係る半導体装置の製造方法を表す工程断面図である。 本実施形態に係る半導体装置の製造方法を表す工程断面図である。 本実施形態に係る半導体装置の製造方法を表す工程断面図である。 参考例に係る半導体装置の製造方法を表す工程断面図である。 参考例に係る半導体装置の製造方法を表す工程断面図である。 実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。 実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。絶縁層３１と絶縁層３２とが積層されている方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向（第２方向）およびＹ方向とする。

図１は、実施形態に係る半導体装置の製造方法を用いて製造される半導体装置の一例を表す断面図である。
半導体装置１００は、例えば、横型のＨＥＭＴ（High Electron Mobility Transistor）である。
図１に表すように、半導体装置１００は、基板１、バッファ層２、チャネル層３、バリア層４、絶縁層２１、絶縁層２２、ゲート電極２３、フィールドプレート電極２４、絶縁層３１（第１絶縁層）、絶縁層３２（第２絶縁層）、ソース電極４１、ドレイン電極４２、絶縁層５０、ソースパッド５１、およびドレインパッド５２を有する。

バッファ層２は、基板１の主面Ｓの上に設けられている。バッファ層２は、基板１とチャネル層３との間の格子不整合を緩和するために設けられている。
チャネル層３は、バッファ層２の上に設けられている。

バリア層４は、チャネル層３の上に設けられている。バリア層４のバンドギャップは、チャネル層３のバンドギャップよりも大きい。チャネル層３とバリア層４とはヘテロ接合界面を形成し、このヘテロ接合界面に二次元電子ガスが発生する。

ソース電極４１とドレイン電極４２は、バリア層４の上に互いに離間して設けられている。ソース電極４１およびドレイン電極４２は、バリア層４にオーミック接触している。

絶縁層２１は、バリア層４の上であって、ソース電極４１とドレイン電極４２との間に設けられている。ゲート電極２３は、絶縁層２１の上に、ソース電極４１およびドレイン電極４２と離間して設けられている。

絶縁層２２は、絶縁層２１の上に設けられ、ゲート電極２３を覆っている。
フィールドプレート電極（以下、ＦＰ電極という）２４は、絶縁層２２の上に設けられ、ドレイン電極４２に向かって延びている。ＦＰ電極２４の一部は、絶縁層２２を貫通し、ゲート電極２３に接している。ゲート電極２３とＦＰ電極２４は、電気的に接続されている。ＦＰ電極２４を設けることで、ゲート電極２３のＸ方向の端部近傍における電界集中を抑制することができる。

絶縁層３１および３２は、ソース電極４１とドレイン電極４２との間であって、絶縁層２２、ゲート電極２３、およびＦＰ電極２４の上に設けられている。絶縁層３１と絶縁層３２とは、Ｚ方向において交互に設けられ、積層体ＬＳを構成している。

それぞれの絶縁層３１の厚みは、互いに異なっていても良いし、同じでも良い。同様に、それぞれの絶縁層３２の厚みは、互いに異なっていても良いし、同じでも良い。また、絶縁層３１の厚みと絶縁層３２の厚みとは、互いに異なっていても良いし、同じでも良い。

絶縁層３１および３２の層数は任意であり、図１に表す例に限られず適宜変更可能である。また、積層体ＬＳの下端および上端には、絶縁層３１および３２のいずれが設けられていてもよい。すなわち、図１に表す例と異なり、積層体ＬＳの下端に絶縁層３２が設けら、積層体ＬＳの上端に絶縁層３１が設けられていても良い。

ソース電極４１は、積層体ＬＳ中に設けられた第１部分４１１、第２部分４１２、および第３部分４１３を有する。第１部分４１１〜第３部分４１３は、それぞれのＺ方向における長さが互いに異なる。具体的には、Ｚ方向において、第１部分４１１の長さは、第２部分４１２の長さよりも短く、第３部分４１３の長さよりも長い。また、第１部分４１１〜第３部分４１３のそれぞれのＸ方向における位置は、ゲート電極２３のＸ方向における位置と、ドレイン電極４２のＸ方向における位置との間にある。すなわち、半導体装置１００を平面視した場合、第１部分４１１〜第３部分４１３は、Ｘ方向においてゲート電極２３とドレイン電極４２との間に位置するように、設けられている。

第１部分４１１〜第３部分４１３は、ＦＰ電極２４のＸ方向の端部よりも上方に設けられている。また、第１部分４１１〜第３部分４１３は、Ｘ方向に向かうほど、それぞれの深さが浅くなるように並べられている。従って、第１部分４１１とゲート電極２３との間のＸ方向における距離は、第２部分４１２とゲート電極２３との間のＸ方向における距離よりも長く、第３部分４１３とゲート電極２３との間のＸ方向における距離よりも短い。

このような構成を採用することで、ＦＰ電極２４のＸ方向における端部近傍における電界集中を抑制することができる。すなわち、第１部分４１１〜第３部分４１３は、フィールドプレート電極として機能する。

絶縁層５０は、ソース電極４１と、ドレイン電極４２と、これらの電極の間に位置する積層体ＬＳの上面と、を覆っている。ソースパッド５１は、ソース電極４１の上に設けられ、ソース電極４１と電気的に接続されている。ドレインパッド５２は、ドレイン電極４２および絶縁層５０の上に設けられ、ドレイン電極４２と電気的に接続されている。

ここで、半導体装置１００が有する各構成要素の材料の一例について説明する。
基板１は、シリコン、炭化珪素、またはサファイア（Ａｌ_２Ｏ_３）を含む。
バッファ層２は、複数の窒化アルミニウムガリウム層（Ａｌ_ＷＧａ_１−ＷＮ（０＜Ｗ＜１））が積層された構造を有する。
チャネル層３は、アンドープのＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ＜１）を含む。
バリア層４は、アンドープのＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）を含む。
ゲート電極２３、ＦＰ電極２４、ソース電極４１、およびドレイン電極４２は、アルミニウム、ニッケル、銅、チタンなどの金属を含む。
絶縁層２１、２２、および５０は、窒化シリコンなどの絶縁材料を含む。
絶縁層３１および３２は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの絶縁材料を含む。
ソースパッド５１およびドレインパッド５２は、金などの金属を含む。
なお、ここでは、アンドープとは、不純物が意図的に導入されていないことを意味している。

ここで、本実施形態に係る半導体装置の製造方法を、半導体装置１００の製造工程に適用した場合の一例について、図２〜図４を用いて説明する。
図２〜図４は、本実施形態に係る半導体装置の製造方法を表す工程断面図である。

まず、基板１上に、バッファ層２、チャネル層３、およびバリア層４を順にエピタキシャル成長させる。次に、バリア層４を覆う絶縁層２１を形成する。続いて、バリア層４の一部の上にゲート電極２３を形成する。続いて、図２（ａ）に表すように、ゲート電極２３を覆う絶縁層２２を形成する。

次に、絶縁層２２に開口を形成してゲート電極２３の上面の一部を露出させ、絶縁層２２の上にゲート電極２３に接するＦＰ電極２４を形成する。続いて、絶縁層３１および３２を、絶縁層２２およびＦＰ電極２４の上に交互に形成する。この工程により、複数の絶縁層３１および複数の絶縁層３２を有する積層体ＬＳが形成される。続いて、積層体ＬＳの上にフォトレジストを設け、フォトリソグラフィを行うことで、図２（ｂ）に表すように、マスクＭ１を形成する。マスクＭ１は、第１部分４１１が設けられる位置（第１位置）に開口ＯＰ４を有し、第２部分４１２が設けられる位置（第２位置）に開口ＯＰ５を有する。開口ＯＰ４と開口ＯＰ５とは、互いに離間している。

次に、マスクＭ１を用いて、積層体ＬＳの一部をエッチングすることで、図３(ａ)に表すように、積層体ＬＳに第１開口ＯＰ１および第２開口ＯＰ２を形成する。第１開口ＯＰ１は第１位置に形成され、第２開口ＯＰ２は第２位置に形成される。また、第１開口ＯＰ１および第２開口ＯＰ２は、第１深さＤ１を有する。図３（ａ）に表す例では、第１深さＤ１は、１つの絶縁層３１の厚みと１つの絶縁層３２の厚みとの計と等しい。

次に、マスクＭ１を除去する。続いて、積層体ＬＳの上に再度フォトレジストを設け、フォトリソグラフィを行うことで、図３（ｂ）に表すように、マスクＭ２を形成する。マスクＭ２は、第２位置に開口ＯＰ６を有し、第３部分４１３が設けられる位置（第３位置）に開口ＯＰ７を有する。

次に、マスクＭ２を用いて、図４（ａ）に表すように積層体ＬＳの一部をエッチングする。この工程により、第２開口ＯＰ２の深さは、第１深さＤ１よりも深い、第２深さＤ２となる。また、第３位置に、第１深さＤ１および第２深さＤ２と異なる第３深さＤ３を有する第３開口ＯＰ３が形成される。続いて、マスクＭ２を除去する。
以上の工程により、積層体ＬＳに、互いに深さの異なる第１開口ＯＰ１〜第３開口ＯＰ３が形成される。

次に、積層体ＬＳの一部を除去し、ソース電極４１およびドレイン電極４２を設けるための開口を形成する。この工程により、バリア層４の一部が露出する。続いて、第１開口ＯＰ１〜第３開口ＯＰ３の内部、およびソース電極４１およびドレイン電極４２を形成するための開口の内部に金属材料を配し、金属層を形成する。この金属層をパターニングすることで、図４（ｂ）に表すように、第１部分４１１〜第３部分４１３を有するソース電極４１と、ドレイン電極４２と、が形成される。

次に、ソース電極４１の一部およびドレイン電極４２の一部を覆う絶縁層５０を形成する。その後、ソース電極４１の上にソースパッド５１を形成し、ドレイン電極４２の上にドレインパッド５２を形成することで、半導体装置１００が得られる。

なお、上述した製造工程において、半導体層および絶縁層の形成には、ＣＶＤ(Chemical Vapor Deposition)法、スパッタ法、蒸着法などを用いることができる。金属層の形成には、上述した方法に加え、電界めっき法を用いることも可能である。
また、それぞれの層のエッチングには、ＲＩＥ(Reactive Ion Etching)法を用いることができる。

次に、本実施形態に係る半導体装置の製造方法の効果について説明する。

３つの互いに異なる深さの開口を形成する場合、典型的には、それぞれの開口を形成するために、１つずつマスクを用意する方法が考えられる。この方法を用いる場合、３つの互いに異なる深さの開口を形成するためには、３つのマスクが必要となる。

これに対して、本実施形態に係る半導体装置の製造方法では、第１位置および第２位置に第１深さＤ１の第１開口ＯＰ１および第２開口ＯＰ２を形成した後、第２位置および第３位置をエッチングすることで、第２位置に第２深さＤ２の第２開口ＯＰ２を形成し、第３位置に第３深さＤ３の第３開口ＯＰ３を形成する。この方法によれば、３つの互いに異なる深さの開口を、２つのマスクＭ１およびＭ２で形成することが可能となる。すなわち、従来の半導体装置の製造方法に対して必要なマスク数を減らし、工程数を削減することが可能となる。

また、第１開口ＯＰ１〜第３開口ＯＰ３が形成される積層体ＬＳは、交互に積層された絶縁層３１および３２を有する。それぞれの開口を形成する際に、ＲＩＥ法を用い、絶縁層３１および３２のそれぞれに対する選択性（エッチングレートの差）を利用することで、第１開口ＯＰ１〜第３開口ＯＰ３を形成する際の深さのばらつきを低減することができる。
例えば、絶縁層３１が酸化シリコンを含み、絶縁層３２が窒化シリコンを含む場合について考える。この場合、酸化シリコンを含む絶縁層に対しては、Ｃ_４Ｆ_８、Ｃ_５Ｆ_８、Ｃ_４Ｆ_６などを含むガスを用いたＲＩＥ法を用い、窒化シリコンを含む絶縁層に対しては、ＣＨ_２Ｆ_２、ＣＨ_３Ｆ、ＣＦ_４などを含むガスを用いたＲＩＥ法を用いるにより、一方の絶縁層を他方の絶縁層に対して選択的にエッチングすることが可能となる。
絶縁層３１と３２が同じ絶縁材料を含む場合であっても、絶縁層３１に含まれる絶縁材料の組成を、絶縁層３２に含まれる絶縁材料の組成と異ならせることで、一方の絶縁層を他方の絶縁層に対して選択的にエッチングすることが可能となる。ただし、エッチングの選択性を高めるためには、絶縁層３１に含まれる絶縁材料と、絶縁層３２に含まれる絶縁材料と、が異なることが望ましい。

以上の通り、本実施形態に係る半導体装置の製造方法によれば、マスク数を減らして工程数を削減し、かつ、各開口の深さのばらつきを低減して歩留まりを向上させることで、生産性を向上させることが可能となる。

また、第１位置〜第３位置は互いに離間しており、第１開口ＯＰ１〜第３開口ＯＰ３が互いに離間して形成されることが望ましい。この点について、具体的に、図５および図６を参照して説明する。

図５および図６は、参考例に係る半導体装置の製造方法を表す工程断面図である。
参考例に係る半導体装置の製造方法では、まず、図５（ａ）に表すように、マスクＭ１を用いて積層体ＬＳをエッチングすることで、互いに隣接する第１位置および第２位置に、第１深さＤ１を有する１つの開口を形成する。次に、図５（ｂ）に表すように、マスクＭ２を用いて積層体ＬＳをエッチングすることで、第２位置に第２深さＤ２の開口を形成し、第３位置に第３深さＤ３の開口が形成する。その後、マスクＭ２を除去することで、各部の深さが異なる１つの開口が形成される。このような方法を半導体装置１００の製造方法に適用した場合でも、ＦＰ電極として機能する部分を含むソース電極４１を形成することが可能である。

しかし、この場合、例えばマスクＭ２の開口の幅Ｗ２および幅Ｗ３が狭くなると、図６（ａ）に表すように、図５（ｂ）に表す例に対して第１深さＤ１の部分の幅Ｗ１が広く、第２深さＤ２の部分の幅Ｗ２および第３深さＤ３の部分の幅Ｗ３が狭くなる。一方、幅Ｗ２および幅Ｗ３が広くなると、図６（ｂ）に表すように、図５（ｂ）に表す例に対して第１深さＤ１の部分の幅Ｗ１が狭くなる。
すなわち、マスクＭ２の開口の位置や寸法のばらつきによって、幅Ｗ１〜幅Ｗ３が全て影響を受けるため、幅Ｗ１〜Ｗ３のばらつきが大きくなる。
幅Ｗ１〜幅Ｗ３が変動すると、ＦＰ電極２４のＸ方向の端部近傍における電界強度が変動し、半導体装置の耐圧が低下する場合がある。

これに対して、本実施形態によれば、第１位置〜第３位置が互いに離間し、第１開口ＯＰ１〜第３開口ＯＰ３が互いに離間して形成される。このため、例えばマスクＭ２が有する開口ＯＰ６やＯＰ７の位置や幅にばらつきが生じた場合であっても、第１開口ＯＰ１の幅は影響を受けない。すなわち、本実施形態によれば、互いに離間した位置に開口を形成することで、各マスクが有する開口の位置や寸法にばらつきが生じた場合でも、第１開口ＯＰ１〜第３開口ＯＰ３のそれぞれの深さや幅の変動を抑制することが可能となる。

（変形例）
図７および図８は、実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。
図２〜図４に表す製造方法では、まず、第１部分４１１および第２部分４１２が設けられる位置に開口を形成した。この方法に代えて、まず、第２部分４１２および第３部分４１３が設けられる位置に開口を形成してもよい。

具体的には、まず、図２（ａ）および図２（ｂ）に表す工程と同様の工程を実行し、図７（ａ）に表すように、積層体ＬＳの上に、開口ＯＰ４およびＯＰ５を有するマスクＭ１を形成する。開口ＯＰ４は、第２部分４１２が設けられる位置（第２位置）に形成され、開口ＯＰ５は、第３部分４１３が設けられる位置（第１位置）に形成される。

次に、マスクＭ１を用いて、積層体ＬＳの一部をエッチングすることで、図７（ｂ）に表すように、積層体ＬＳに第１開口ＯＰ１および第２開口ＯＰ２を形成する。第１開口ＯＰ１は第１位置に形成され、第２開口ＯＰ２は第２位置に形成される。また、第１開口ＯＰ１および第２開口ＯＰ２は、第１深さＤ１を有する。図７（ｂ）に表す例では、第１深さＤ１は、１つの絶縁層３２の厚みと等しい。

次に、マスクＭ１を除去し、図８（ａ）に表すように、マスクＭ２を形成する。マスクＭ２は、第２位置に開口ＯＰ６を有し、第１部分４１１が設けられる位置（第３位置）に開口ＯＰ７を有する。続いて、マスクＭ２を用いて、図８（ｂ）に表すように積層体ＬＳの一部をエッチングする。この工程により、第２開口ＯＰ２の深さは、第１深さＤ１よりも深い、第２深さＤ２となる。また、第３位置に、第１深さＤ１および第２深さＤ２と異なる第３深さＤ３を有する第３開口ＯＰ３が形成される。続いて、マスクＭ２を除去する。
以上の工程により、実施形態に係る半導体装置の製造方法と同様に、積層体ＬＳに、互いに深さの異なる第１開口ＯＰ１〜第３開口ＯＰ３が形成される。
その後、ソース電極４１、ドレイン電極４２、絶縁層５０、ソースパッド５１、およびドレインパッド５２を形成することで、半導体装置１００が得られる。

本変形例によっても、実施形態と同様に、工程数を削減し、かつ歩留まりを向上させることで、生産性を向上させることが可能である。

なお、上述した例では、電流がソース電極４１からドレイン電極４２に向けて半導体層の面内方向に流れる、横型の半導体装置に対して実施形態に係る製造方法を適用した場合について説明した。しかし、実施形態に係る製造方法は、これに限らず、電流が半導体層の面内方向に対して垂直方向に流れる、縦型の半導体装置に対して実施形態に係る製造方法を適用することも可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、絶縁層３１、絶縁層３２、マスクＭ１、マスクＭ２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００…半導体装置 １…基板 ２…バッファ層 ３…チャネル層 ４…バリア層 ２３…ゲート電極 ２４…フィールドプレート電極 ３１…絶縁層 ３２…絶縁層 ４１…ソース電極 ４２…ドレイン電極 ５１…ソースパッド ５２…ドレインパッド ＬＳ…積層体 Ｍ１、Ｍ２…マスク

Claims (6)

1. ゲート電極の上に設けられ、第１絶縁層と、前記第１絶縁層と組成が異なる第２絶縁層と、が交互に第１方向に積層された積層体に対して、第１位置に第１深さの第１開口を形成し、第２位置に前記第１深さの第２開口を形成する工程と、
   前記第２位置に前記第１深さよりも深い第２深さの前記第２開口を形成し、第３位置に第３深さの第３開口を形成する工程と、
   前記第１開口、前記第２開口、および前記第３開口の内部に金属材料を配する工程と、
   を備えた半導体装置の製造方法。
2. 前記第１位置および前記第２位置を形成する工程において、前記第１開口および前記第２開口を形成することで前記第１深さに位置する前記第２絶縁層を露出させ、
   前記第２位置および前記第３位置を形成する工程において、前記第２開口を形成することで前記第２深さに位置する前記第１絶縁層を露出させ、前記第３開口を形成することで前記第３深さに位置する前記第１絶縁層を露出させる請求項１記載の半導体装置の製造方法。
3. 前記第１深さは、前記第２深さより浅く、前記第３深さより深い請求項２記載の半導体装置の製造方法。
4. 前記第１位置および前記第２位置を形成する工程において、前記第１開口および前記第２開口を形成することで前記第１深さに位置する前記第１絶縁層を露出させ、
   前記第２位置および前記第３位置を形成する工程において、前記第２開口を形成することで前記第２深さに位置する前記第１絶縁層を露出させ、前記第３開口を形成することで前記第３深さに位置する前記第２絶縁層を露出させる請求項１記載の半導体装置の製造方法。
5. 前記第１深さは、前記第２深さより浅く、前記第３深さより浅い請求項４記載の半導体装置の製造方法。
6. 前記第１位置、前記第２位置、および前記第３位置は、互いに離間している請求項１〜５のいずれか１つに記載の半導体装置の製造方法。

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