JP5383059B2 - 電界効果トランジスタ - Google Patents
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Description
そこで、たとえば、支持基体における一方側とは反対側の他方側に対して、金属材料からなるヒートシンクを取り付け、ヒートシンクを介して熱を放散させることが図られている。
ところが、支持基体の材料であるサファイアやSiは、その熱伝導性がGaNと比較して高くない。そのため、自己発熱による熱が、電子移動層や電子供給層にこもりやすくなる。
また、請求項2に記載の発明は、前記電子供給層を挟んで、前記電子供給層と前記電子走行層との界面に対向するゲート電極を含み、前記放熱用ヒートシンクが、前記電子走行層における前記ゲート電極に対向する部分において、前記電子走行層に接している、請求項1に記載の電界効果トランジスタである。
請求項2に記載の発明では、放熱用ヒートシンクが、電子走行層におけるゲート電極に対向する部分、すなわち、温度上昇の顕著な部分において、電子走行層に接しているので、一層効率よく放熱することができる。
また、請求項4に記載の発明は、前記放熱用ヒートシンクが、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項1〜3のいずれか一項に記載の電界効果トランジスタである。
また、請求項5に記載の発明は、前記電子供給層と前記電子走行層との界面に平行な幅方向に沿って、前記ゲート電極を挟んで対向配置されるソース電極およびドレイン電極をさらに含み、前記放熱用ヒートシンクが、前記電子走行層における、前記ゲート電極の前記幅方向中間部から前記ドレイン電極が形成されている側に対向する部分において、前記電子走行層に接している、請求項2に記載の電界効果トランジスタである。
また、請求項6に記載の発明は、前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接しており、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項5に記載の電界効果トランジスタである。
また、請求項7に記載の発明は、前記ソース電極および前記ドレイン電極が、前記電子供給層に対してオーミック接触する材料を含む、請求項5または6に記載の電界効果トランジスタである。
また、請求項8に記載の発明は、前記ソース電極および前記ドレイン電極が、チタン/アルミニウムの合金、チタン/アルミニウム/ニッケル/金の合金、チタン/アルミニウム/ニオブ/金の合金、チタン/アルミニウム/モリブデン/金の合金のいずれかを含む、請求項7に記載の電界効果トランジスタである。
また、請求項9に記載の発明は、前記ゲート電極が、前記電子供給層との間でショットキー接合を形成する材料を含む、請求項2、3および5〜8のいずれか一項に記載の電界効果トランジスタである。
また、請求項10に記載の発明は、前記ゲート電極が、ニッケル/金の合金からなる、請求項9に記載の電界効果トランジスタである。
また、請求項11に記載の発明は、前記放熱用ヒートシンクがCuからなる、請求項1〜10のいずれか一項に記載の電界効果トランジスタである。
また、請求項12に記載の発明は、前記放熱用ヒートシンクがセラミックス材料からなる、請求項1〜10のいずれか一項に記載の電界効果トランジスタである。
また、請求項13に記載の発明は、前記放熱用ヒートシンクがAlNからなる、請求項12に記載の電界効果トランジスタである。
図1は、本発明の第1の実施形態に係るHFETの構造を説明するための模式的な断面図である。
HFET(Hetero structure Field Effect Transistor:ヘテロ接合電界効果トランジスタ)1は、たとえば、衛星放送の受信用アンテナ、カーナビゲーションシステムなどに搭載される低雑音増幅素子として使用される半導体素子であって、基板2と、この基板2上に形成された窒化物半導体積層構造部3とを備えている。
電子走行層4は、周期律表におけるIII族元素と窒素とを化合させた半導体であって、一般に、AlxInyGa1-x-yN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表されるIII族窒化物半導体からなる。上記式で表わされる電子走行層4は、たとえば、不純物が意図的に添加されていない半導体(すなわち、微量の不純物が含有されることがある。)として形成され、その具体例としては、たとえば、アンドープGaNが挙げられる。また、電子走行層4は、その層厚が、たとえば、0.2〜3.0μmである。
上記のように、電子供給層5が電子走行層4とは組成の異なるIII族窒化物半導体を用いて形成されることから、電子走行層4と電子供給層5との接合がヘテロ接合となり、それによって、電子走行層4には、電子供給層5との接合界面近傍において、2次元電子ガス6(Two Dimensional Electron Gas:2DEG)が生じている。
電子供給層5の上面には、電子供給層5の上面を覆う表面保護膜7が形成されている。
表面保護膜7は、たとえば、AlN(窒化アルミニウム)、SiN(窒化シリコン)、SiO2(酸化シリコン)などの絶縁材料からなり、その膜厚は、たとえば、10〜200nmである。また、表面保護膜7には、電子供給層5の上面を露出させるゲート用開口13が形成されている。
また、表面保護膜7には、ゲート用開口13の幅方向一方側の側方に、電子供給層5の上面を露出させるソース用開口14が形成されている。また、ゲート用開口13の幅方向他方側の側方に、電子供給層5の上面を露出させるドレイン用開口15が形成されている。
ゲート用開口13から露出する電子供給層5の上面には、この上面を覆うゲート電極8が形成されている。
ソース用開口14から露出する電子供給層5の上面には、この上面を覆うソース電極9が形成されている。ソース電極9は、ゲート用開口13のストライプ方向に平行なストライプ状に形成されている。また、ソース電極9は、電子供給層5に対してオーミック接触することができる電極材料、たとえば、Ti/Al(チタン/アルミニウムの合金)、Ti/Al/Ni/Au(チタン/アルミニウム/ニッケル/金の合金)、Ti/Al/Nb/Au(チタン/アルミニウム/ニオブ/金の合金)、Ti/Al/Mo/Au(チタン/アルミニウム/モリブデン/金の合金)などで構成することができる。
トレンチ12は、ゲート用開口13のストライプ方向に平行なストライプ状に形成されており、その側面は、基板2および窒化物半導体積層構造部3に跨り、幅方向に対向する1対の壁面16を形成している。また、ストライプ状に形成されたトレンチ12の底面は、1対の壁面16の上端を連接する底面17を形成している。
底面17は、窒化物半導体積層構造部3において電子走行層4に形成されており、2次元電子ガス6が形成されている位置よりも下側(基板2側)に形成されている。すなわち、トレンチ12は、基板2の他方面(下面)から、基板2を貫通して電子走行層4における2次元電子ガス6よりも下側部分に至るように形成されている。また、底面17は、窒化物半導体積層構造部3の積層方向において、ゲート電極8の幅方向一方端から中間部を経て他方端に至る全域に対向している。
前述したように、1対の壁面16が、窒化物半導体積層構造部3から基板2へ向かって、それらの幅方向における間隔が連続的に広くなるように形成されている。そのため、ヒートシンク11は、基板2の下面を覆う下側部の下面の面積(基板2外を臨む外面の面積)が、底面17と接する上側部の上面の面積(窒化物半導体積層構造部3に接する接触面積)よりも大きくなるように、窒化物半導体積層構造部3の積層界面に平行な断面が、窒化物半導体積層構造部3から基板2へ向かって大きくなる形状で形成される。
ヒートシンク11は、底面17と接する上側部の上面における幅方向一方端から中間部を経て他方端に至る全域が、ゲート電極8の上記全域に対向している。
次に、このHFET1の動作について説明する。HFET1では、ソース電極9とドレイン電極10との間(ソース−ドレイン間)に、ソース電極9の電位を基準電位としてドレイン側が正となるバイアスが印加され、ゲート電極8にゲート閾値電圧以上のバイアスが印加されていない状態において、2次元電子ガス6は、ゲート電極8と対向する部分が、ゲート電極8から広がる空乏層によりピンチオフされている。そのため、常時は、ソース電極9とドレイン電極10との間(ソース−ドレイン間)は、遮断状態となっている。
図2A〜図2Fは、図1のHFETの製造方法を工程順に説明するための模式的な断面図である。
窒化物半導体積層構造部3が形成された後には、公知のフォトリソグラフィ技術により、トレンチ12を形成すべき領域に開口部を有するフォトレジスト(図示せず)を介して、基板2および電子走行層4がプラズマエッチング(反応性イオンエッチング)される。
プラズマエッチングにより、図2Bに示すように、基板2の他方面(下面)から、基板2を貫通して窒化物半導体積層構造部3の途中に至る、ストライプ状のトレンチ12が形成される。これにより、窒化物半導体積層構造部3が複数のストライプ状に整形されるとともに、基板2および電子走行層4に跨る1対の壁面16、ならびに、1対の壁面16の上端を連接する底面17が同時に形成される。
続いて、公知のフォトリソグラフィ技術により、ゲート電極8を形成すべき領域に開口部を有するフォトレジスト(図示せず)を介して、ゲート電極8の材料として用いられる電極材料が、電子供給層5の上面にスパッタされる。そして、フォトレジストが除去されることにより、電極材料の不要部分(ゲート電極8以外の部分)がフォトレジストとともにリフトオフされる。これらの工程により、図2Eに示すように、ゲート電極8が形成される。
そして、公知のフォトリソグラフィ技術により、ゲート用開口13、ソース用開口14およびドレイン用開口15を形成すべき領域に開口部を有するフォトレジスト(図示せず)を介して、絶縁材料がドライエッチングされる。こうして、ゲート用開口13、ソース用開口14およびドレイン用開口15が形成されて、図2Fに示すように、電子供給層5の上面を覆い、ゲート電極8、ソース電極9およびドレイン電極10を露出させる表面保護膜7が形成される。以上の工程を経て図1に示す構造のHFET1を得ることができる。
以上のように、このHFET1では、基板2よりも熱伝導率の高い材料で形成されたヒートシンク11が、壁面16および底面17において電子走行層4に接している。そのため、HFET1の動作時に、電子走行層4に形成されるチャネルから発熱する自己発熱が生じ、その熱によって電子走行層4が加熱されても、その熱を、ヒートシンク11に伝達して放散させることができる。自己発熱により生じる熱を、熱伝導率の高いヒートシンク11に伝達して放散させるので、熱を電子走行層4にこもらせることなく、効率のよい放熱を実現することができる。むろん、電子走行層4は、基板2の上面(一方面)に形成されて基板2に支持されているので、自己発熱により生じる熱を、ヒートシンク11に伝達させるのと並行して、基板2を介してヒートシンク11に伝達することもできる。
さらに、このHFET1では、ヒートシンク11は、基板2の下面を覆う下側部の下面の面積(基板2外を臨む外面の面積)が、底面17と接する上側部の上面の面積(窒化物半導体積層構造部3に接する接触面積)よりも大きくなるように、窒化物半導体積層構造部3の積層界面に平行な断面が、窒化物半導体積層構造部3から基板2へ向かって大きくなる形状で形成されている。
その結果、窒化物半導体積層構造部3から基板2側へ向かって、ヒートシンク11の単位長さあたりの熱の伝達量を増加させることができるので、電子走行層4からヒートシンク11に伝達される熱を、効率よく放散させることができる。
図3は、本発明の第2の実施形態に係るHFETの構造を説明するための模式的な断面図である。図3において、前述の図1で表わされた各部に対応する部分には同一の参照符号を付して表わす。
トレンチ22は、ゲート用開口13のストライプ方向に平行なストライプ状に形成されており、その側面は、基板2および窒化物半導体積層構造部3に跨り、幅方向に対向する1対の壁面24を形成している。また、ストライプ状に形成されたトレンチ22の底面は、1対の壁面24の上端を連接する底面25を形成している。
底面25は、窒化物半導体積層構造部3において電子走行層4に形成されており、2次元電子ガス6が形成されている位置よりも下側(基板2側)に形成されている。すなわち、トレンチ22は、基板2の他方面(下面)から、基板2を貫通して電子走行層4における2次元電子ガス6よりも下側部分に至るように形成されている。また、底面25は、窒化物半導体積層構造部3の積層方向において、ゲート電極8の幅方向一方端から中間部を経て他方端に至る全域に対向している。
前述したように、1対の壁面24が、窒化物半導体積層構造部3から基板2へ向かって、それらの幅方向における間隔が一定となるように形成されている。そのため、ヒートシンク23は、窒化物半導体積層構造部3の積層界面に平行な断面の面積が、窒化物半導体積層構造部3から基板2の下面まで一定となる形状で形成される。
ヒートシンク23は、底面25と接する上側部の上面における幅方向一方端から中間部を経て他方端に至る全域が、ゲート電極8の上記全域に対向している。
その他の構成は、前述の第1の実施形態の場合と同様である。
このHFET21は、図2A〜図2Fを参照して説明した方法と類似の方法によって製造することができる。すなわち、図2Bを参照して説明した工程において、上記したエッチング速度の異方性エッチングを行なうことによって、トレンチ22を形成すればよい。
以上、本発明の2つの実施形態について説明したが、本発明はさらに他の実施形態で実施することもできる。
たとえば、前述の実施形態では、単位セルを形成する各窒化物半導体積層構造部3には、ヒートシンク11またはヒートシンク23がそれぞれ1つずつ形成されていたが、ヒートシンク11またはヒートシンク23は、それぞれ複数形成されていてもよい。
基板2の他方面(下面)から、基板2を貫通して窒化物半導体積層構造部3の途中に至るトレンチの形状は、これらの形状に限られず、例えば、幅方向における間隔が一定となるように形成される1対の壁面が複数形成される形状であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 基板
3 窒化物半導体積層構造部
4 電子走行層
5 電子供給層
8 ゲート電極
11 ヒートシンク
21 HFET
23 ヒートシンク
Claims (13)
- 基板と、
前記基板に積層されたIII族窒化物半導体からなる電子走行層、およびこの電子走行層に積層された前記電子走行層とは組成の異なるIII族窒化物半導体からなる電子供給層を備える窒化物半導体積層構造部と、
前記基板よりも熱伝導率の高い材料からなり、前記基板を貫通して前記窒化物半導体積層構造部の前記電子走行層の側から前記電子走行層の厚み方向の途中まで接する放熱用ヒートシンクと
を含む、電界効果トランジスタ。 - 前記電子供給層を挟んで、前記電子供給層と前記電子走行層との界面に対向するゲート電極を含み、
前記放熱用ヒートシンクが、前記電子走行層における前記ゲート電極に対向する部分において、前記電子走行層に接している、請求項1に記載の電界効果トランジスタ。 - 前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接している、請求項2に記載の電界効果トランジスタ。
- 前記放熱用ヒートシンクが、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項1〜3のいずれか一項に記載の電界効果トランジスタ。
- 前記電子供給層と前記電子走行層との界面に平行な幅方向に沿って、前記ゲート電極を挟んで対向配置されるソース電極およびドレイン電極をさらに含み、
前記放熱用ヒートシンクが、前記電子走行層における、前記ゲート電極の前記幅方向中間部から前記ドレイン電極が形成されている側に対向する部分において、前記電子走行層に接している、請求項2に記載の電界効果トランジスタ。 - 前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接しており、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項5に記載の電界効果トランジスタ。
- 前記ソース電極および前記ドレイン電極が、前記電子供給層に対してオーミック接触する材料を含む、請求項5または6に記載の電界効果トランジスタ。
- 前記ソース電極および前記ドレイン電極が、チタン/アルミニウムの合金、チタン/アルミニウム/ニッケル/金の合金、チタン/アルミニウム/ニオブ/金の合金、チタン/アルミニウム/モリブデン/金の合金のいずれかを含む、請求項7に記載の電界効果トランジスタ。
- 前記ゲート電極が、前記電子供給層との間でショットキー接合を形成する材料を含む、請求項2、3および5〜8のいずれか一項に記載の電界効果トランジスタ。
- 前記ゲート電極が、ニッケル/金の合金からなる、請求項9に記載の電界効果トランジスタ。
- 前記放熱用ヒートシンクがCuからなる、請求項1〜10のいずれか一項に記載の電界効果トランジスタ。
- 前記放熱用ヒートシンクがセラミックス材料からなる、請求項1〜10のいずれか一項に記載の電界効果トランジスタ。
- 前記放熱用ヒートシンクがAlNからなる、請求項12に記載の電界効果トランジスタ。
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