JP2510544B2 - モノリシックマイクロ波ｉｃの製造方法 - Google Patents
モノリシックマイクロ波ｉｃの製造方法Info
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- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高周波領域における集積回路、更に詳し
く言えば、FETを能動素子に用いたモノリシツクマイク
ロ波IC（以下MMICと略称する）の製造方法に関する。
く言えば、FETを能動素子に用いたモノリシツクマイク
ロ波IC（以下MMICと略称する）の製造方法に関する。
一般にGaAsFETを用いたMMIC増幅器は、厚さ200μｍ程
度以上の半絶縁性GaAs基板上にFETとストリツプ線路に
よるマイクロ波回路とで構成されているものが多い。
度以上の半絶縁性GaAs基板上にFETとストリツプ線路に
よるマイクロ波回路とで構成されているものが多い。
従来のGaAsMMIC増幅器は、扱う信号レベルが100mW以
下と比較的小さなものであり、上記構成においてもFET
のヒートシンクを通しての熱放散が特に問題となること
はなかつた。
下と比較的小さなものであり、上記構成においてもFET
のヒートシンクを通しての熱放散が特に問題となること
はなかつた。
しかし、増幅器としてより高周波で高出力のものを得
ようとする場合、熱抵抗やソースインダクタンスを軽減
するため、半絶縁性GaAs基板の厚さを極力薄くしてヒー
トシンクまでの距離を短くする必要がある。たとえば、
28GH8,1WのFETでは半絶縁性基板厚を30μｍとした例
が、“準ミリ波帯電力合成型GaAs高出力FET"と題する電
子通信学会論文誌′85/12第J68C巻第12号第199〜997頁
において報告されている。
ようとする場合、熱抵抗やソースインダクタンスを軽減
するため、半絶縁性GaAs基板の厚さを極力薄くしてヒー
トシンクまでの距離を短くする必要がある。たとえば、
28GH8,1WのFETでは半絶縁性基板厚を30μｍとした例
が、“準ミリ波帯電力合成型GaAs高出力FET"と題する電
子通信学会論文誌′85/12第J68C巻第12号第199〜997頁
において報告されている。
しかし基板を薄くすると、ストリツプ線路の導体幅は
減少し、線路損失が増加する。第２図は線路損失の基板
厚依存性を示している。
減少し、線路損失が増加する。第２図は線路損失の基板
厚依存性を示している。
上記線路損失は、回路規模が大きくなる程増加し、増
幅器の出力，効率を大幅に低下させる。
幅器の出力，効率を大幅に低下させる。
上記従来技術ではストリツプ線路の線路損失が回路規
模の大きくなる程増加し、増幅器の出力，効率を大幅に
低下させる欠点があつた。また半絶縁性基板の薄層化を
再現性良く行なうことは困難であつた。
模の大きくなる程増加し、増幅器の出力，効率を大幅に
低下させる欠点があつた。また半絶縁性基板の薄層化を
再現性良く行なうことは困難であつた。
本発明の目的は、高出力FET等の発熱量が比較的大き
な素子を含んだMMICにおいて、回路損失の増加を伴うこ
となく、素子部の熱抵抗やソースインダクタンスの減少
を図り、超高周波において出力，効率が優れ、かつ再現
性良く作製可能なMMICの製造方法を提供することにあ
る。
な素子を含んだMMICにおいて、回路損失の増加を伴うこ
となく、素子部の熱抵抗やソースインダクタンスの減少
を図り、超高周波において出力，効率が優れ、かつ再現
性良く作製可能なMMICの製造方法を提供することにあ
る。
上記目的は、第１図に示す如く半導体基板１上に第１
層として該半導体基板１に対してエツチング選択比の高
い結晶成長層（エツチングストツパ層）２を、第２層以
上に能動層を有するウエハに用い、MMIC全体を100μｍ
以上の厚さを持つ半絶縁性基板で構成し、熱抵抗やソー
スインダクタンス増加の原因となる素子部の該半絶縁性
基板のみを選択エツチングにより、第１層（エツチング
ストツパ層）に到るまで穴４を開孔する。より具体的に
は、第３図（１）乃至第３図（５）に示すように、上記
第１図の穴４に相当する穴20をFETを形成した後に結晶
成長層12をエッチングストッパーとして用いてエッチン
グにより開孔し（第３図（１）乃至第３図（３））、さ
らにソース電極15が形成された領域に対応する位置に結
晶成長層12、高抵抗半導体層13および能動層14を貫通し
ソース電極15に達する穴20より細い貫通孔21をエッチン
グ形成し（第３図（４））、さらに上記穴20および上記
貫通孔21の内から半絶縁性半導体基板11の裏面まで延在
した導電性のヒートシンク22を形成する（第３図
（５））。これにより回路損失を伴うことなく、熱抵抗
やソースインダクタンスを減少することによつて達成で
きる。
層として該半導体基板１に対してエツチング選択比の高
い結晶成長層（エツチングストツパ層）２を、第２層以
上に能動層を有するウエハに用い、MMIC全体を100μｍ
以上の厚さを持つ半絶縁性基板で構成し、熱抵抗やソー
スインダクタンス増加の原因となる素子部の該半絶縁性
基板のみを選択エツチングにより、第１層（エツチング
ストツパ層）に到るまで穴４を開孔する。より具体的に
は、第３図（１）乃至第３図（５）に示すように、上記
第１図の穴４に相当する穴20をFETを形成した後に結晶
成長層12をエッチングストッパーとして用いてエッチン
グにより開孔し（第３図（１）乃至第３図（３））、さ
らにソース電極15が形成された領域に対応する位置に結
晶成長層12、高抵抗半導体層13および能動層14を貫通し
ソース電極15に達する穴20より細い貫通孔21をエッチン
グ形成し（第３図（４））、さらに上記穴20および上記
貫通孔21の内から半絶縁性半導体基板11の裏面まで延在
した導電性のヒートシンク22を形成する（第３図
（５））。これにより回路損失を伴うことなく、熱抵抗
やソースインダクタンスを減少することによつて達成で
きる。
第１の結晶成長層2,12は該半導体基板1,11に対してエ
ツチング速度が極めて遅い層であり、部分的に該基板1,
11をエツチングし、穴4,20を形成する際該第１層2,12が
深さ方向のエツチングのストツパー層となり、第２層以
上の能動層を有する結晶層3,13,14へ進行しないので、
再現性良く、能動層素子部の薄層化（通常20〜30μｍ程
度の薄さ）を行うことができる。また、結晶成長層2,12
で穴4,20を開孔するエッチングをストップさせた後に、
改めて穴20より細いソース電極15に達する貫通孔21を形
成するので、貫通孔21を精度よく形成することができ
る。
ツチング速度が極めて遅い層であり、部分的に該基板1,
11をエツチングし、穴4,20を形成する際該第１層2,12が
深さ方向のエツチングのストツパー層となり、第２層以
上の能動層を有する結晶層3,13,14へ進行しないので、
再現性良く、能動層素子部の薄層化（通常20〜30μｍ程
度の薄さ）を行うことができる。また、結晶成長層2,12
で穴4,20を開孔するエッチングをストップさせた後に、
改めて穴20より細いソース電極15に達する貫通孔21を形
成するので、貫通孔21を精度よく形成することができ
る。
以下、本発明の一実施例を第３図により高周波・高出
力GaAsFETを用いたMMICを例にとり説明する。
力GaAsFETを用いたMMICを例にとり説明する。
（１）半絶縁性GaAs基板11上に連続的に第１層としてGa
AlAs層12を厚さ１μｍ、第２層として高抵抗GaAs層13を
厚さ20μｍ、第３層としてGaAs能動層14を厚さ0.3μｍ
にエピタキシヤル成長を行なう。能動層のドナ不純物と
してはSiを用い、そのキヤリア濃度は３×1017cm-3であ
る。これらの層のエピタキシヤル成長には、モノキユラ
・ビーム・エピタキシヤル成長法あるいは有機金属気相
成長法を用いる。
AlAs層12を厚さ１μｍ、第２層として高抵抗GaAs層13を
厚さ20μｍ、第３層としてGaAs能動層14を厚さ0.3μｍ
にエピタキシヤル成長を行なう。能動層のドナ不純物と
してはSiを用い、そのキヤリア濃度は３×1017cm-3であ
る。これらの層のエピタキシヤル成長には、モノキユラ
・ビーム・エピタキシヤル成長法あるいは有機金属気相
成長法を用いる。
（２）能動層14表面上の所望の位置にソース電極15,ド
レイン電極16,ゲート電極17およびストリツプ線路18を
通常の蒸着技術，リソグラフイー技術等を用いて形成す
る。
レイン電極16,ゲート電極17およびストリツプ線路18を
通常の蒸着技術，リソグラフイー技術等を用いて形成す
る。
（３）半絶縁性基板11を研磨あるいはエツチングによつ
て、その厚さを200μｍ程度まで薄くする。続いてFETの
形成された領域に対応した位置に半絶縁性GaAs基板11の
裏面からエツチングにより第１層GaAlAs層に達する深さ
まで穴20を開孔する。この位置合わせには両面マスクア
ライナを用い、所望の領域に開孔できるようにレジスト
パターンを形成する。エツチングには平行平板型ドライ
エツチング装置を用い、エツチングガスにはHeとCCl2F2
の混合ガスを用いた。このとき半絶縁性基板11と第１層
GaAlAs層12とのエツチング速度比は100:1であり、エツ
チング穴20はGaAlAs層でとまり、第２層高抵抗GaAs層13
へ突き抜けることはない。
て、その厚さを200μｍ程度まで薄くする。続いてFETの
形成された領域に対応した位置に半絶縁性GaAs基板11の
裏面からエツチングにより第１層GaAlAs層に達する深さ
まで穴20を開孔する。この位置合わせには両面マスクア
ライナを用い、所望の領域に開孔できるようにレジスト
パターンを形成する。エツチングには平行平板型ドライ
エツチング装置を用い、エツチングガスにはHeとCCl2F2
の混合ガスを用いた。このとき半絶縁性基板11と第１層
GaAlAs層12とのエツチング速度比は100:1であり、エツ
チング穴20はGaAlAs層でとまり、第２層高抵抗GaAs層13
へ突き抜けることはない。
（４）ソース電極15に対応した位置に半絶縁性基板11の
裏面から上記と同様の方法により、貫通孔21を開孔す
る。エツチングはあらかじめ第１層GaAlAs層12の全部と
第２層高抵抗GaAs層13の一部の深さまで、H2SO4：H
2O2：H2O系のエツチング液でウエツトエツチングを行な
つた後、ドライエツチング法により穴20を形成した条件
で第３層能動層14を貫通し、ソース電極15の裏面に到達
するまでエツチングする。
裏面から上記と同様の方法により、貫通孔21を開孔す
る。エツチングはあらかじめ第１層GaAlAs層12の全部と
第２層高抵抗GaAs層13の一部の深さまで、H2SO4：H
2O2：H2O系のエツチング液でウエツトエツチングを行な
つた後、ドライエツチング法により穴20を形成した条件
で第３層能動層14を貫通し、ソース電極15の裏面に到達
するまでエツチングする。
（５）穴20,貫通孔21を埋めるように金メツキ等で厚膜
導体（導電性ヒートシンク）22を半絶縁性基板11裏面側
に被着する。
導体（導電性ヒートシンク）22を半絶縁性基板11裏面側
に被着する。
本発明によれば、超高周波領域のMMICにおいて、高出
力FET等の発熱量が比較的大きな素子を含んだ場合、回
路損失の増加を伴うことなく、素子部の熱抵抗やソース
インダクタンスを軽減でき、出力・効率のすぐれたMMIC
の実現が可能となる。
力FET等の発熱量が比較的大きな素子を含んだ場合、回
路損失の増加を伴うことなく、素子部の熱抵抗やソース
インダクタンスを軽減でき、出力・効率のすぐれたMMIC
の実現が可能となる。
なお本実施例においては、能動素子にGaAsFETを用い
た場合について述べたがHEMT（High Electron Mobility
Transistor）等を用いた場合についても有用であるこ
とは明らかである。
た場合について述べたがHEMT（High Electron Mobility
Transistor）等を用いた場合についても有用であるこ
とは明らかである。
また本実施例は基板上にGaAlAsを第１層として直に成
長させた例について述べているが、バツフア層をGaAlAs
層成長前にあらかじめ形成しておいても良いことは言う
までもない。
長させた例について述べているが、バツフア層をGaAlAs
層成長前にあらかじめ形成しておいても良いことは言う
までもない。
以上説明したごとく、本発明によれば超高周波領域の
MMICにおいて、高出力FET等の発熱量が比較的大きな素
子を含んだ場合、回路損失の増加を伴うことなく、素子
部の熱抵抗を軽減でき、出力，効率のすぐれたMMICが再
現性良く実現可能となる。
MMICにおいて、高出力FET等の発熱量が比較的大きな素
子を含んだ場合、回路損失の増加を伴うことなく、素子
部の熱抵抗を軽減でき、出力，効率のすぐれたMMICが再
現性良く実現可能となる。
第１図は本発明の結晶構造断面図、第２図はストリツプ
線路の伝送損失の半絶縁性GaAs基板厚さ依存性を示すグ
ラフ図、第３図は本発明の一実施例である高周波・高出
力FETを含むMMICの製造方法を示す一断面図である。 １……半導体基板、２……第１の結晶成長層、３……第
２層以上の結晶成長層、11……半絶縁性GaAs基板、12…
…GaAlAs層、13……高抵抗GaAs層、14……能動層、15…
…ソース電極、16……ドレイン電極、17……ゲート電
極、18……ストリツプ線路、4,20……穴、21……貫通
孔、22……厚膜導体。
線路の伝送損失の半絶縁性GaAs基板厚さ依存性を示すグ
ラフ図、第３図は本発明の一実施例である高周波・高出
力FETを含むMMICの製造方法を示す一断面図である。 １……半導体基板、２……第１の結晶成長層、３……第
２層以上の結晶成長層、11……半絶縁性GaAs基板、12…
…GaAlAs層、13……高抵抗GaAs層、14……能動層、15…
…ソース電極、16……ドレイン電極、17……ゲート電
極、18……ストリツプ線路、4,20……穴、21……貫通
孔、22……厚膜導体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 進 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 関根 健治 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭59−123270（ＪＰ，Ａ) 特開 昭59−114884（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半絶縁性半導体基板上にFETおよびマイク
ロ波回路が形成されたモノリシックマイクロ波ICの製造
方法において、上記半絶縁性半導体基板に対しエッチン
グ選択比の高い結晶成長層、高抵抗半導体層および上記
FETの能動層を構成する層をこの順序で上記半絶縁性半
導体基板上に形成する工程と、上記能動層を構成する層
上に上記FETのソース電極、ドレイン電極およびゲート
電極、および上記マイクロ波回路を形成する工程と、上
記FETが形成された領域に対応する位置に上記半絶縁性
半導体基板から上記結晶成長層に達する穴を上記結晶成
長層をエッチングストッパーとして用いてエッチング形
成する工程と、上記ソース電極が形成された領域に対応
する位置に上記結晶成長層、上記高抵抗半導体層および
上記能動層を貫通し上記ソース電極に達する上記穴より
細い貫通孔をエッチング形成する工程と、上記穴および
上記貫通孔の内から上記半絶縁性半導体基板裏面まで延
在した導電性のヒートシンクを形成する工程を有するこ
とを特徴とするモノリシックマイクロ波ICの製造方法。 - 【請求項２】上記半絶縁性半導体基板としてGaAsを用
い、上記結晶成長層としてGaAlAsを用い、上記高抵抗半
導体層としてGaAsを用い、上記能動層としてGaAsを用い
る特許請求の範囲第１項記載のモノリシックマイクロ波
ICの製造方法。 - 【請求項３】上記結晶成長層の上記半絶縁性半導体基板
側の面から上記能動層の上記半絶縁性半導体基板側の面
までの距離を20〜30μｍに設定する特許請求の範囲第１
項又は第２項記載のモノリシックマイクロ波ICの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301246A JP2510544B2 (ja) | 1986-12-19 | 1986-12-19 | モノリシックマイクロ波ｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301246A JP2510544B2 (ja) | 1986-12-19 | 1986-12-19 | モノリシックマイクロ波ｉｃの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155773A JPS63155773A (ja) | 1988-06-28 |
| JP2510544B2 true JP2510544B2 (ja) | 1996-06-26 |
Family
ID=17894531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301246A Expired - Lifetime JP2510544B2 (ja) | 1986-12-19 | 1986-12-19 | モノリシックマイクロ波ｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510544B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310547A (ja) * | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2629600B2 (ja) * | 1994-05-19 | 1997-07-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6498535B1 (en) * | 2000-06-28 | 2002-12-24 | Trw Inc. | High dynamic range low noise amplifier |
| JP5383059B2 (ja) * | 2008-02-26 | 2014-01-08 | ローム株式会社 | 電界効果トランジスタ |
| WO2019017163A1 (ja) * | 2017-07-21 | 2019-01-24 | 株式会社村田製作所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114884A (ja) * | 1982-12-21 | 1984-07-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59123270A (ja) * | 1982-12-28 | 1984-07-17 | Nec Corp | モノリシツク回路 |
-
1986
- 1986-12-19 JP JP61301246A patent/JP2510544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155773A (ja) | 1988-06-28 |
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