JPS59114884A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59114884A JPS59114884A JP22451882A JP22451882A JPS59114884A JP S59114884 A JPS59114884 A JP S59114884A JP 22451882 A JP22451882 A JP 22451882A JP 22451882 A JP22451882 A JP 22451882A JP S59114884 A JPS59114884 A JP S59114884A
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法、特に動作領域に近接す
る低熱抵抗の放熱バスを制御性良く形成する製造方法に
関する０ （ｂ） 従来技術と問題点 半導体レーザ、半導体発光ダイオード等の半導体発光装
置は、光７アイパ通信、その他の産業、民生分野におけ
る光を情報伝送の媒体とするシステムの基本的な構成要
素の一つとして、各使用目的に対応して最適化高信頼化
が進められている。
る低熱抵抗の放熱バスを制御性良く形成する製造方法に
関する０ （ｂ） 従来技術と問題点 半導体レーザ、半導体発光ダイオード等の半導体発光装
置は、光７アイパ通信、その他の産業、民生分野におけ
る光を情報伝送の媒体とするシステムの基本的な構成要
素の一つとして、各使用目的に対応して最適化高信頼化
が進められている。
現在これらの分野に用いられている半導体発光装置の多
くはダブルへテロ接合構造、すなわち活性層と呼ばれる
厚さ例えば０．１乃至０．２〔μｍ〕程度で禁制帯幅の
最も狭い層を、クラッド層と呼ばれる厚さ例えば１乃至
２〔μｍ〕程度で活性層よシ禁制帯幅の広いｐ型及びｎ
型の二層で挾む構造を備えて、半導体レーザでは通常１
（ＫＡ／ｄ ）或いはそれ以上の高密度の電流を活性
層のストライプ領域に注入することによってレーザ発振
を発生させている。
くはダブルへテロ接合構造、すなわち活性層と呼ばれる
厚さ例えば０．１乃至０．２〔μｍ〕程度で禁制帯幅の
最も狭い層を、クラッド層と呼ばれる厚さ例えば１乃至
２〔μｍ〕程度で活性層よシ禁制帯幅の広いｐ型及びｎ
型の二層で挾む構造を備えて、半導体レーザでは通常１
（ＫＡ／ｄ ）或いはそれ以上の高密度の電流を活性
層のストライプ領域に注入することによってレーザ発振
を発生させている。
この様に電流密度が高いために活性層のストライプ領域
及びその近傍における発熱は極めて大きく、充分な放熱
を行なうことが必要不可欠となる。
及びその近傍における発熱は極めて大きく、充分な放熱
を行なうことが必要不可欠となる。
この放熱のために従来の半導体発光装置においては、活
性層を含むエピタキシャル成長層側を例えば金−錫（Ａ
ｕ−８ｎ）等の融材を用いて高熱伝導率のヒートシンク
を介してステムに接続するジャンクションダウン接続が
多く行なわれている。しかしながらこのジャンクション
ダウン接続を行った場合には、発光素子の接合部はその
融着面から例えば２乃至３〔μｍ〕程度の距離に位置す
ることと方って、接着に用いた融材の付着、盛９上が９
等によってレーザ発振光が遮蔽されるなどの障害を生じ
易く、作業能率或いは歩留の低下の要因となっている。
性層を含むエピタキシャル成長層側を例えば金−錫（Ａ
ｕ−８ｎ）等の融材を用いて高熱伝導率のヒートシンク
を介してステムに接続するジャンクションダウン接続が
多く行なわれている。しかしながらこのジャンクション
ダウン接続を行った場合には、発光素子の接合部はその
融着面から例えば２乃至３〔μｍ〕程度の距離に位置す
ることと方って、接着に用いた融材の付着、盛９上が９
等によってレーザ発振光が遮蔽されるなどの障害を生じ
易く、作業能率或いは歩留の低下の要因となっている。
更に半導体発光素子とトランジスタ素子等を同一半導体
基板上に設けて光半導体集積回路装置を形成する場合例
は、電極、配線等が複雑、微細化されて前記のジャンク
ションダウン接続は極めて困難となる。
基板上に設けて光半導体集積回路装置を形成する場合例
は、電極、配線等が複雑、微細化されて前記のジャンク
ションダウン接続は極めて困難となる。
発光素子の基板側をヒートシンクに接続すればこれらの
障害を排除できることは明らかであるが、基板の厚さが
１００〔μｍ〕よシ若干薄い程度がエピタキシャル成長
層等に欠陥を導入しない限度であって、前記の放熱の点
から基板側をヒートシンクに接続する構造によっては連
続発振を安定してかつ長寿命に得ることは極めて困難で
ある。
障害を排除できることは明らかであるが、基板の厚さが
１００〔μｍ〕よシ若干薄い程度がエピタキシャル成長
層等に欠陥を導入しない限度であって、前記の放熱の点
から基板側をヒートシンクに接続する構造によっては連
続発振を安定してかつ長寿命に得ることは極めて困難で
ある。
またマイクロ波帯など高周波において大出力が得られる
トランジスタとして、ガリウム・砒素（ＧａＡｓ ）電
界効果トランジスタ（以下ＦＥＴと略称する）が重要な
地位を占めているが、大出力ＦＥＴにおいては放熱が極
めてＭ要となる。このために回路構成上接地電位とされ
る電極のパッド裏面において半導体基板を貫通する孔を
設けて、熱伝導路を兼ねる電気的接続を基板の裏面側で
形成することが既に行なわれている。
トランジスタとして、ガリウム・砒素（ＧａＡｓ ）電
界効果トランジスタ（以下ＦＥＴと略称する）が重要な
地位を占めているが、大出力ＦＥＴにおいては放熱が極
めてＭ要となる。このために回路構成上接地電位とされ
る電極のパッド裏面において半導体基板を貫通する孔を
設けて、熱伝導路を兼ねる電気的接続を基板の裏面側で
形成することが既に行なわれている。
しかしながらＦＥＴ内の熱の発生が主としてソース領域
で起こるのに対して回路構成上は他の電極を接地電位と
すること、或いは何れの電極も接地電位としない場合も
あって、放熱のための低熱抵抗のバスを電気的接続とは
独立して設けることが望ましい場合も多い。
で起こるのに対して回路構成上は他の電極を接地電位と
すること、或いは何れの電極も接地電位としない場合も
あって、放熱のための低熱抵抗のバスを電気的接続とは
独立して設けることが望ましい場合も多い。
更に半導体集積回路装置（以下ＩＣと略称する）の集積
密度及び集積規模の増大に伴なって基板単位面積尚シの
発熱量が増加し、その冷却効果の向上が重要な問題とな
っている。
密度及び集積規模の増大に伴なって基板単位面積尚シの
発熱量が増加し、その冷却効果の向上が重要な問題とな
っている。
（ｃ） 発明の目的
本発明は、半導体チップの動作領域とヒートシンクとの
間の熱抵抗を最も効果的にかつ制御性よく低減すること
が可能な半導体装置の製造方法を提供することを目的と
する。
間の熱抵抗を最も効果的にかつ制御性よく低減すること
が可能な半導体装置の製造方法を提供することを目的と
する。
（ｄ） 発明の構成
本発明の前記目的は、半導体基板上に複数の半導体Ｊｆ
ｉを積層形成する工程と、該半導体基板又は該半導体基
板及び前記半導体層中の一部の半導体層を化孝的に選択
除去して、前記複数の半導体層中の一つの半導体層の選
択された領域を表出せしめる工程と、該半導体層の表出
面全ヒートシンクに接続する工程とを含む製造方法によ
夕達成される０ （ｅ） 発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
ｉを積層形成する工程と、該半導体基板又は該半導体基
板及び前記半導体層中の一部の半導体層を化孝的に選択
除去して、前記複数の半導体層中の一つの半導体層の選
択された領域を表出せしめる工程と、該半導体層の表出
面全ヒートシンクに接続する工程とを含む製造方法によ
夕達成される０ （ｅ） 発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
第１図（ａ）乃至（ｄ）は波長１〔μｍ〕以上のインジ
ウム拳ガリウム・砒素−燐（ＩｎＧａＡｓＰ）系レーザ
にかかる本発明の第１の実施例を示す断面図である。
ウム拳ガリウム・砒素−燐（ＩｎＧａＡｓＰ）系レーザ
にかかる本発明の第１の実施例を示す断面図である。
第１図（ａ）参照
ｎ型インジウム争燐（ＩｎＰ）基板１上に、ｎ型Ｉ ｎ
ＧａＡｓＰ層２、ｎ型ＩｎＰ第１クラッド層３、Ｉｎ−
ＱａＡｓＰ活性層４、ｐ型ＩｎＰ第２クラッド層５及び
ｎｍＩｎＧａＡｓＰコンタクト層６を順次エピタキシャ
ル成長する。ｎ ＦＪ ＩｎＧａＡｓＰ層２は本発明の
特徴とするエツチング停止層であムその厚さは例えば０
．２〔μｍ〕乃至０．３〔μｍ〕程度とする。その他の
各エピタキシャル成長層は半導体レーザの従来技術によ
ってその仕様を選択する。
ＧａＡｓＰ層２、ｎ型ＩｎＰ第１クラッド層３、Ｉｎ−
ＱａＡｓＰ活性層４、ｐ型ＩｎＰ第２クラッド層５及び
ｎｍＩｎＧａＡｓＰコンタクト層６を順次エピタキシャ
ル成長する。ｎ ＦＪ ＩｎＧａＡｓＰ層２は本発明の
特徴とするエツチング停止層であムその厚さは例えば０
．２〔μｍ〕乃至０．３〔μｍ〕程度とする。その他の
各エピタキシャル成長層は半導体レーザの従来技術によ
ってその仕様を選択する。
次いで前記ｎ ｍ Ｉ ｎＧａＡｓＰコンタクト層６上
に絶層膜上を選択的に形成し、更にストライプ状に例え
ば亜鉛（Ｚｎ ）を拡散することによってｐ型ストライ
ブ領域８を形成した後にｐ側電極９を例えばチタン−白
金−金（Ｔｉ −Ｐｔ −Ａｕ ）を用いて形成する。
に絶層膜上を選択的に形成し、更にストライプ状に例え
ば亜鉛（Ｚｎ ）を拡散することによってｐ型ストライ
ブ領域８を形成した後にｐ側電極９を例えばチタン−白
金−金（Ｔｉ −Ｐｔ −Ａｕ ）を用いて形成する。
第１図（ｂ）参照
麿
ｎ型ＩｎＰ基板工の裏面に研〃などを施して基板１の厚
さ’ｔ ｉｏｏ （μｍ〕程度以下とする。次いで研後
述するＩｎＰ基板１のエツチング液に侵されない材料か
ら橙る保護膜１０で被覆し、ｐ型ストライプ領域８に対
向する位置及びその周囲の保護膜１０を選択的に除去す
る。
さ’ｔ ｉｏｏ （μｍ〕程度以下とする。次いで研後
述するＩｎＰ基板１のエツチング液に侵されない材料か
ら橙る保護膜１０で被覆し、ｐ型ストライプ領域８に対
向する位置及びその周囲の保護膜１０を選択的に除去す
る。
次いでこの半導体基体をｐ側電極９側において、ガラス
板等の支持板１１に耐酸性ワックス１２で貼シ付ける。
板等の支持板１１に耐酸性ワックス１２で貼シ付ける。
しかる後、エツチング液として塩酸（ＨＣｌ ） ”ｆ
ｉｒ用いてＩｎＰ基板ｌ ｋ ｎ型ＩｎＧａＡｓＰ層２
に達するまでエツチングする。このエツチング速度はＩ
ｎＰ基板１について約１５〔μηＬ／ａｍ〕と大変速い
がｎ ｍ ＩｎＧａＡｓＰ Ｎ２はエツチングされず、
表出するＩｎＧａＡｓ層２は鏡面を呈する。エツチング
処理は、塩酸（ＨＣＩ ＞から気泡が出なくなることを
もって終了とする。
ｉｒ用いてＩｎＰ基板ｌ ｋ ｎ型ＩｎＧａＡｓＰ層２
に達するまでエツチングする。このエツチング速度はＩ
ｎＰ基板１について約１５〔μηＬ／ａｍ〕と大変速い
がｎ ｍ ＩｎＧａＡｓＰ Ｎ２はエツチングされず、
表出するＩｎＧａＡｓ層２は鏡面を呈する。エツチング
処理は、塩酸（ＨＣＩ ＞から気泡が出なくなることを
もって終了とする。
第１図（ｃ）参照
前記化学エツチング処理のマスクとした保護膜１０を除
去した後に、ＩｎＰ基板ｌのエツチング面を含む全裏面
及びＩｎＧａＡｓＰ層２の表出面を被覆する金属膜１３
を、例えば余命ゲルマニウム（Ａｕ−Ｇｅ）／金（Ａｕ
）の蒸着等によって形成する。
去した後に、ＩｎＰ基板ｌのエツチング面を含む全裏面
及びＩｎＧａＡｓＰ層２の表出面を被覆する金属膜１３
を、例えば余命ゲルマニウム（Ａｕ−Ｇｅ）／金（Ａｕ
）の蒸着等によって形成する。
次いで金属膜１３上にスクライプラインの位置を覆う格
子状のフォトレジストパターン１４を設けて金（Ａｕ
）の選択的電気めっきを行なうことによって、ｎ側電極
１５を形成する。
子状のフォトレジストパターン１４を設けて金（Ａｕ
）の選択的電気めっきを行なうことによって、ｎ側電極
１５を形成する。
第１図（ｄ）参照
前記半導体基体を支持板１１から剥離しフォトレジスト
パターン１４を除去し、スクライビング及び仔開等を行
って半導体レーザチップが形成される。
パターン１４を除去し、スクライビング及び仔開等を行
って半導体レーザチップが形成される。
この半導体レーザチップは、従来多く行なわれているジ
ャンクションダウン接続ではなく、ｎ側電極１５がヒー
トシンク１６に接続される。
ャンクションダウン接続ではなく、ｎ側電極１５がヒー
トシンク１６に接続される。
前記第１の実施例はＩｎＧａＡｓＰ ／ ＩｎＰ系半導
体層をＩｎＰ基板に格子整合して設けた波長帯域１〔μ
ｍ〕以上のレーザであるが、ＧａＡｓ基板に格子整合す
るＩｎＧａＡｓＰ ／ ＩｎＧａＰ系半尋体に半導体可
視光帯域のレーザを形成することができる。この構造の
レーザにおいては、ＧａＡｓ基板に接してＩｎ−ＧａＰ
層を形成し、ＩｎＧａＰ層に対するＧａＡｓ基板の選択
的エツチングを、アンモニア水（ＮＨ４０Ｈ）と過酸化
水素水（ＨｔＯｔ）との混合液によって行なうことによ
って、前記実施例と同様に本発明を実施することができ
る。
体層をＩｎＰ基板に格子整合して設けた波長帯域１〔μ
ｍ〕以上のレーザであるが、ＧａＡｓ基板に格子整合す
るＩｎＧａＡｓＰ ／ ＩｎＧａＰ系半尋体に半導体可
視光帯域のレーザを形成することができる。この構造の
レーザにおいては、ＧａＡｓ基板に接してＩｎ−ＧａＰ
層を形成し、ＩｎＧａＰ層に対するＧａＡｓ基板の選択
的エツチングを、アンモニア水（ＮＨ４０Ｈ）と過酸化
水素水（ＨｔＯｔ）との混合液によって行なうことによ
って、前記実施例と同様に本発明を実施することができ
る。
次にガリウム参砒素（ＧａＡｓ ）基板上に形成された
ＦＥＴを素子とするＩＣにかかる本発明の第２の実施例
を、第２図（ａ）乃至（ｃ）に示す断面図を参照して説
明する。
ＦＥＴを素子とするＩＣにかかる本発明の第２の実施例
を、第２図（ａ）乃至（ｃ）に示す断面図を参照して説
明する。
第２図（ａ）参照
半絶縁性ＧａＡｓ基板２１上に、ノンドープのアルミニ
ウム・ガリウム・砒素（ＡｌＧａＡｓ ） ７１２２を
厚さ例えば０．２〔μｍ〕乃至０．３（即り程度に、次
にノンドープのＧａＡｓ層２３を厚さ例えば０．４〔μ
ｍ〕乃至０．５〔μｍ〕程度に順次エピタキシャル成長
する。
ウム・ガリウム・砒素（ＡｌＧａＡｓ ） ７１２２を
厚さ例えば０．２〔μｍ〕乃至０．３（即り程度に、次
にノンドープのＧａＡｓ層２３を厚さ例えば０．４〔μ
ｍ〕乃至０．５〔μｍ〕程度に順次エピタキシャル成長
する。
次いで、Ｇ ａ Ａ ｓ層２３にｎ型動作層２４、高融
点金属シリサイドよシなるゲート電極２５、ゲート電極
２５に整合するｎ＋型領領域２６畝型領域２６にオーミ
ック接触するソース・ドレイン電極２７及び配線等を従
来技術によって順次形成する。
点金属シリサイドよシなるゲート電極２５、ゲート電極
２５に整合するｎ＋型領領域２６畝型領域２６にオーミ
ック接触するソース・ドレイン電極２７及び配線等を従
来技術によって順次形成する。
護膜２８で被覆し、先に形成されたＦＥＴ素子領域に対
向する位置の保護膜２８を選択的に除去する。次いでこ
の半導体基体をＧａＡｓ層２３側において支持板２９に
耐酸性ワックス３０で貼シ付ける０ しかる後、第１のエツチング液として硫酸（ＬＳＯ４）
：過酸化水素水（Ｈ１１０２） ’水（Ｎ２０）−１：
８：１程度の混合溶液を用いて、ＧａＡｓ基板２１ｆ
Ａ７ＧａＡｓ層２２から例えば１０乃至２０〔μｍ〕程
度残すまでエツチングする。このエツチング速度は約８
〔μｍ／１ｌＩＸ）である。次に第２のエツチング液と
してアンモニア水（ＮＨ４０Ｈ） ：過酸化水素水（Ｈ
ｚ０２）＝１ ： ３０程度の混合液を用いて、Ａｌ−
ＧａＡｓ層２２に達するまで残されたＧａＡｓ基板２１
をエツチングする。このエツチング速度はＧａＡｓ基板
２１について約３〔μｆｎ／閂〕であるが、ｈｌｌ−Ｇ
ａＡｓ層２２はエツチングされず、表出するＡＡ−Ｇａ
Ａｓ層２２は薄い酸化膜（ＡＡ’ｔＯｓ）が形成され鏡
面を呈する。
向する位置の保護膜２８を選択的に除去する。次いでこ
の半導体基体をＧａＡｓ層２３側において支持板２９に
耐酸性ワックス３０で貼シ付ける０ しかる後、第１のエツチング液として硫酸（ＬＳＯ４）
：過酸化水素水（Ｈ１１０２） ’水（Ｎ２０）−１：
８：１程度の混合溶液を用いて、ＧａＡｓ基板２１ｆ
Ａ７ＧａＡｓ層２２から例えば１０乃至２０〔μｍ〕程
度残すまでエツチングする。このエツチング速度は約８
〔μｍ／１ｌＩＸ）である。次に第２のエツチング液と
してアンモニア水（ＮＨ４０Ｈ） ：過酸化水素水（Ｈ
ｚ０２）＝１ ： ３０程度の混合液を用いて、Ａｌ−
ＧａＡｓ層２２に達するまで残されたＧａＡｓ基板２１
をエツチングする。このエツチング速度はＧａＡｓ基板
２１について約３〔μｆｎ／閂〕であるが、ｈｌｌ−Ｇ
ａＡｓ層２２はエツチングされず、表出するＡＡ−Ｇａ
Ａｓ層２２は薄い酸化膜（ＡＡ’ｔＯｓ）が形成され鏡
面を呈する。
第２図（ｅ）参照
この酸化膜及び保護膜２８ｔ−弗酸（■゛）で除去を金
（Ａｕ）の蒸着などによって設けて、前記例と同様に金
（Ａｕ）の選択的電気めっきを行なってヒートシンク接
続層３２を形成する。
（Ａｕ）の蒸着などによって設けて、前記例と同様に金
（Ａｕ）の選択的電気めっきを行なってヒートシンク接
続層３２を形成する。
更に第３図は比較的に寸法の大きいＧａＡｓＦＥＴに本
発明が適用された第３の実施例を示す断面図であシ、４
１は半絶縁性ＧａＡｓ基板、４２はノンドーグのＡｌＧ
ａＡｓ層、４３はｎｆｆ１ＧａＡｓ動作層、４４はゲー
ト電極、４５はソース電極、４６はドレイン電極、４７
Ｉｉ金属膜、４８はヒートシンク接続層であって、発熱
が多いソ・−ス領域に本発明を適用している。なお本紀
３の実施例の製造方法は前記ｍ２の実施例と同様である
。
発明が適用された第３の実施例を示す断面図であシ、４
１は半絶縁性ＧａＡｓ基板、４２はノンドーグのＡｌＧ
ａＡｓ層、４３はｎｆｆ１ＧａＡｓ動作層、４４はゲー
ト電極、４５はソース電極、４６はドレイン電極、４７
Ｉｉ金属膜、４８はヒートシンク接続層であって、発熱
が多いソ・−ス領域に本発明を適用している。なお本紀
３の実施例の製造方法は前記ｍ２の実施例と同様である
。
以上説明した実施例においてはエツチング停止層は半導
体素子の動作には直接関与していないが、半導体素子の
動作に直接関与する層でエツチング停止効果を得ること
も可能である。例えばＧａＡａ基板上に形成されるＡＡ
ｉＧａＡｓＡＡＧａＡｓ系レーザが活性層よりＡ１組成
比の大きいＡＡＧａＡｓによって形成される場合などが
該当する。この様な場合などにおいて、化学エツチング
における選択性を基板とこれに接する第１のエピタキシ
ャル成長層との間に求めず、エピタキシャル成長層相互
の間に求めて基板及びバッファ層などの一部のエピタキ
シャル成長層全選択的に除去する製造方法も同様に可能
である。
体素子の動作には直接関与していないが、半導体素子の
動作に直接関与する層でエツチング停止効果を得ること
も可能である。例えばＧａＡａ基板上に形成されるＡＡ
ｉＧａＡｓＡＡＧａＡｓ系レーザが活性層よりＡ１組成
比の大きいＡＡＧａＡｓによって形成される場合などが
該当する。この様な場合などにおいて、化学エツチング
における選択性を基板とこれに接する第１のエピタキシ
ャル成長層との間に求めず、エピタキシャル成長層相互
の間に求めて基板及びバッファ層などの一部のエピタキ
シャル成長層全選択的に除去する製造方法も同様に可能
である。
（ｆ） 発明の詳細
な説明した如く本発明によれば、基板裏面側からの穴あ
け加工を制御住良〈実施して、半導体素子の動作領域に
近接し、しかも電気的には離隔された低熱抵抗のバスを
再現性良く形成することが可能となって、温度上昇によ
る半導体装置の特性の変動が抑制され、信頼性の向上が
推進される０
け加工を制御住良〈実施して、半導体素子の動作領域に
近接し、しかも電気的には離隔された低熱抵抗のバスを
再現性良く形成することが可能となって、温度上昇によ
る半導体装置の特性の変動が抑制され、信頼性の向上が
推進される０
第１図（ａ）乃至（ｄ）は半導体レーザにかかる第１の
実施例を示す断面図、第２図（ａ）乃至（ｃ）はＩＣに
かかる第２の実施例を示す断面図、第３図はＦＥＴにか
かる第３の実施例を示す断面図である。 図において、１はＩｎＰ基板、２はＩｎＧａＡｓＰ層、
３はＩｎＰクラッド層、４はＩｎＧａＡｓＰ活性層、５
はＩｎＰクラッド層、６はＩｎＧａＡｓＰコンタクト層
、８はストライプ領域、９はｐ側電極、１０は保護膜、
１１は支持板、１２はワックス、１３は金属膜、１５は
ｎ側電極、２１はＧａＡｓ基板、２２はＡＡＧａＡｓ層
、２３はＧａＡｓ Ｎｉ、 ２４は動作層、２５はゲー
ト電極、２６はｎ＋型領領域２７はノース・ドレイン電
極、２８は保護膜、２９は支持板、３０はワックス、３
１は金属膜、３２はヒートシンク接続層、４１はＧａＡ
ｓ基板、４２はＡＩＧａＡ、ｓ層、４３はＧａＡｓ動
作層、４４はゲート電極、４５はソース電極、４６はド
レイン電極、４７は金属膜、４８はヒートシンク接続層
を示す。 第２ Ｋ 第３ 図
実施例を示す断面図、第２図（ａ）乃至（ｃ）はＩＣに
かかる第２の実施例を示す断面図、第３図はＦＥＴにか
かる第３の実施例を示す断面図である。 図において、１はＩｎＰ基板、２はＩｎＧａＡｓＰ層、
３はＩｎＰクラッド層、４はＩｎＧａＡｓＰ活性層、５
はＩｎＰクラッド層、６はＩｎＧａＡｓＰコンタクト層
、８はストライプ領域、９はｐ側電極、１０は保護膜、
１１は支持板、１２はワックス、１３は金属膜、１５は
ｎ側電極、２１はＧａＡｓ基板、２２はＡＡＧａＡｓ層
、２３はＧａＡｓ Ｎｉ、 ２４は動作層、２５はゲー
ト電極、２６はｎ＋型領領域２７はノース・ドレイン電
極、２８は保護膜、２９は支持板、３０はワックス、３
１は金属膜、３２はヒートシンク接続層、４１はＧａＡ
ｓ基板、４２はＡＩＧａＡ、ｓ層、４３はＧａＡｓ動
作層、４４はゲート電極、４５はソース電極、４６はド
レイン電極、４７は金属膜、４８はヒートシンク接続層
を示す。 第２ Ｋ 第３ 図
Claims (1)
- 半導体基板上に複数の半導体層を積層形成する工程と、
該半導体基板又は該半導体基板及び前記複数の半導体層
中の一部の半導体層を化学的に選択除去して、前記複数
の半導体層中の一つの半導体層の選択された領域を表出
せしめる工程と、該半導体層の表出面をヒートシンクに
接続する工程とを含んでなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22451882A JPS59114884A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22451882A JPS59114884A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114884A true JPS59114884A (ja) | 1984-07-03 |
Family
ID=16815046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22451882A Pending JPS59114884A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155773A (ja) * | 1986-12-19 | 1988-06-28 | Hitachi Ltd | モノリシックマイクロ波ｉｃの製造方法 |
| US4807022A (en) * | 1987-05-01 | 1989-02-21 | Raytheon Company | Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits |
| JP2013243169A (ja) * | 2012-05-17 | 2013-12-05 | Japan Oclaro Inc | 半導体光素子及び光モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123887A (en) * | 1978-03-17 | 1979-09-26 | Matsushita Electric Ind Co Ltd | Photo integrated citcuit |
-
1982
- 1982-12-21 JP JP22451882A patent/JPS59114884A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123887A (en) * | 1978-03-17 | 1979-09-26 | Matsushita Electric Ind Co Ltd | Photo integrated citcuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155773A (ja) * | 1986-12-19 | 1988-06-28 | Hitachi Ltd | モノリシックマイクロ波ｉｃの製造方法 |
| US4807022A (en) * | 1987-05-01 | 1989-02-21 | Raytheon Company | Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits |
| JP2013243169A (ja) * | 2012-05-17 | 2013-12-05 | Japan Oclaro Inc | 半導体光素子及び光モジュール |
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