JPS63155773A - モノリシックマイクロ波ｉｃの製造方法 - Google Patents

モノリシックマイクロ波ｉｃの製造方法

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JPS63155773A
JPS63155773A JP30124686A JP30124686A JPS63155773A JP S63155773 A JPS63155773 A JP S63155773A JP 30124686 A JP30124686 A JP 30124686A JP 30124686 A JP30124686 A JP 30124686A JP S63155773 A JPS63155773 A JP S63155773A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高周波領域における集積回路、更に詳しく
言えば、ＦＥＴ等の能動素子を用いたモノリシックマイ
クロ波ＩＣ（以下ＭＭＩＣと略称する）化増幅器の高周
波、高出力化に好適な構造に関する。
〔従来の技術〕
一般にＧａＡｓＦＥＴｅ用いたＭＭＩＣ増幅器は、厚さ
２００μｍ程度以上の半絶縁性ＧａＡＳ基板上にＦＥＴ
とストリップ線路によるマイクロ波回路とで構成されて
いるものが多い。
従来のＧａＡｓＭＭＩＣ増幅器は、扱う信号レベルが１
００ｍＷ以下と比較的小さなものであシ、上記構成にお
いてもＦＥＴのヒートシンクが特に問題となることはな
かった。
しかし、増幅器としてより高周波で高出力のものを得よ
うとする場合、熱抵抗やソースインダクタンスを軽減す
るため、半絶縁性ＧａＡＳ基板の厚さを極力薄くする必
要がある。たとえば、２８ＧＨｓ、ＩＷのＦ’ＥＴでは
半絶縁性基板厚を３０μｍとした例が、Ｕ準ミリ波帯電
力合成型ＧａＡｓ高出力Ｆ　ＥＴ　”と題する電子通信
学会論文誌’８５／１２第Ｊ６８Ｃ巻第１２号第１９９
〜９９７頁において報告されている。
しかし基板を薄くすると、ストリップ線路の導体幅は減
少し、線路損失が増加する。第２図は線路損失の基板厚
依存性を示している。
上記線路損失は、回路規模が大きくなる程増加し、増幅
器の出力、効率を大幅に低下させる。
〔発明が解決しようとする問題点〕
上記従来技術ではストリップ線路の線路損失が回路規模
の大きくなる程増加し、増幅器の出力。
効率を大幅に低下させる欠点があった。また半絶縁性基
板の薄層化を再現性良く行なうことは困難であった。
本発明の目的は、高出力ＦＥＴ等の発熱量が比較的大き
な素子を含んだＭＭＩＣにおいて、回路損失の増加を伴
うことなく、素子部の熱抵抗やソースインダクタンスの
減少を図り、超高周波において出力、効率が優れ、かつ
再現性良く作製可能なＭＭＩＣｅ提供することにある。
〔問題点を解決するだめの手段〕
上記目的は、第１図に示す如く半導体基板１上に第１層
として該半導体基板１に対してエツチング選択比の高い
結晶成長層（エツチングストッパ層）２を、第２層以上
に能動層を有するウェハに用い、ＭＭＩＣ全体ｆ：１０
０μｍ以上の厚さを持つ半絶縁性基板で構成し、熱抵抗
やソースインダクタンス増加の原因となる素子部の該半
絶縁性基板のみを選択エツチングによシ、第１層（エツ
チングストッパ層）に到るまで穴４を開孔し、２０〜３
０μｍ程度の薄さにする。これによシ回路損失を伴うこ
となく、熱抵抗やソースインダクタンスを減少すること
によって達成できる。
〔作用〕
第１の結晶成長層２は該半導体基板１に対してエツチン
グ速度が極めて遅い層であり、部分的に該基板１をエツ
チングし、穴４を形成する際該第１層２が深さ方向のエ
ツチングのストッパ一層となシ、第２層以上の能動層を
有する結晶層３へ進行しないので、再現性良く、能動層
素子部の薄層化を行なうことができる。
〔実施例〕
以下、本発明の一実施例を第３図によｐ高周波・高出力
ＧａＡＳＦＥＴｅ用いたＭＭＩＣを例にと９説明する。
（１）半絶縁性ＧａＡｓ基板１１上に連続的に第１層と
してＧａＡｔＡｓ層１２を厚さ１μｍ、第２層として高
抵抗Ｑ　ａ　Ａ　８層１３を厚さ２０μｍ第３層として
ＧａＡＳ能動層１４を厚さ０．３μｍにエピタキシャル
成長全行なう。能動層のドナ不純物としてはＳｉを用い
、そのキャリア濃度は３　Ｘ　１０”　ｃｍ−”である
。これらの層のエピタキシャル成長には、モノキュラ・
ビーム・エピタキシャル成長法あるいは有機金属気相成
長法を用いる。
（２）能動層１４表面上の所望の位置にソース電極１５
、ドレイン電極１６．ゲート電極１７およびストリップ
線路１８を通常の蒸着技術、リソグラフィー技術等を用
いて形成する。
（３）半絶縁性基板１１を研磨あるいはエツチングによ
って、その厚さを２００μｍ程度まで薄くする。続いて
ＦＥＴの形成された領域に対応した位置に半絶縁性Ｑ　
ａ　Ａ　Ｓ基板１１の裏面からエツチングによシ第１層
ＱａＡｔＡｓ層に達する深さまで穴２０を開孔する。こ
の位置合わせには両面マスクアライナを用い、所望の領
域に開孔できるようにレジストパターンを形成する。
エツチングには平行平板型ドライエツチング装置を用い
、エツチングガスにはｌ（ｅとＣＣｌ２Ｆ２の混合ガス
ヶ用いた。このとき半絶縁性基板１１と第１層ＧａＡＡ
ＡＳ層１２とのエツチング速度比は１００　：　１であ
シ、エツチング穴２０はＧ　ａ　Ａ　ｔｋ　ｓ層でとま
シ、第２層高抵抗Ｑ　ａ　Ａｓｓ層３へ突き抜けること
はない。
（４）　　ソース電極１５に対応した位置に半絶縁性基
板１１の裏面から上記と同様の方法によ）、貫通孔２１
を開孔する。エツチングはあらかじめ第１層Ｇ　ａ　Ａ
　ｔ　Ａ　ｓ層１２の全部と第２層高抵抗ＧａＡｓ層１
３の一部の深さまで、）１２ｉ９Ｑ４゜Ｈ２０２：　Ｈ
２０系のエツチング液でウェットエツチングを行なった
後、ドライエツチング法によシ穴２０を形成した条件で
第３層能動層１４を頁通し、ソース電極１５の裏面に到
達するまでエツチングする。
（５）穴２０１貫通孔２１を埋めるように金メッキ等で
厚膜導体２２’に半絶縁性基板１１裏面側に被着する。
本発明によれば、超高周波領域のＭＭＩＣにおいて、高
出力ＦＥＴ等の発熱量が比較的大きな素子を含んだ場合
、回路損失の増加を伴うことなく。
素子部の熱抵抗やソースインダクタンスを軽減でき、出
力・効率のすぐれたＭＭＩＣの実現が可能となる。
なお本実施例においては、能動素子にＧａＡＳ層灯を用
いた場合について述べたがＨＥＭＴ　（ＨｉｇｈＥｌｅ
ｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　’ｌ’ｒａｎｓｉｓｔ
ｏｒ）やＨＢＴ（Ｈｅｔｅｒｏ　Ｂｉｐｏｌａｒ　Ｔｒ
ａｎｓｉｓｔｏｒ　）等を用いた場合についても有用で
あることは明らかである。
また本実施例は基板上にＧａＡｔＡｓを第１層として直
に成長させた例について述べているが、バッファ層１Ｇ
ａＡ！Ａｓ層成長前にあらかじめ形成しておいても良い
ことは言うまでもない。
〔発明の効果〕
以上説明したごとく、本発明によれば超高周波領域のＭ
ＭＩＣにおいて、高出力ＦＥＴ等の発熱量が比較的大き
な素子？含んだ場合、回路損失の増加を伴うことなく、
素子部の熱抵抗を軽減でき、出力、効率のすぐれたＭＭ
ＩＣが再現性良く実現可能となる。
【図面の簡単な説明】
第１図は本発明の結晶構造断面図、第２図はストリップ
線路の伝送損失の半絶縁性ＧａＡｓ基板厚さ依存性を示
すグラフ図、第３図は本発明の一実施例である高周波・
高出力ＦＥ’ｌ含むＭＭＩＣの製造方法を示す一断面図
である。 １・・・半導体基板、２・・・第１の結晶成長層、３・
・・第２層以上の結晶成長層、１１・・・半絶縁性Ｇａ
ＡＳ基板、１２−ＧａＡｔＡｓ層、１３−・・高抵抗Ｇ
ａＡＳ層、１４・・・能動層、１５・・・ソース電極、
１６・・・ドレイン電極、１７・・・ゲート電極、１８
・・・ストリップ線路、４，２０・・・穴、２１・・・
貫通孔、２２・・・厚膜導体。

Claims (1)

    【特許請求の範囲】
  1. １、能動素子とマイクロ波回路が半導体表面上に形成さ
    れているマイクロ波ＩＣにおいて、半導体基板と能動層
    との間に介在させたエッチングストッパ層に到る深さま
    で、該能動素子領域の裏面に穴があけられていることを
    特徴とするモノリシックマイクロ波ＩＣ。
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