JP3488833B2 - 電界効果トランジスタの形成方法 - Google Patents
電界効果トランジスタの形成方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロ波帯やミリ
波帯等で使用される電界効果トランジスタの形成方法に
関する。 【０００２】 【従来の技術】従来のヘテロエピタキシャル化合物半導
体を用いた電界効果トランジスタの形成方法を図２を用
いて説明する。 【０００３】まず、同図（ａ）に示すように、シリコン
基板２１の表面上全面にＭＯＣＶＤ法、ＶＰＥ法、ＭＢ
Ｅ法等によってガリウム砒素、アルミニウムガリウム砒
素、インジウム燐等の化合物半導体薄膜２２〜２４をヘ
テロエピタキシャル成長させる。例えばＭＥＳＦＥＴで
は、高抵抗バッファ層２２、キャリア密度として１×１
０１６〜１０１７ｃｍ−３の活性層２３、１×１０１８
ｃｍ−３以上のコンタクト層２４の順に成長させる。そ
れぞれの層の膜厚、キャリア密度は所望するデバイスの
特性によって最適となるよう選択する。この成長工程は
同一の装置によって連続して行う。 【０００４】次に同図（ｂ）に示すように素子間のメサ
分離を行う。メサ分離パターンのフォトリソを行い、コ
ンタクト層２４、活性層２３、及びバッファ層２２の中
ほどまでを硫酸系等のウエットエッチングによって素子
間を電気的に分離する。 【０００５】次に同図（ｃ）に示すように全画にＳｉＯ
２ 等の絶縁膜２５を、スパッタリング法、ＣＶＤ法等
によって１００〜５００ｎｍ程度成膜する。 【０００６】次に同図（ｄ）に示すようにゲートパター
ン用マスク２６をフォトレジストによって形成し、これ
を用いて絶縁膜２５、コンタクト層２４、及び活性層２
３の一部までを連続してエッチングする。この時コンタ
クト層２４を１μｍ程度オーバーエッチングとなるよう
エッチングすることによってゲートとコンタクト層が接
触しないようにする。コンタクト層２４のエッチングは
オーバーエッチングに適したウエットエッチングが望ま
しい。 【０００７】次に同図（ｅ）に示すようにゲートとなる
金属膜２７を蒸着法によって成膜し、リフトオフを行
う。金属膜はＴｉ等のバリアメタルとＡｌ等の低抵抗金
属の積層構造とし、膜厚は１００〜５００ｎｍとする。 【０００８】次に同図（ｆ）に示すようにソース・ドレ
インパターン用マスク（不図示）をフォトレジストによ
って形成する。これによって絶縁膜２５をパターニング
除去した後、ソース・ドレインとなる金属２８を蒸着法
等により成膜し、リフトオフする。この金属はＡｕ／Ａ
ｕＧｅ等の積層膜である。最後に熱処理によってソース
・ドレイン金属をコンタクト層とオーミックコンタクト
となるようにする。熱処理は例えば窒素雰囲気で４５０
℃で８分程度行う。また、必要に応じてゲート電極やソ
ース・ドレイン電極にＡｕメッキを行い、数μｍ厚のＡ
ｕ電極を形成して、耐電力性を向上させる。 【０００９】 【発明が解決しようとする課題】しかしながら、上述の
方法によって作製された電界効果トランジスタは、化合
物半導体バッファ層２２において、成長中に基板よりシ
リコン原子がオートドープされ、高抵抗化が難しい。そ
のため、電極は低抵抗バッファ層上に形成されることに
なり、絶縁が十分でなく高周波特性が劣化する。 【００１０】また、メサエッチングによる段差は通常
０．５μｍ以上あり、この段差のため、配線の細りや断
線による歩留まり低下、各トランジスタ間の特性のばら
つきが発生する。 【００１１】特開平３−４９２３９号では、素子形成領
域を含むＧａＡｓ基板とＳｉ基板とを貼り合わせた後、
ＧａＡｓ基板を裏面より研磨除去することによってメサ
エッチングによる段差の解消、及びバッファ層の高抵抗
化を実現できる。しかしながらこの方法では、高価な化
合物半導体基板を使用しなければならないため、コスト
的に割高になる。また素子表面に、研磨によるダメージ
が残ることが避けられず、電極との界面状態が劣化す
る。 【００１２】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、バッファ層の低抵抗化を解消
すると共に、メサエッチングによる段差を生じせしめ
ず、よって配線の断線や性能ばらつきをもたらさない電
界効果トランジスタの形成方法を提供することを目的と
する。 【００１３】 【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る電界効果トランジスタの形成方法で
は、シリコン基板上にバッファ層と活性層を設け、この
活性層上にゲート電極とソース・ドレイン電極を設けた
電界効果トランジスタの形成方法において、前記シリコ
ン基板の一主面側に凹部を形成し、この半導体基板上に
バッファ層となるＧａＡｓ層、５００Å以上の厚みを有
するＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ≦１）層、及び
活性層となる半導体層を形成し、前記凹部内からはみ出
した前記半導体層を研磨して、前記ＡｌｘＧａ１−ｘＡ
ｓ層の一部を露出させてウエット酸化し、しかる後前記
ゲート電極とソース・ドレイン電極を形成する。 【００１４】 【作用】上記のように構成すると、活性層及びコンタク
ト層は酸化されたＡｌｘＧａ１−ｘＡｓ層によってシリ
コン基板から電気的に分離されるため、寄生容量を低減
させることができ、高周波特性が改善される。また、表
面を研磨することによって、メサエッチングを行うこと
なく素子間の分離ができ、メサの段差を解消できるた
め、電極幅のばらつきや断線等の不具合を低減できる。 【００１５】 【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図１は本発明に係る電界効果トランジス
タの形成方法の一実施形態を示す工程図である。同図
（ａ）に示すように高抵抗シリコン基板１の表面にマス
ク用として、ＳｉＯ２、ＳｉＮ等の絶縁膜をスパッタリ
ング法、ＣＶＤ法等で１００〜２００ｎｍ程度成膜し、
レジスト等によってパターニングを行う。このマスク２
を用いて異方性エッチング等の方法により、底部が平坦
となる凹部Ｇを形成する。この凹部Ｇのサイズは深さが
２〜５μｍ、幅が５〜１０μｍ、間隔が２〜５μｍ程度
の溝で構成される。この形状は、目的とするデバイスの
サイズによる。 【００１６】次に同図（ｂ）に示すように、マスク２を
除去して、基板１の全面にＭＯＣＶＤ法、ＶＰＥ法、Ｍ
ＢＥ法等によってガリウム砒素、アルミニウムガリウム
砒素、インジウム燐等の化合物半導体薄膜３〜６をヘテ
ロエピタキシャル成長させる。例えばＭＥＳＦＥＴで
は、バッファ層３、５００Å以上の厚みを有するＡｌｘ
Ｇａ１−ｘＡｓ（０．９≦ｘ≦１）層４、キャリア密度
として１×１０１６〜１０１７ｃｍ−３の活性層５、１
×１０１７〜１０１８ｃｍ−３のコンタクト層６の順に
成長させる。それぞれの層の膜厚、キャリア密度は所望
するデバイスの特性によって最適となるよう選択する。
この成長工程は同一の装置によって連続して行う。ま
た、成長層の全体的な厚みが凹部Ｇの深さよりやや低く
なるように調節する。これは、後の工程で表面を研磨す
るときにトランジスタを形成する領域にダメージが及ば
ないようにするためである。 【００１７】次に同図（ｃ）に示すように表面を機械的
方法、及びケミカルエッチング法により研磨する。研磨
工程はテラス上部のＳｉ表面が露出するまで行う。この
際、凹部Ｇに形成された化合物半導体層３〜６の表面は
テラスＴ上部より低くなるよう成膜されているため、化
合物半導体層３〜６の表面にダメージを及ぼすことな
く、テラスＴ上部のＳｉ基板１の表面高さでほぼ全面が
平坦化される。この工程により、電界効果トランジスタ
を形成する領域の活性層５、及びコンタクト層６は電気
的に分離される。 【００１８】次いでＡｌｘＧａ１−ｘＡｓ層４を露出部
７より酸化する。水蒸気雰囲気中で、４〜５００℃にお
いて１〜１０時間程度酸化することでＡｌｘＧａ１−ｘ
Ａｓ酸化層４‘となる。この場合、酸化されるのはＡｌ
ｘＧａ１−ｘＡｓ層４の全体で、それ以外の部分は酸化
されない。酸化温度は４〜５００℃と低いため、シリコ
ン基板１はほとんど酸化されない。また、ＡｌｘＧａ
１−ｘＡｓ層４の膜厚が５００Å未満の場合は酸化が進
行する断面積が小さくなり、また、Ａｌ組成ｘが０．９
未満の場合は酸化される化合物が少なくなって、酸化時
間が長時間となり実用的でない。 【００１９】次に同図（ｄ）に示すように、全面にＳｉ
Ｏ２等の絶縁膜８を、スパッタリング法、ＣＶＤ法等に
よって１００〜５００ｎｍ程度成膜する。 【００２０】次に同図（ｅ）に示すように、ゲートパタ
ーン用マスクをフォトレジストによって形成し（不図
示）、これを用いて絶縁膜８、コンタクト層６、及び活
性層５の一部までを連続にエッチングする。コンタクト
層６及び活性層５のエッチングは燐酸系、硝酸系等のウ
エットエッチが望ましい。次に、ゲートとなる金属膜９
を蒸着によって成膜し、リフトオフを行う。金属膜はＴ
ｉ等のバリアメタルとＡｌ等の低抵抗金属の積層構造と
し、膜厚は１００〜５００ｎｍとする。 【００２１】次に同図（ｆ）に示すようにソース・ドレ
インのパターン用マスクをフォトレジストによって形成
する（不図示）。これによって絶縁膜８をパターニング
除去した後、ソース・ドレインとなる金属１０を蒸着法
等によって成膜し、リフトオフ等を行うことによって形
成する。この金属はＡｕ／ＡｕＧｅ等の積層膜である。
最後に熱処理によってソース・ドレイン金属１０をコン
タクト層とオーミックコンタクトとなるようにする。熱
処理は例えば窒素雰囲気で４５０℃で８分程度行う。ま
た、必要に応じてゲート電極９やソース・ドレイン電極
１０にＡｕメッキを行い、数μｍ厚のＡｕ電極を形成し
て、耐電力性を向上させる。 【００２２】 【発明の効果】以上のように、本発明に係る電界効果ト
ランジスタの形成方法によれば、シリコン基板上に複数
の凹部を形成して、ＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ
≦１）を含む化合物半導体を堆積した後に、この凹部と
凹部との間の化合物半導体膜を研磨してトランジスタを
形成することから、ＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ
≦１）を容易に酸化することができると共に、メサエッ
チングを導入することなく、素子間の分離ができ、段差
を小さくできる。
波帯等で使用される電界効果トランジスタの形成方法に
関する。 【０００２】 【従来の技術】従来のヘテロエピタキシャル化合物半導
体を用いた電界効果トランジスタの形成方法を図２を用
いて説明する。 【０００３】まず、同図（ａ）に示すように、シリコン
基板２１の表面上全面にＭＯＣＶＤ法、ＶＰＥ法、ＭＢ
Ｅ法等によってガリウム砒素、アルミニウムガリウム砒
素、インジウム燐等の化合物半導体薄膜２２〜２４をヘ
テロエピタキシャル成長させる。例えばＭＥＳＦＥＴで
は、高抵抗バッファ層２２、キャリア密度として１×１
０１６〜１０１７ｃｍ−３の活性層２３、１×１０１８
ｃｍ−３以上のコンタクト層２４の順に成長させる。そ
れぞれの層の膜厚、キャリア密度は所望するデバイスの
特性によって最適となるよう選択する。この成長工程は
同一の装置によって連続して行う。 【０００４】次に同図（ｂ）に示すように素子間のメサ
分離を行う。メサ分離パターンのフォトリソを行い、コ
ンタクト層２４、活性層２３、及びバッファ層２２の中
ほどまでを硫酸系等のウエットエッチングによって素子
間を電気的に分離する。 【０００５】次に同図（ｃ）に示すように全画にＳｉＯ
２ 等の絶縁膜２５を、スパッタリング法、ＣＶＤ法等
によって１００〜５００ｎｍ程度成膜する。 【０００６】次に同図（ｄ）に示すようにゲートパター
ン用マスク２６をフォトレジストによって形成し、これ
を用いて絶縁膜２５、コンタクト層２４、及び活性層２
３の一部までを連続してエッチングする。この時コンタ
クト層２４を１μｍ程度オーバーエッチングとなるよう
エッチングすることによってゲートとコンタクト層が接
触しないようにする。コンタクト層２４のエッチングは
オーバーエッチングに適したウエットエッチングが望ま
しい。 【０００７】次に同図（ｅ）に示すようにゲートとなる
金属膜２７を蒸着法によって成膜し、リフトオフを行
う。金属膜はＴｉ等のバリアメタルとＡｌ等の低抵抗金
属の積層構造とし、膜厚は１００〜５００ｎｍとする。 【０００８】次に同図（ｆ）に示すようにソース・ドレ
インパターン用マスク（不図示）をフォトレジストによ
って形成する。これによって絶縁膜２５をパターニング
除去した後、ソース・ドレインとなる金属２８を蒸着法
等により成膜し、リフトオフする。この金属はＡｕ／Ａ
ｕＧｅ等の積層膜である。最後に熱処理によってソース
・ドレイン金属をコンタクト層とオーミックコンタクト
となるようにする。熱処理は例えば窒素雰囲気で４５０
℃で８分程度行う。また、必要に応じてゲート電極やソ
ース・ドレイン電極にＡｕメッキを行い、数μｍ厚のＡ
ｕ電極を形成して、耐電力性を向上させる。 【０００９】 【発明が解決しようとする課題】しかしながら、上述の
方法によって作製された電界効果トランジスタは、化合
物半導体バッファ層２２において、成長中に基板よりシ
リコン原子がオートドープされ、高抵抗化が難しい。そ
のため、電極は低抵抗バッファ層上に形成されることに
なり、絶縁が十分でなく高周波特性が劣化する。 【００１０】また、メサエッチングによる段差は通常
０．５μｍ以上あり、この段差のため、配線の細りや断
線による歩留まり低下、各トランジスタ間の特性のばら
つきが発生する。 【００１１】特開平３−４９２３９号では、素子形成領
域を含むＧａＡｓ基板とＳｉ基板とを貼り合わせた後、
ＧａＡｓ基板を裏面より研磨除去することによってメサ
エッチングによる段差の解消、及びバッファ層の高抵抗
化を実現できる。しかしながらこの方法では、高価な化
合物半導体基板を使用しなければならないため、コスト
的に割高になる。また素子表面に、研磨によるダメージ
が残ることが避けられず、電極との界面状態が劣化す
る。 【００１２】本発明はこのような従来技術の問題点に鑑
みてなされたものであり、バッファ層の低抵抗化を解消
すると共に、メサエッチングによる段差を生じせしめ
ず、よって配線の断線や性能ばらつきをもたらさない電
界効果トランジスタの形成方法を提供することを目的と
する。 【００１３】 【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る電界効果トランジスタの形成方法で
は、シリコン基板上にバッファ層と活性層を設け、この
活性層上にゲート電極とソース・ドレイン電極を設けた
電界効果トランジスタの形成方法において、前記シリコ
ン基板の一主面側に凹部を形成し、この半導体基板上に
バッファ層となるＧａＡｓ層、５００Å以上の厚みを有
するＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ≦１）層、及び
活性層となる半導体層を形成し、前記凹部内からはみ出
した前記半導体層を研磨して、前記ＡｌｘＧａ１−ｘＡ
ｓ層の一部を露出させてウエット酸化し、しかる後前記
ゲート電極とソース・ドレイン電極を形成する。 【００１４】 【作用】上記のように構成すると、活性層及びコンタク
ト層は酸化されたＡｌｘＧａ１−ｘＡｓ層によってシリ
コン基板から電気的に分離されるため、寄生容量を低減
させることができ、高周波特性が改善される。また、表
面を研磨することによって、メサエッチングを行うこと
なく素子間の分離ができ、メサの段差を解消できるた
め、電極幅のばらつきや断線等の不具合を低減できる。 【００１５】 【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。図１は本発明に係る電界効果トランジス
タの形成方法の一実施形態を示す工程図である。同図
（ａ）に示すように高抵抗シリコン基板１の表面にマス
ク用として、ＳｉＯ２、ＳｉＮ等の絶縁膜をスパッタリ
ング法、ＣＶＤ法等で１００〜２００ｎｍ程度成膜し、
レジスト等によってパターニングを行う。このマスク２
を用いて異方性エッチング等の方法により、底部が平坦
となる凹部Ｇを形成する。この凹部Ｇのサイズは深さが
２〜５μｍ、幅が５〜１０μｍ、間隔が２〜５μｍ程度
の溝で構成される。この形状は、目的とするデバイスの
サイズによる。 【００１６】次に同図（ｂ）に示すように、マスク２を
除去して、基板１の全面にＭＯＣＶＤ法、ＶＰＥ法、Ｍ
ＢＥ法等によってガリウム砒素、アルミニウムガリウム
砒素、インジウム燐等の化合物半導体薄膜３〜６をヘテ
ロエピタキシャル成長させる。例えばＭＥＳＦＥＴで
は、バッファ層３、５００Å以上の厚みを有するＡｌｘ
Ｇａ１−ｘＡｓ（０．９≦ｘ≦１）層４、キャリア密度
として１×１０１６〜１０１７ｃｍ−３の活性層５、１
×１０１７〜１０１８ｃｍ−３のコンタクト層６の順に
成長させる。それぞれの層の膜厚、キャリア密度は所望
するデバイスの特性によって最適となるよう選択する。
この成長工程は同一の装置によって連続して行う。ま
た、成長層の全体的な厚みが凹部Ｇの深さよりやや低く
なるように調節する。これは、後の工程で表面を研磨す
るときにトランジスタを形成する領域にダメージが及ば
ないようにするためである。 【００１７】次に同図（ｃ）に示すように表面を機械的
方法、及びケミカルエッチング法により研磨する。研磨
工程はテラス上部のＳｉ表面が露出するまで行う。この
際、凹部Ｇに形成された化合物半導体層３〜６の表面は
テラスＴ上部より低くなるよう成膜されているため、化
合物半導体層３〜６の表面にダメージを及ぼすことな
く、テラスＴ上部のＳｉ基板１の表面高さでほぼ全面が
平坦化される。この工程により、電界効果トランジスタ
を形成する領域の活性層５、及びコンタクト層６は電気
的に分離される。 【００１８】次いでＡｌｘＧａ１−ｘＡｓ層４を露出部
７より酸化する。水蒸気雰囲気中で、４〜５００℃にお
いて１〜１０時間程度酸化することでＡｌｘＧａ１−ｘ
Ａｓ酸化層４‘となる。この場合、酸化されるのはＡｌ
ｘＧａ１−ｘＡｓ層４の全体で、それ以外の部分は酸化
されない。酸化温度は４〜５００℃と低いため、シリコ
ン基板１はほとんど酸化されない。また、ＡｌｘＧａ
１−ｘＡｓ層４の膜厚が５００Å未満の場合は酸化が進
行する断面積が小さくなり、また、Ａｌ組成ｘが０．９
未満の場合は酸化される化合物が少なくなって、酸化時
間が長時間となり実用的でない。 【００１９】次に同図（ｄ）に示すように、全面にＳｉ
Ｏ２等の絶縁膜８を、スパッタリング法、ＣＶＤ法等に
よって１００〜５００ｎｍ程度成膜する。 【００２０】次に同図（ｅ）に示すように、ゲートパタ
ーン用マスクをフォトレジストによって形成し（不図
示）、これを用いて絶縁膜８、コンタクト層６、及び活
性層５の一部までを連続にエッチングする。コンタクト
層６及び活性層５のエッチングは燐酸系、硝酸系等のウ
エットエッチが望ましい。次に、ゲートとなる金属膜９
を蒸着によって成膜し、リフトオフを行う。金属膜はＴ
ｉ等のバリアメタルとＡｌ等の低抵抗金属の積層構造と
し、膜厚は１００〜５００ｎｍとする。 【００２１】次に同図（ｆ）に示すようにソース・ドレ
インのパターン用マスクをフォトレジストによって形成
する（不図示）。これによって絶縁膜８をパターニング
除去した後、ソース・ドレインとなる金属１０を蒸着法
等によって成膜し、リフトオフ等を行うことによって形
成する。この金属はＡｕ／ＡｕＧｅ等の積層膜である。
最後に熱処理によってソース・ドレイン金属１０をコン
タクト層とオーミックコンタクトとなるようにする。熱
処理は例えば窒素雰囲気で４５０℃で８分程度行う。ま
た、必要に応じてゲート電極９やソース・ドレイン電極
１０にＡｕメッキを行い、数μｍ厚のＡｕ電極を形成し
て、耐電力性を向上させる。 【００２２】 【発明の効果】以上のように、本発明に係る電界効果ト
ランジスタの形成方法によれば、シリコン基板上に複数
の凹部を形成して、ＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ
≦１）を含む化合物半導体を堆積した後に、この凹部と
凹部との間の化合物半導体膜を研磨してトランジスタを
形成することから、ＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ
≦１）を容易に酸化することができると共に、メサエッ
チングを導入することなく、素子間の分離ができ、段差
を小さくできる。
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの形成方法
の製造工程を示す断面図である。 【図２】従来の電界効果トランジスタ製造方法の工程を
示す断面図である。 【符号の説明】 １………シリコン基板、２………マスク、３………バッ
ファ層、４………ＡｌｘＧａ１−ｘＡｓ層、４‘………
酸化されたＡｌｘＧａ１−ｘＡｓ層、５………活性層、
６………コンタクト層、７………ＡｌｘＧａ１−ｘＡｓ
層の露出部、８………絶縁膜、９………ゲート電極、１
０………ソース・ドレイン電極
の製造工程を示す断面図である。 【図２】従来の電界効果トランジスタ製造方法の工程を
示す断面図である。 【符号の説明】 １………シリコン基板、２………マスク、３………バッ
ファ層、４………ＡｌｘＧａ１−ｘＡｓ層、４‘………
酸化されたＡｌｘＧａ１−ｘＡｓ層、５………活性層、
６………コンタクト層、７………ＡｌｘＧａ１−ｘＡｓ
層の露出部、８………絶縁膜、９………ゲート電極、１
０………ソース・ドレイン電極
─────────────────────────────────────────────────────
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(56)参考文献 特開 平３−50822（ＪＰ，Ａ)
特開 平10−135241（ＪＰ，Ａ)
Ｃ． Ｂ． Ｗｈｅｅｌｅｒ， Ｄ.
Ｌ． Ｍａｔｈｉｎｅ， Ｓ． Ｒ.
Ｊｏｈｎｓｏｎ， Ｇ． Ｎ． Ｍａ
ｒａｃａｓ， Ｄ． Ｒ． Ａｌｌｅ
ｅ，”Ｓｅｌｅｃｔｉｖｅｌｙ Ｏｘｉ
ｄｉｚｅｄ ＧａＡｓ ＭＥＳＦＥＴ’
ｓ Ｔｒａｎｓｆｅｒｒｅｄ ｔｏ ａ
Ｓｉ Ｓｕｂｓｔｒａｔｅ”，ＩＥＥ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ，1997年 ４月，Ｖｏ
ｌ．18， Ｎｏ．４，ｐｐ．138−140
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/80 - 29/812
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 シリコン基板上にバッファ層と活性層を
設け、この活性層上にゲート電極とソース・ドレイン電
極を設けた電界効果トランジスタの形成方法において、
前記シリコン基板の一主面側に凹部を形成し、この半導
体基板上にバッファ層となるＧａＡｓ層、５００Å以上
の厚みを有するＡｌｘＧａ１−ｘＡｓ（０．９≦ｘ≦
１）層、及び活性層となる半導体層を形成し、前記凹部
内からはみ出した前記半導体層を研磨して、前記Ａｌｘ
Ｇａ１−ｘＡｓ層の一部を露出させてウエット酸化し、
しかる後前記ゲート電極とソース・ドレイン電極を形成
することを特徴とする電界効果トランジスタの形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31149698A JP3488833B2 (ja) | 1998-10-30 | 1998-10-30 | 電界効果トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31149698A JP3488833B2 (ja) | 1998-10-30 | 1998-10-30 | 電界効果トランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138235A JP2000138235A (ja) | 2000-05-16 |
| JP3488833B2 true JP3488833B2 (ja) | 2004-01-19 |
Family
ID=18017939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31149698A Expired - Fee Related JP3488833B2 (ja) | 1998-10-30 | 1998-10-30 | 電界効果トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488833B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426688B1 (ko) * | 2002-01-29 | 2004-04-13 | 일진다이아몬드(주) | 액정표시장치용 박막 트랜지스터 기판 및 그 제조방법 |
| US10879365B2 (en) | 2017-03-31 | 2020-12-29 | Intel Corporation | Transistors with non-vertical gates |
-
1998
- 1998-10-30 JP JP31149698A patent/JP3488833B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
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| Ｃ． Ｂ． Ｗｈｅｅｌｅｒ， Ｄ． Ｌ． Ｍａｔｈｉｎｅ， Ｓ． Ｒ． Ｊｏｈｎｓｏｎ， Ｇ． Ｎ． Ｍａｒａｃａｓ， Ｄ． Ｒ． Ａｌｌｅｅ，"Ｓｅｌｅｃｔｉｖｅｌｙ Ｏｘｉｄｉｚｅｄ ＧａＡｓ ＭＥＳＦＥＴ’ｓ Ｔｒａｎｓｆｅｒｒｅｄ ｔｏ ａ Ｓｉ Ｓｕｂｓｔｒａｔｅ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，１９９７年 ４月，Ｖｏｌ．１８， Ｎｏ．４，ｐｐ．１３８−１４０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000138235A (ja) | 2000-05-16 |
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